JP3491374B2 - 符号誤り率測定装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、パターンを被測定物に
入力して該パターンにおける符号誤りを測定する符号誤
り率測定装置に係り、具体的には、送信パターンに同期
した基準パターンを発生させて符号誤りの検出を行う符
号誤り率測定装置に関する。 【０００２】 【従来の技術】図４に、従来の技術による符号誤り率測
定装置のブロック図を示す。同図において、１は符号誤
りを試験する被測定物である。この被測定物１をパター
ンが通過すると、該パターンに符号誤りが与えられて遅
延時間Ｔ後に誤りを持ったパターンが出力される。 【０００３】また、Ｓは符号誤り率測定装置から被測定
物１に対してパターンを送出するための送信部であり、
Ｒは被測定物１から送出されたパターンを受け取るため
の受信部である。送信部Ｓから出力された試験パターン
信号２Ａ（後述）は被測定物１へ入力され、被測定物１
を通過したパターン出力が受信パターン信号１Ａとして
受信部Ｒへ送出される。 【０００４】試験パターン発生用アドレスカウンタ３
は、クロック入力端子７から入力されたクロック信号７
Ａに従って試験アドレス信号３Ａを発生させる。試験パ
ターン発生用ＲＡＭ（Random Access Memory）２は、こ
の試験アドレス信号３Ａに応じて試験パターン信号２Ａ
を発生させ、送信部Ｓへ送出する。一方、基準パターン
発生用アドレスカウンタ６は、クロック信号７Ａに従っ
て基準アドレス信号６Ａを発生させる。基準パターン発
生用ＲＡＭ５は、この基準アドレス信号６Ａに応じて基
準パターン信号５Ａを発生させる。 【０００５】同期検出及び誤り検出回路４は、受信パタ
ーン信号１Ａと基準パターン信号５Ａに基づき、パター
ン同期検出を行う。すなわち、これら両パターンの間で
パターン同期がとれている状態であれば、受信パターン
信号５Ａの符号誤り検出をし、符号誤り数に応じた誤り
パルス信号４１Ａを出力して、誤り率測定を行う。一
方、パターン同期がとれていない状態であれば、制御信
号４２Ａを出力して基準パターン発生用アドレスカウン
タ６のカウント動作を制御する。上述した基準パターン
発生用アドレスカウンタ６は、制御信号４２ＡがＨｉｇ
ｈレベルとなると自身のカウント動作を停止させる。こ
れにより、基準パターン信号５Ａの位相をシフトさせ
て、受信パターン信号１Ａと基準パターン信号５Ａとの
間で同期をとらせて、符号誤りの測定が可能となるよう
にする。 【０００６】次に、図３のタイムチャートを参照して、
上記構成による符号誤り率測定装置の同期動作を説明す
る。なお、図３においては、クロック信号７Ａの各々に
つき左から順にｔ１、ｔ２、．．．、ｔ１６、ｔ１７の
ごとく時刻を付与してある。ここで、図４の試験パター
ン発生用アドレスカウンタ３と基準パターン発生用アド
レスカウンタ６は、何れも３ビットの２進アップカウン
タであるものとする。従って、試験アドレス信号３Ａ及
び基準アドレス信号６Ａは何れも０から７の値をとり、
クロック信号７Ａが各カウンタに与えられる毎に、これ
ら信号の値は０、１、２、．．．６、７、０、１、
２、．．．のように変化してゆく。 【０００７】また、試験アドレス信号３Ａによって読み
出される試験パターン信号２Ａは、試験アドレス信号３
Ａの値が０、１、２、．．．７と変化する場合に、各々
Ｄ０、Ｄ１、Ｄ２、．．．Ｄ７とする。基準アドレス信
号６Ａにより読み出される基準パターン信号５Ａについ
ても、これと同様である。さらに、時刻ｔ１６において
符号誤りが発生するものとし、その際、受信パターン信
号１Ａの値は、図３に示したように、正しいデータ「Ｄ
５」の反転データであるものとする。 【０００８】図３における時刻ｔ１〜時刻ｔ２では、受
信パターン信号１Ａと基準パターン信号５Ａは同期がと
れていない状態である。時刻ｔ３において、同期検出及
び誤り検出回路４がこの状態を検出して制御信号４２Ａ
をＨｉｇｈレベルとする。これにより、基準パターン発
生用アドレスカウンタ６はカウント動作を停止し、基準
アドレス信号６Ａは時刻ｔ４においてもカウント値
「２」を保持する。従って、基準パターン信号５Ａはデ
ータ「Ｄ２」を保持し、位相が１クロック分ずれたこと
になる。 【０００９】次に、時刻ｔ４〜ｔ１０においても、受信
パターン信号１Ａと基準パターン信号５Ａは依然として
同期がとれていない状態である。そのため、時刻ｔ１１
において上記と同様の動作が繰り返され、時刻ｔ１２で
基準パターン信号５Ａはデータ「Ｄ１」が保持されて位
相がもう１クロック分だけずれる。こうして、時刻ｔ１
２以降は両パターン信号の同期がとれた状態となり、同
期検出及び誤り検出回路４は、誤りパルス信号４１Ａ
を、（同期状態での正常な誤りパルス波形である）Ｌｏ
ｗレベルとする。続いて、同期検出及び誤り検出回路４
は、受信パターン信号１Ａと基準パターン信号５Ａの各
データを比較して符号誤りの有無を判定し、時刻ｔ１６
において受信パターン信号１Ａの符号誤りを検出する。
このように、同期状態検出後は誤り率測定が可能とな
る。 【００１０】 【発明が解決しようとする課題】ところで、上述した構
成では、試験パターン発生用ＲＡＭ２と同一容量を持つ
基準パターン発生用ＲＡＭ５が必要であり、試験パター
ンのビット長が大きくなるほど記憶容量の大きなＲＡＭ
が必要となり、回路規模の増大が避けられないという問
題があった。 【００１１】また、被測定物１の遅延時間Ｔが一定であ
れば、試験パターンをこの遅延時間分だけ遅延素子等で
遅らせて、基準パターン発生用ＲＡＭ５及び基準パター
ン発生用アドレスカウンタ６を不要とすることができ
る。しかし、遅延量が増大するにつれて、遅延素子の占
有面積の増大が顕著となり、さらに、遅延素子の周波数
帯域の制約を受けることになるため、このような構成は
実現が困難であるという問題もあった。本発明は上記の
点に鑑みてなされたものであり、その目的は、これらの
欠点を解消し、基準パターン発生用のＲＡＭを必要せ
ず、また、被測定物の遅延量に左右される事なく、受信
パターンと基準パターンのパターン同期を可能とする符
号誤り率測定装置を提供することにある。 【００１２】 【課題を解決するための手段】以上の課題を解決するた
めに、本発明は、入力クロックに基づいて、試験パター
ンを発生させるための試験アドレスを出力する試験アド
レス発生手段と、前記入力クロックに基づいて、基準パ
ターンを発生させるための基準アドレスを出力する基準
アドレス発生手段と、前記試験パターンを被測定物へ入
力した結果得られる受信パターンを前記基準パターンと
比較して、該受信パターンと該基準パターンとの同期状
態の判定を行って、該判定結果が同期状態でないことを
示す場合には、前記基準アドレス発生手段へ制御信号を
送出して、前記基準パターンの位相を調整する同期状態
検出手段とを備えた符号誤り率測定装置であって、位相
調整によって前記受信パターンと前記基準パターンを同
期状態にしたのちに、該受信パターンの符号誤りの測定
を行う符号誤り率測定装置において、デュアルポートメ
モリを具備し、該デュアルポートメモリの第１のポート
へ前記試験アドレスを与えて前記試験パターンを発生さ
せ、該デュアルポートメモリの第２のポートへ前記基準
アドレスを与えて前記基準パターンを発生させることを
特徴としている。 【００１３】 【作用】本発明によれば、試験アドレス発生手段は、試
験アドレスをデュアルポートメモリの第１のポートに与
えて試験パターンを発生させる。該試験パターンは被測
定物へ送られて符号誤りを与えられ、遅延した受信パタ
ーンとして出力される。また、基準アドレス発生手段
は、基準アドレスをデュアルポートメモリの第２のポー
トに与えて基準パターンを発生させる。デュアルポート
メモリは上記２ポートからの読み出しに対して同一記憶
内容を各ポートのデータ出力端子へ出力するので、各ポ
ートへ与えるアドレスが同じであれば、試験パターンと
基準パターンとは一致し、アドレスが異なっていれば両
パターンには位相差ができる。そこで、同期状態検出手
段から制御信号を供給して、基準アドレス発生手段の動
作を一時的に停止させ、被測定物の遅延量に見合うよう
に基準パターンの位相を調整し、基準パターンと受信パ
ターンとの間の同期をとる。 【００１４】 【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図１は、同実施例による符号誤り率測定
装置の構成を示すブロック図である。同図において、図
４に示した装置と同じ機能・意味を持つ回路・信号には
同一の符号を付してあり、ここではその説明を省略す
る。図１からわかるように、本実施例では、図４で示し
た試験パターン発生用ＲＡＭ２と基準パターン発生用Ｒ
ＡＭ５を省き、デュアルポートＲＡＭ１０により試験パ
ターンと基準パターンを提供するような回路構成を採用
している。 【００１５】図１において、１０はデュアルポートＲＡ
Ｍであって、アドレス入力及びデータ出力を各々２系統
（ポート）有する。これらの内の１系統は試験アドレス
信号３Ａにより試験パターン信号１０Ａを発生させ、別
の１系統は基準アドレス信号６Ａにより基準パターン信
号１０Ｂを発生させる。なお、以後は、試験パターン発
生用に使用するポートをポートＡと呼び、基準パターン
発生用に使用するポートをポートＢと呼ぶ。 【００１６】ここで、図２を参照して、デュアルポート
ＲＡＭ１０におけるポートＡとポートＢの関係を説明す
る。本実施例による符号誤り率測定装置は、ビット周期
が一定なパターンを繰り返し出力して、試験パターン信
号１０Ａ、基準パターン信号１０Ｂとして使用する。ま
た、本実施例では、このビット周期が「８」であるパタ
ーンを想定して説明を行うが、パターンのビット幅、ビ
ット周期は他の数値であっても本質的な機能はなんら変
わることはない。 【００１７】パターンのビット周期が８であるから、試
験パターン発生用アドレスカウンタ３としては３ビット
の２進カウンタで充分である。また、試験アドレス信号
３Ａは３ビットで構成され、各ビットを３Ａ０、３Ａ
１、３Ａ２とする。同様にして、基準パターン発生用ア
ドレスカウンタ６は３ビットの２進カウンタで構成さ
れ、基準アドレス信号６Ａは３ビット幅であり、各ビッ
トをそれぞれ６Ａ０、６Ａ１、６Ａ２とする。 【００１８】試験アドレス信号３Ａ０〜３Ａ２は、デュ
アルポートＲＡＭ１０のポートＡのアドレス入力に接続
されており、ポートＡアドレスデコード回路１１でデコ
ードされ、得られたデコード信号により記憶素子２０〜
２７を選択して内容を読み出し、試験パターン信号１０
Ａとして出力する。試験アドレス信号３Ａ０〜３Ａ２は
３ビットの２進カウンタ出力であるから、記憶素子２０
〜２７は８回の読み出しを一周期として、繰り返し読み
出されることになる。 【００１９】一方、基準アドレス信号６Ａ０〜６Ａ２
は、ポートＢのアドレス入力に接続されており、ポート
Ｂアドレスデコード回路１２でデコードされ、得られた
デコード信号により記憶素子２０〜２７を選択して内容
を読み出し、基準パターン信号１０Ｂとして出力する。
基準アドレス信号６Ａ０〜６Ａ２も３ビットの２進カウ
ンタ出力であるから、試験アドレス信号３Ａと同様にし
て繰り返し読み出される。 【００２０】以上から、試験アドレス信号３Ａの値と基
準アドレス信号６Ａの値が同じであれば、同一の記憶素
子の内容が読み出され、試験パターン信号１０Ａと基準
パターン信号１０Ｂは同一のデータとなる。一方、試験
アドレス信号３Ａの値と基準アドレス信号６Ａの値が異
なれば、これらの値の差分だけ位相がずれて、試験パタ
ーン信号１０Ａ及び基準パターン信号１０Ｂが出力され
る。 【００２１】次に、上記構成による符号誤り率測定装置
の動作を説明する。クロック入力端子７へクロック信号
７Ａが入力されると、試験パターン発生用アドレスカウ
ンタ３は試験アドレス信号３Ａを発生する。この試験ア
ドレス信号３ＡはデュアルポートＲＡＭ１０のポートＡ
のアドレス端子に入力される。デュアルポートＲＡＭ１
０は、試験アドレス信号３Ａにより指定された内部の記
憶素子をアクセスし、読み出されたデータを試験パター
ン信号１０ＡとしてポートＡのデータ出力端子へ出力す
る。この試験パターン信号１０Ａは、送信部Ｓを介して
被測定物１に入力される。このパターン信号は、被測定
物１により符号誤りを与えられて、遅延時間Ｔ（ここで
は２クロックの期間とする）後に受信パターン信号１Ａ
として出力され、受信部Ｒを介して同期検出及び誤り検
出回路４へ送出される。 【００２２】一方、基準パターン発生用アドレスカウン
タ６は、クロック信号７Ａにより基準アドレス信号６Ａ
を発生する。この基準アドレス信号６Ａはデュアルポー
トＲＡＭ１０のポートＢのアドレス端子に入力される。
デュアルポートＲＡＭ１０は、基準アドレス信号６Ａに
より指定された内部の記憶素子をアクセスし、読み出さ
れたデータを基準パターン信号１０ＢとしてポートＢの
データ出力端子へ出力する。そして、この基準パターン
信号１０Ｂは同期検出及び誤り検出回路４へ送出され
る。 【００２３】次に、同期検出及び誤り検出回路４は、受
信パターン信号１Ａと基準パターン信号１０Ｂを使用し
て、「従来の技術」において説明したのと同様の動作を
行う。そして、パターン同期がとれていないことを検出
した場合には制御信号４２ＡをＨｉｇｈレベルとする。
この制御信号４２Ａにより、基準パターン発生用アドレ
スカウンタ６は所定期間（ここでは１クロックの期間）
だけカウント動作を停止する。こののち、直前のクロッ
クにおけるのと同じ基準アドレス信号６Ａでデュアルポ
ートＲＡＭ１０がアクセスされ、カウント停止期間に相
当する１クロック分だけ遅延した基準パターン信号１０
Ｂが出力される。 【００２４】その後、同期検出及び誤り検出回路４で、
受信パターン信号１Ａと遅延した基準パターン信号１０
Ｂとの同期状態が再度監視され、同期がとれていないこ
とが判明した場合、再度、制御信号４２ＡをＨｉｇｈレ
ベルとして基準パターン信号１０Ｂの位相調整を行う。
このようにして、両パターンの同期がとれるまで、上述
した動作が繰り返される。 【００２５】そして、受信パターン信号１Ａと基準パタ
ーン信号１０Ｂの間の同期がとれた状態になった時点
で、同期検出及び誤り検出回路４は誤りパルス信号４１
ＡをＬｏｗレベルとする。これ以後、同期検出及び誤り
検出回路４は、受信パターン信号１Ａと基準パターン信
号１０Ｂを比較して、基準パターン信号１０Ｂの符号誤
りの検出処理を行う。 【００２６】なお、本実施例によれば、上述した図３と
同一のタイムチャートに基づいた動作が行われる。そこ
で、本実施例による試験パターン信号１０Ａ及び基準パ
ターン信号１０Ｂは、従来の技術における各々試験パタ
ーン信号２Ａ及び基準パターン信号５Ａに相当する。そ
こで、同図においては、これらの信号を括弧でくくって
記してある。なお、同図のタイムチャートに基づいた動
作は、上述のものと同様であるため、説明を省略する。 【００２７】 【発明の効果】以上説明したように、本発明によれば、
デュアルポートメモリの第１のポートを試験パターンの
発生に使用し、第２のポートを基準パターンの発生に使
用するようにしたので、従来のように、基準パターン発
生のための独立したメモリを設ける必要がなく、被測定
物の遅延量が増大しても、回路規模を縮小することがで
き、なおかつ従来と同一の機能を有する符号誤り率測定
装置を構成できるという効果が得られる。

【図面の簡単な説明】 【図１】 本発明の一実施例による符号誤り率測定装置
の構成を示すブロック図である。 【図２】 同装置におけるデュアルポートＲＡＭ１０の
機能ブロック図である。 【図３】 同実施例および従来の技術による符号誤り率
測定装置の動作を表すタイムチャートである。 【図４】 従来の技術による符号誤り率測定装置の構成
を示すブロック図である。 【符号の説明】 １ 被測定物 ２ 試験パターン発生用ＲＡＭ ３ 試験パターン発生用アドレスカウンタ ４ 同期検出及び誤り検出回路 ５ 基準パターン発生用ＲＡＭ ６ 基準パターン発生用アドレスカウンタ ７ クロック入力端子 １０ デュアルポートＲＡＭ １１ ポートＡアドレスデコード回路 １２ ポートＢアドレスデコード回路 ２０〜２７ 記憶素子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 H04L 1/00

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 入力クロックに基づいて、試験パターン
   を発生させるための試験アドレスを出力する試験アドレ
   ス発生手段と、 前記入力クロックに基づいて、基準パターンを発生させ
   るための基準アドレスを出力する基準アドレス発生手段
   と、 前記試験パターンを被測定物へ入力した結果得られる受
   信パターンを前記基準パターンと比較して、該受信パタ
   ーンと該基準パターンとの同期状態の判定を行って、該
   判定結果が同期状態でないことを示す場合には、前記基
   準アドレス発生手段へ制御信号を送出して、前記基準パ
   ターンの位相を調整する同期状態検出手段とを備えた符
   号誤り率測定装置であって、 位相調整によって前記受信パターンと前記基準パターン
   を同期状態にしたのちに、該受信パターンの符号誤りの
   測定を行う符号誤り率測定装置において、 デュアルポートメモリを具備し、該デュアルポートメモ
   リの第１のポートへ前記試験アドレスを与えて前記試験
   パターンを発生させ、該デュアルポートメモリの第２の
   ポートへ前記基準アドレスを与えて前記基準パターンを
   発生させることを特徴とする符号誤り率測定装置。