JP3473319B2 - 多層回路基板 - Google Patents
多層回路基板Info
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- JP3473319B2 JP3473319B2 JP11202897A JP11202897A JP3473319B2 JP 3473319 B2 JP3473319 B2 JP 3473319B2 JP 11202897 A JP11202897 A JP 11202897A JP 11202897 A JP11202897 A JP 11202897A JP 3473319 B2 JP3473319 B2 JP 3473319B2
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- circuit board
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Structure Of Printed Boards (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、多層回路基板に
関するもので、特に、電子チューナなどのための高周波
回路を構成するのに適した多層回路基板に関するもので
ある。
関するもので、特に、電子チューナなどのための高周波
回路を構成するのに適した多層回路基板に関するもので
ある。
【０００２】
【従来の技術】図３には、この発明にとって興味ある回
路基板１を備えるチューナ２が示されている。
路基板１を備えるチューナ２が示されている。
【０００３】このようなチューナ２において、回路基板
１をもって構成される回路モジュールの小型化を図るた
め、高周波回路を構成するための回路要素、すなわち、
複数の電子部品３、４、５、６および７等ならびに回路
パターン（図３では図示しない。）は、回路基板１の各
主面上にそれぞれ配置されている。
１をもって構成される回路モジュールの小型化を図るた
め、高周波回路を構成するための回路要素、すなわち、
複数の電子部品３、４、５、６および７等ならびに回路
パターン（図３では図示しない。）は、回路基板１の各
主面上にそれぞれ配置されている。
【０００４】また、この回路基板１はシールドケース８
内に内蔵され、それによって、このチューナ２の外部に
ある回路要素との干渉を防ぐようにしている。
内に内蔵され、それによって、このチューナ２の外部に
ある回路要素との干渉を防ぐようにしている。
【０００５】しかしながら、上述のように、高周波回路
を構成するための複数の電子部品３、４、５、６および
７等ならびに回路パターンのような回路要素を、回路基
板１の各主面上に配置したとき、一方の主面上に配置さ
れた電子部品３〜５等と他方の主面上に配置された電子
部品６および７等とが、回路基板１を飛び越えて、互い
に電磁的に干渉し、互いの間で妨害が不所望にも生じる
ことがある。
を構成するための複数の電子部品３、４、５、６および
７等ならびに回路パターンのような回路要素を、回路基
板１の各主面上に配置したとき、一方の主面上に配置さ
れた電子部品３〜５等と他方の主面上に配置された電子
部品６および７等とが、回路基板１を飛び越えて、互い
に電磁的に干渉し、互いの間で妨害が不所望にも生じる
ことがある。
【０００６】上述の問題の対策として、図４に示すよう
な多層回路基板９が用いられることが好ましい。図４
は、多層回路基板９を備えるチューナ２ａを示す、図３
に相当する図である。図４において、図３に示した構成
との対比を容易にするとともに重複する説明を省略する
ため、図３に示した要素に相当する要素には同様の参照
符号を付している。
な多層回路基板９が用いられることが好ましい。図４
は、多層回路基板９を備えるチューナ２ａを示す、図３
に相当する図である。図４において、図３に示した構成
との対比を容易にするとともに重複する説明を省略する
ため、図３に示した要素に相当する要素には同様の参照
符号を付している。
【０００７】図４に示した多層回路基板９においては、
たとえば２層のグラウンドパターン１０および１１が主
面間に位置されている。この多層回路基板９によれば、
グラウンドパターン１０および１１にシールド効果を持
たせることができるので、上方主面上に配置された電子
部品３〜５等と下方主面上に配置された電子部品６およ
び７等とが互いに干渉することを有利に防ぐことができ
る。
たとえば２層のグラウンドパターン１０および１１が主
面間に位置されている。この多層回路基板９によれば、
グラウンドパターン１０および１１にシールド効果を持
たせることができるので、上方主面上に配置された電子
部品３〜５等と下方主面上に配置された電子部品６およ
び７等とが互いに干渉することを有利に防ぐことができ
る。
【０００８】なお、多層回路基板９の内部には、上述し
たグラウンドパターン１０および１１の他、信号ライン
や電源ラインが配置されることもある。
たグラウンドパターン１０および１１の他、信号ライン
や電源ラインが配置されることもある。
【０００９】
【発明が解決しようとする課題】しかしながら、図４に
示した構造を採用しても、以下のような問題に遭遇する
ことがある。図５は、図４に示した多層回路基板９の一
部を示す平面図であり、図６は、図５の線ＶＩ−ＶＩに
沿う断面図である。
示した構造を採用しても、以下のような問題に遭遇する
ことがある。図５は、図４に示した多層回路基板９の一
部を示す平面図であり、図６は、図５の線ＶＩ−ＶＩに
沿う断面図である。
【００１０】図５および図６には、多層回路基板９の上
方主面上に配置される、電子部品、たとえばＩＣ部品３
の端子やコイル４の端子を、半田１２によって半田付け
して電気的接続するための回路パターン１３および１４
等が図示されている。また、図６には、前述したグラウ
ンドパターン１０および１１も図示されている。
方主面上に配置される、電子部品、たとえばＩＣ部品３
の端子やコイル４の端子を、半田１２によって半田付け
して電気的接続するための回路パターン１３および１４
等が図示されている。また、図６には、前述したグラウ
ンドパターン１０および１１も図示されている。
【００１１】図６によく示されているように、回路パタ
ーン１３は、グラウンドパターン１０の一部と対向して
いる。このような対向の結果、この部分には、浮遊容量
すなわちストレー容量が多かれ少なかれ生じる。また、
図５によく示されているように、回路パターン１３に
は、幅の比較的狭い部分、すなわち高周波的にハイイン
ピーダンスな部分１５が存在している。このように、高
周波的にハイインピーダンスな部分１５は、特にストレ
ー容量の影響を受けやすい。
ーン１３は、グラウンドパターン１０の一部と対向して
いる。このような対向の結果、この部分には、浮遊容量
すなわちストレー容量が多かれ少なかれ生じる。また、
図５によく示されているように、回路パターン１３に
は、幅の比較的狭い部分、すなわち高周波的にハイイン
ピーダンスな部分１５が存在している。このように、高
周波的にハイインピーダンスな部分１５は、特にストレ
ー容量の影響を受けやすい。
【００１２】たとえば、このような多層回路基板９を用
いて、図７（ａ）に示すような可変同調回路を構成する
場合、上述したストレー容量が存在すると、図７（ｂ）
に示すように、バラクタダイオード等による静電容量を
含む可変容量Ｃｖに対して、このストレー容量Ｃｓが並
列に接続されたのと等価となる。そのため、次のような
問題が引き起こされる。
いて、図７（ａ）に示すような可変同調回路を構成する
場合、上述したストレー容量が存在すると、図７（ｂ）
に示すように、バラクタダイオード等による静電容量を
含む可変容量Ｃｖに対して、このストレー容量Ｃｓが並
列に接続されたのと等価となる。そのため、次のような
問題が引き起こされる。
【００１３】可変容量Ｃｖの容量変化比が小さくなり、
同調回路として必要な周波数可変範囲が得られないこと
がある。また、ストレー容量Ｃｓが生じても、同じ共振
周波数を得るためには、インダクタンスＬを小さくする
必要があり、インダクタンスＬを小さくすると、回路イ
ンピーダンスやＱが低下し、広帯域にわたって高周波特
性を維持することが困難となる。
同調回路として必要な周波数可変範囲が得られないこと
がある。また、ストレー容量Ｃｓが生じても、同じ共振
周波数を得るためには、インダクタンスＬを小さくする
必要があり、インダクタンスＬを小さくすると、回路イ
ンピーダンスやＱが低下し、広帯域にわたって高周波特
性を維持することが困難となる。
【００１４】なお、ストレー容量Ｃｓを小さくする方法
として、図６において、回路パターン１３とグラウンド
パターン１０との間隔を広くしたり、当該間隔に存在す
る材料の比誘電率を小さくすることも考えられるが、前
者の対策はチューナ等の部品の薄型化を阻害し、また、
後者の対策は大幅なコストアップを招くので、いずれも
有効な対策とは言えない。
として、図６において、回路パターン１３とグラウンド
パターン１０との間隔を広くしたり、当該間隔に存在す
る材料の比誘電率を小さくすることも考えられるが、前
者の対策はチューナ等の部品の薄型化を阻害し、また、
後者の対策は大幅なコストアップを招くので、いずれも
有効な対策とは言えない。
【００１５】そこで、この発明の目的は、上述した問題
を解決し得る多層回路基板を提供しようとすることであ
る。
を解決し得る多層回路基板を提供しようとすることであ
る。
【００１６】
【課題を解決するための手段】この発明は、可変同調回
路を含む高周波回路を構成するための回路要素が各主面
上にそれぞれ配置され、かつ各主面上の回路要素間の干
渉を防ぐためのグラウンドパターンが主面間に位置され
た、多層回路基板に向けられるものであって、上述した
技術的課題を解決するため、次のような構成を備えるこ
とを特徴としている。
路を含む高周波回路を構成するための回路要素が各主面
上にそれぞれ配置され、かつ各主面上の回路要素間の干
渉を防ぐためのグラウンドパターンが主面間に位置され
た、多層回路基板に向けられるものであって、上述した
技術的課題を解決するため、次のような構成を備えるこ
とを特徴としている。
【００１７】すなわち、グラウンドパターンが主面間に
おいて複数層をなすように形成され、複数層のグラウン
ドパターンのうち、可変同調回路における可変容量を含
む素子とコイルとを接続する回路パターンにおける高周
波的にハイインピーダンスな部分に最も近いグラウンド
パターンには、上記高周波的にハイインピーダンスな部
分に対向する部分において窓が形成されるとともに、上
述の窓が形成されたグラウンドパターン以外の少なくと
も１層のグラウンドパターンは、窓と重なり合う部分を
有していることを特徴としている。
おいて複数層をなすように形成され、複数層のグラウン
ドパターンのうち、可変同調回路における可変容量を含
む素子とコイルとを接続する回路パターンにおける高周
波的にハイインピーダンスな部分に最も近いグラウンド
パターンには、上記高周波的にハイインピーダンスな部
分に対向する部分において窓が形成されるとともに、上
述の窓が形成されたグラウンドパターン以外の少なくと
も１層のグラウンドパターンは、窓と重なり合う部分を
有していることを特徴としている。
【００１８】この発明において、上述の窓が形成された
グラウンドパターンは、窓の周辺部において、少なくと
も１つのスルーホールを介して当該グラウンドパターン
以外の少なくとも１層のグラウンドパターンと電気的に
接続されていることが好ましい。
グラウンドパターンは、窓の周辺部において、少なくと
も１つのスルーホールを介して当該グラウンドパターン
以外の少なくとも１層のグラウンドパターンと電気的に
接続されていることが好ましい。
【００１９】
【発明の実施の形態】図１は、この発明の一実施形態に
よる多層回路基板９ａの一部を示す平面図であり、図２
は、図１の線ＩＩ−ＩＩに沿う断面図である。なお、こ
れら図１および図２は、それぞれ、図５および図６に相
当する図であって、図１および図２において、図５また
は図６に示した要素に相当する要素には、同様の参照符
号を付している。
よる多層回路基板９ａの一部を示す平面図であり、図２
は、図１の線ＩＩ−ＩＩに沿う断面図である。なお、こ
れら図１および図２は、それぞれ、図５および図６に相
当する図であって、図１および図２において、図５また
は図６に示した要素に相当する要素には、同様の参照符
号を付している。
【００２０】この多層回路基板９ａにおいても、図５お
よび図６に示した多層回路基板９と同様、図７（ａ）に
示すような可変同調回路を含む高周波回路を構成するた
めの回路要素が各主面上に配置されている。図１および
図２では、このような回路要素として、多層回路基板９
ａの上方主面上に配置される電子部品すなわち図７
（ａ）に示した可変容量Ｃｖを含むＩＣ部品３およびコ
イル４ならびに回路パターン１３および１４等が図示さ
れているとともに、多層回路基板９ａの下方主面上に配
置される電子部品すなわちＩＣ部品６が図示されてい
る。これらＩＣ部品３およびコイル４等の電子部品の各
端子は、半田１２によって、回路パターン１３および１
４等に半田付けされている。
よび図６に示した多層回路基板９と同様、図７（ａ）に
示すような可変同調回路を含む高周波回路を構成するた
めの回路要素が各主面上に配置されている。図１および
図２では、このような回路要素として、多層回路基板９
ａの上方主面上に配置される電子部品すなわち図７
（ａ）に示した可変容量Ｃｖを含むＩＣ部品３およびコ
イル４ならびに回路パターン１３および１４等が図示さ
れているとともに、多層回路基板９ａの下方主面上に配
置される電子部品すなわちＩＣ部品６が図示されてい
る。これらＩＣ部品３およびコイル４等の電子部品の各
端子は、半田１２によって、回路パターン１３および１
４等に半田付けされている。
【００２１】また、この多層回路基板９ａにおいても、
前述した多層回路基板９と同様、上方主面上の回路要素
３、４、１３および１４等と下方主面上の回路要素６等
との間の干渉を防ぐための２層のグラウンドパターン１
０ａおよび１１が、これら主面間に位置されている。
前述した多層回路基板９と同様、上方主面上の回路要素
３、４、１３および１４等と下方主面上の回路要素６等
との間の干渉を防ぐための２層のグラウンドパターン１
０ａおよび１１が、これら主面間に位置されている。
【００２２】たとえば、図７（ａ）に示した可変容量Ｃ
ｖを含むＩＣ部品３とコイル４とを接続する回路パター
ン１３は、高周波的にハイインピーダンスな部分１５を
含んでいる。この実施形態の特徴的構成として、この部
分１５に最も近い、すなわち、この部分１５との間で無
視できないストレー容量を最も形成しやすい、グラウン
ドパターン１０ａには、窓１６が形成されている。図１
において、窓１６の位置が破線で示されている。この窓
１６は、グラウンドパターン１０ａにおける、高周波的
にハイインピーダンスな部分１５の真下であって、当該
部分１５と対向する部分に形成されている。
ｖを含むＩＣ部品３とコイル４とを接続する回路パター
ン１３は、高周波的にハイインピーダンスな部分１５を
含んでいる。この実施形態の特徴的構成として、この部
分１５に最も近い、すなわち、この部分１５との間で無
視できないストレー容量を最も形成しやすい、グラウン
ドパターン１０ａには、窓１６が形成されている。図１
において、窓１６の位置が破線で示されている。この窓
１６は、グラウンドパターン１０ａにおける、高周波的
にハイインピーダンスな部分１５の真下であって、当該
部分１５と対向する部分に形成されている。
【００２３】このように、グラウンドパターン１０ａに
窓１６を形成することによって、高周波的にハイインピ
ーダンスな部分１５とグラウンドパターン１０ａとの間
に形成される可能性のあるストレー容量を極めて小さく
することができる。
窓１６を形成することによって、高周波的にハイインピ
ーダンスな部分１５とグラウンドパターン１０ａとの間
に形成される可能性のあるストレー容量を極めて小さく
することができる。
【００２４】また、窓１６が形成されたグラウンドパタ
ーン１０ａ以外のグラウンドパターンであるグラウンド
パターン１１には、この窓１６と重なり合う部分１７を
有していることが好ましい。このグラウンドパターン１
１における、窓１６と重なり合う部分１７は、窓１６の
形成のために生じ得る多層回路基板９ａの各主面上の回
路要素間の干渉を防ぐように機能する。
ーン１０ａ以外のグラウンドパターンであるグラウンド
パターン１１には、この窓１６と重なり合う部分１７を
有していることが好ましい。このグラウンドパターン１
１における、窓１６と重なり合う部分１７は、窓１６の
形成のために生じ得る多層回路基板９ａの各主面上の回
路要素間の干渉を防ぐように機能する。
【００２５】なお、上述の部分１７は、窓１６を通し
て、高周波的にハイインピーダンスな部分１５と対向す
ることになるので、これらの部分１５および１７間にお
いてもストレー容量が形成されることは避けられない。
しかしながら、部分１５を有する回路パターン１３から
部分１７を有するグラウンドパターン１１までの距離
は、回路パターン１３からグラウンドパターン１０ａま
での距離に比べて長くなるので、部分１５および１７間
に形成され得るストレー容量は、無視できるほどに小さ
いものとすることができる。
て、高周波的にハイインピーダンスな部分１５と対向す
ることになるので、これらの部分１５および１７間にお
いてもストレー容量が形成されることは避けられない。
しかしながら、部分１５を有する回路パターン１３から
部分１７を有するグラウンドパターン１１までの距離
は、回路パターン１３からグラウンドパターン１０ａま
での距離に比べて長くなるので、部分１５および１７間
に形成され得るストレー容量は、無視できるほどに小さ
いものとすることができる。
【００２６】また、この実施形態では、窓１６が形成さ
れたグラウンドパターン１０ａは、他のグラウンドパタ
ーン１１とスルーホール１８を介して電気的に接続され
ている。スルーホール１８は、窓１６の周辺部に位置さ
れている。このように、スルーホール１８を介してグラ
ウンドパターン１０ａおよび１１を互いに接続すること
によって、グラウンドインピーダンスを下げることがで
き、シールド効果を高めることができる。
れたグラウンドパターン１０ａは、他のグラウンドパタ
ーン１１とスルーホール１８を介して電気的に接続され
ている。スルーホール１８は、窓１６の周辺部に位置さ
れている。このように、スルーホール１８を介してグラ
ウンドパターン１０ａおよび１１を互いに接続すること
によって、グラウンドインピーダンスを下げることがで
き、シールド効果を高めることができる。
【００２７】なお、上述したスルーホール１８は、窓１
６の周辺部において、複数箇所に分布して複数個設けら
れてもよい。
６の周辺部において、複数箇所に分布して複数個設けら
れてもよい。
【００２８】以上、この発明を図示した実施形態に関連
して説明したが、この発明の範囲内において、その他、
種々の変形が可能である。
して説明したが、この発明の範囲内において、その他、
種々の変形が可能である。
【００２９】たとえば、図示した多層回路基板９ａにお
いて採用された回路設計は、この発明のより容易な理解
を可能とする一典型例にすぎず、この発明は、その他、
種々の回路設計を有する多層回路基板にも適用すること
ができる。
いて採用された回路設計は、この発明のより容易な理解
を可能とする一典型例にすぎず、この発明は、その他、
種々の回路設計を有する多層回路基板にも適用すること
ができる。
【００３０】これに関して、図示した多層回路基板９ａ
は、その内部に２層のグラウンドパターン１０ａおよび
１１を形成していたが、このようなグラウンドパターン
は、３層以上であってもよい。また、多層回路基板の内
部には、グラウンドパターンの他、信号ラインや電源ラ
イン等を配置してもよい。
は、その内部に２層のグラウンドパターン１０ａおよび
１１を形成していたが、このようなグラウンドパターン
は、３層以上であってもよい。また、多層回路基板の内
部には、グラウンドパターンの他、信号ラインや電源ラ
イン等を配置してもよい。
【００３１】
【発明の効果】以上のように、この発明によれば、可変
同調回路を含む高周波回路を構成するための回路要素が
各主面上にそれぞれ配置され、かつ各主面上の回路要素
間の干渉を防ぐための複数層のグラウンドパターンが主
面間に位置された、多層回路基板において、複数層のグ
ラウンドパターンのうち、可変同調回路における可変容
量を含む素子とコイルとを接続する回路パターンにおけ
る高周波的にハイインピーダンスな部分に最も近いグラ
ウンドパターンには、この高周波的にハイインピーダン
スな部分と対向する部分において窓が形成されているの
で、高周波的にハイインピーダンスな部分とグラウンド
パターンとの間に形成される可能性のあるストレー容量
を極めて小さくすることができる。
同調回路を含む高周波回路を構成するための回路要素が
各主面上にそれぞれ配置され、かつ各主面上の回路要素
間の干渉を防ぐための複数層のグラウンドパターンが主
面間に位置された、多層回路基板において、複数層のグ
ラウンドパターンのうち、可変同調回路における可変容
量を含む素子とコイルとを接続する回路パターンにおけ
る高周波的にハイインピーダンスな部分に最も近いグラ
ウンドパターンには、この高周波的にハイインピーダン
スな部分と対向する部分において窓が形成されているの
で、高周波的にハイインピーダンスな部分とグラウンド
パターンとの間に形成される可能性のあるストレー容量
を極めて小さくすることができる。
【００３２】したがって、この発明が図７に示したよう
な可変同調回路に適用された場合、バラクタダイオード
等を含む合成の同調容量の容量可変範囲が大きくなり、
共振周波数の可変範囲も拡大される。また、共振回路の
合成容量値が小さくなることで、回路インピーダンスが
適正となり、電力利得や雑音指数等の高周波特性が改善
される。
な可変同調回路に適用された場合、バラクタダイオード
等を含む合成の同調容量の容量可変範囲が大きくなり、
共振周波数の可変範囲も拡大される。また、共振回路の
合成容量値が小さくなることで、回路インピーダンスが
適正となり、電力利得や雑音指数等の高周波特性が改善
される。
【００３３】また、この発明によれば、上述の窓が形成
されたグラウンドパターン以外の少なくとも１層のグラ
ウンドパターンが、窓と重なり合う部分を有しているの
で、この重なり合う部分を、窓の形成のために生じ得る
多層回路基板の各主面上の回路要素間の干渉を防ぐよう
に有効に機能させることができる。
されたグラウンドパターン以外の少なくとも１層のグラ
ウンドパターンが、窓と重なり合う部分を有しているの
で、この重なり合う部分を、窓の形成のために生じ得る
多層回路基板の各主面上の回路要素間の干渉を防ぐよう
に有効に機能させることができる。
【００３４】この発明において、上述の窓が形成された
グラウンドパターンが、窓の周辺部において、少なくと
も１つのスルーホールを介して当該グラウンドパターン
以外の少なくとも１層のグラウンドパターンと電気的に
接続されていると、各グラウンドパターンにおけるグラ
ウンドインピーダンスを下げることができ、シールド効
果を高めることができる。
グラウンドパターンが、窓の周辺部において、少なくと
も１つのスルーホールを介して当該グラウンドパターン
以外の少なくとも１層のグラウンドパターンと電気的に
接続されていると、各グラウンドパターンにおけるグラ
ウンドインピーダンスを下げることができ、シールド効
果を高めることができる。
【図１】この発明の一実施形態による多層回路基板９ａ
の一部を示す平面図である。
の一部を示す平面図である。
【図２】図１の線ＩＩ−ＩＩに沿う断面図である。
【図３】この発明にとって興味ある従来の回路基板１を
備えるチューナ２を示す正面図であり、シールドケース
８の前面側の壁を除去して示している。
備えるチューナ２を示す正面図であり、シールドケース
８の前面側の壁を除去して示している。
【図４】この発明にとって興味ある従来の多層回路基板
９を備えるチューナ２ａを示す、図３に相当する正面図
である。
９を備えるチューナ２ａを示す、図３に相当する正面図
である。
【図５】図４に示した多層回路基板９の一部を示す、図
１に相当する平面図である。
１に相当する平面図である。
【図６】図５の線ＶＩ−ＶＩに沿う、図２に相当する断
面図である。
面図である。
【図７】この発明にとって興味ある可変同調回路を示す
回路図であり、（ａ）はストレー容量が形成されない場
合、（ｂ）はストレー容量Ｃｓが形成された場合を示
す。
回路図であり、（ａ）はストレー容量が形成されない場
合、（ｂ）はストレー容量Ｃｓが形成された場合を示
す。
３〜７ 電子部品（回路要素）
９ａ 多層回路基板
１０ａ，１１ グラウンドパターン
１３，１４ 回路パターン（回路要素）
１５ 高周波的にハイインピーダンスな部分
１６ 窓
１７ 重なり合う部分
１８ スルーホール
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−147521（ＪＰ，Ａ)
特開 昭62−67841（ＪＰ，Ａ)
特開 平７−307575（ＪＰ，Ａ)
特開 平９−64773（ＪＰ，Ａ)
実開 平５−21473（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H05K 3/46
H05K 1/02
Claims (2)
- 【請求項１】 可変同調回路を含む高周波回路を構成す
るための回路要素が各主面上にそれぞれ配置され、かつ
各前記主面上の前記回路要素間の干渉を防ぐための複数
層のグラウンドパターンが前記主面間に位置された、多
層回路基板において、複数層の 前記グラウンドパターンのうち、前記可変同調
回路における可変容量を含む素子とコイルとを接続する
回路パターンにおける高周波的にハイインピーダンスな
部分に最も近い第１のグラウンドパターンには、前記高
周波的にハイインピーダンスな部分と対向する部分にお
いて窓が形成されているとともに、 前記第１のグラウンドパターン以外の少なくとも１層の
グラウンドパターンは、前記窓と重なり合う部分を有し
ている ことを特徴とする、多層回路基板。 - 【請求項２】 前記第１のグラウンドパターンは、前記
窓の周辺部において、少なくとも１つのスルーホールを
介して当該第１のグラウンドパターン以外の少なくとも
１層のグラウンドパターンと電気的に接続されている、
請求項１に記載の多層回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202897A JP3473319B2 (ja) | 1997-04-30 | 1997-04-30 | 多層回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202897A JP3473319B2 (ja) | 1997-04-30 | 1997-04-30 | 多層回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303565A JPH10303565A (ja) | 1998-11-13 |
| JP3473319B2 true JP3473319B2 (ja) | 2003-12-02 |
Family
ID=14576198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11202897A Expired - Lifetime JP3473319B2 (ja) | 1997-04-30 | 1997-04-30 | 多層回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3473319B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3456442B2 (ja) * | 1999-04-21 | 2003-10-14 | 日本電気株式会社 | プリント配線基板 |
| KR100957257B1 (ko) | 2002-04-08 | 2010-05-12 | 소니 주식회사 | 신호 수신 장치 및 신호 수신 회로 |
| JP2009302803A (ja) * | 2008-06-12 | 2009-12-24 | Sony Corp | インダクタモジュール、シリコンチューナモジュールおよび半導体装置 |
-
1997
- 1997-04-30 JP JP11202897A patent/JP3473319B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10303565A (ja) | 1998-11-13 |
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