JP3469517B2 - 電源装置 - Google Patents
電源装置Info
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- JP3469517B2 JP3469517B2 JP35848899A JP35848899A JP3469517B2 JP 3469517 B2 JP3469517 B2 JP 3469517B2 JP 35848899 A JP35848899 A JP 35848899A JP 35848899 A JP35848899 A JP 35848899A JP 3469517 B2 JP3469517 B2 JP 3469517B2
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- Japan
- Prior art keywords
- triangular wave
- circuit
- signal
- control circuit
- inverters
- Prior art date
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P80/00—Climate change mitigation technologies for sector-wide applications
- Y02P80/10—Efficient use of energy, e.g. using compressed air or pressurized fluid as energy carrier
Landscapes
- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スイッチングレギュレ
ータの入力段に、複数のインバータのタイミングをずら
して並列駆動するアクティブ型力率改善回路を設けた電
源装置に関する。
ータの入力段に、複数のインバータのタイミングをずら
して並列駆動するアクティブ型力率改善回路を設けた電
源装置に関する。
【０００２】
【従来技術】従来、スイッチングレギュレータの入力段
に設けられるアクティブ型力率改善回路としては、例え
ば図７のものがある。
に設けられるアクティブ型力率改善回路としては、例え
ば図７のものがある。
【０００３】図７において、アクティブフィルタとして
知られたアクティブ型力率改善回路１００は、昇圧チョ
ークＬ１、ＭＯＳＦＥＴを使用したインバータ素子Ｓ
１、出力整流ダイオードＤ１で昇圧型のインバータ１０
１ａを構成し、また昇圧チョークＬ２、スイッチ素子Ｓ
２、出力整流ダイオードＤ２で昇圧型のインバータ１０
１ｂを構成し、２つのインバータ１０１ａ，１０１ｂ
を、制御回路として設けた制御ＩＣ１０２ａ，１０２ｂ
の各々により並列駆動している。
知られたアクティブ型力率改善回路１００は、昇圧チョ
ークＬ１、ＭＯＳＦＥＴを使用したインバータ素子Ｓ
１、出力整流ダイオードＤ１で昇圧型のインバータ１０
１ａを構成し、また昇圧チョークＬ２、スイッチ素子Ｓ
２、出力整流ダイオードＤ２で昇圧型のインバータ１０
１ｂを構成し、２つのインバータ１０１ａ，１０１ｂ
を、制御回路として設けた制御ＩＣ１０２ａ，１０２ｂ
の各々により並列駆動している。
【０００４】制御ＩＣ１０２ａ，１０２ｂに対しては、
インバータ１０１ａに対しインバータ１０１ｂをタイミ
ングをずらして駆動するために同期回路１０３が設けら
れている。同期回路１０３は、基本周波発振器１０４、
分周器１０５及び同期信号出力回路１０６ａ，１０６ｂ
で構成される。
インバータ１０１ａに対しインバータ１０１ｂをタイミ
ングをずらして駆動するために同期回路１０３が設けら
れている。同期回路１０３は、基本周波発振器１０４、
分周器１０５及び同期信号出力回路１０６ａ，１０６ｂ
で構成される。
【０００５】図８は従来の同期回路のタイミングチャー
トである。基本周波発振器１０４は図８（Ａ）のマスタ
クロックＶM を発振し、分周器１０５で並列駆動するイ
ンバータの数ｎに応じて１／ｎに分周する。この場合は
２台のインバータ１０１ａ，１０１ｂであることから、
分周器１０５はマスタクロックＶM を１／２に分周した
図８（Ｂ）（Ｃ）の分周クロックＶA1，ＶA2を出力す
る。同期信号出力回路１０６ａ，１０６ｂは、分周クロ
ックＶA1，ＶA2の立上りエッジに同期した例えば微分パ
ルスを同期信号として制御ＩＣ１０２ａ，１０２ｂの同
期端子SYNC1 ，SYNC2 に供給する。
トである。基本周波発振器１０４は図８（Ａ）のマスタ
クロックＶM を発振し、分周器１０５で並列駆動するイ
ンバータの数ｎに応じて１／ｎに分周する。この場合は
２台のインバータ１０１ａ，１０１ｂであることから、
分周器１０５はマスタクロックＶM を１／２に分周した
図８（Ｂ）（Ｃ）の分周クロックＶA1，ＶA2を出力す
る。同期信号出力回路１０６ａ，１０６ｂは、分周クロ
ックＶA1，ＶA2の立上りエッジに同期した例えば微分パ
ルスを同期信号として制御ＩＣ１０２ａ，１０２ｂの同
期端子SYNC1 ，SYNC2 に供給する。
【０００６】制御ＩＣ１０２ａ，１０２ｂの同期端子SY
NC1 ，SYNC2 に加えられた同期信号は、内蔵している三
角波発振器の発振タイミングを制御し、インバータ１０
１ａに対しインバータ１０１ｂをタイミングをΔｔずら
して駆動する。
NC1 ，SYNC2 に加えられた同期信号は、内蔵している三
角波発振器の発振タイミングを制御し、インバータ１０
１ａに対しインバータ１０１ｂをタイミングをΔｔずら
して駆動する。
【０００７】このように２つのインバータ１０１ａ，１
０１ｂのタイミングをずらして並列駆動することによ
り、昇圧チョークＬ１，Ｌ２や出力整流ダイオードＤ
１，Ｄ２の電流を打ち消し合わせ、入力部や出力部に接
続されるコンデンサへのリップル電流を低減させたり、
コンデンサに発生する電圧を低減することで雑音端子電
圧も小さくすることができる。
０１ｂのタイミングをずらして並列駆動することによ
り、昇圧チョークＬ１，Ｌ２や出力整流ダイオードＤ
１，Ｄ２の電流を打ち消し合わせ、入力部や出力部に接
続されるコンデンサへのリップル電流を低減させたり、
コンデンサに発生する電圧を低減することで雑音端子電
圧も小さくすることができる。
【０００８】
【発明が解決しようとする問題点】しかしながら、この
ような従来のアクティブ型力率改善回路にあっては、同
期回路が基本周波発振器１０４からのマスタークロック
を元に、インバータの数に応じて分周した分周クロック
を用いて各インバータのタイミングをずらしていたた
め、制御ＩＣ以外に基本周波発振器と分周器を別途必要
とし、部品点数が増加して回路規模が大きくなる問題が
ある。
ような従来のアクティブ型力率改善回路にあっては、同
期回路が基本周波発振器１０４からのマスタークロック
を元に、インバータの数に応じて分周した分周クロック
を用いて各インバータのタイミングをずらしていたた
め、制御ＩＣ以外に基本周波発振器と分周器を別途必要
とし、部品点数が増加して回路規模が大きくなる問題が
ある。
【０００９】また並列駆動するインバータの数を増した
場合には、インバータと同じ数の制御ＩＣの間でタイミ
ングをずらす同期が必要なため、制御ＩＣの数に応じた
高い基本周波のマスタクロックが必要となり、分周器も
また制御ＩＣの数に応じた分周となるように専用の分周
比となるよう設計する必要があり、インバータの数を簡
単に増やせないという問題があった。
場合には、インバータと同じ数の制御ＩＣの間でタイミ
ングをずらす同期が必要なため、制御ＩＣの数に応じた
高い基本周波のマスタクロックが必要となり、分周器も
また制御ＩＣの数に応じた分周となるように専用の分周
比となるよう設計する必要があり、インバータの数を簡
単に増やせないという問題があった。
【００１０】本発明は、スイッチングレギュレータの入
力段に設けるアクティブ型力率改善回路で使用する複数
のインバータのタイミングをずらして並列駆動する同期
信号を、インバータの数が増加しても簡単な回路で容易
に実現できるようにした電源装置を提供することを目的
とする。
力段に設けるアクティブ型力率改善回路で使用する複数
のインバータのタイミングをずらして並列駆動する同期
信号を、インバータの数が増加しても簡単な回路で容易
に実現できるようにした電源装置を提供することを目的
とする。
【００１１】
【問題点を解決するための手段】この目的を達成するた
め本発明は、次のように構成する。本発明は、スイッチ
ンクレギュレータの入力段に、複数のインバータを並列
駆動するアクティブ型力率改善回路を設けた電源装置を
対象とする。
め本発明は、次のように構成する。本発明は、スイッチ
ンクレギュレータの入力段に、複数のインバータを並列
駆動するアクティブ型力率改善回路を設けた電源装置を
対象とする。
【００１２】このような電源装置につき、複数のインバ
ータの制御回路の各々は、内蔵した三角波発振器からの
三角波信号を外部に出力する三角波出力端子を有すると
共に外部から三角波発振器に同期信号を入力する同期入
力端子を備え、特定の制御回路から出力される三角波信
号に基づいて他の制御回路に対しタイミングをずらした
同期信号を生成して供給する同期回路を設けたことを特
徴とする。
ータの制御回路の各々は、内蔵した三角波発振器からの
三角波信号を外部に出力する三角波出力端子を有すると
共に外部から三角波発振器に同期信号を入力する同期入
力端子を備え、特定の制御回路から出力される三角波信
号に基づいて他の制御回路に対しタイミングをずらした
同期信号を生成して供給する同期回路を設けたことを特
徴とする。
【００１３】このため複数のインバータのタイミングを
ずらした動作に使用する同期信号を、クロック発振器や
分周器といった外部回路の付加なしに簡単に実現でき、
インバータの数の増加に対しても容易に対応できる。
ずらした動作に使用する同期信号を、クロック発振器や
分周器といった外部回路の付加なしに簡単に実現でき、
インバータの数の増加に対しても容易に対応できる。
【００１４】同期回路は、特定の制御回路をマスタ制御
回路、残りの制御回路をスレーブ制御回路とし、マスタ
制御回路の三角波信号に基づいてスレーブ制御回路に対
しタイミングをずらした同期信号を生成して供給する。
回路、残りの制御回路をスレーブ制御回路とし、マスタ
制御回路の三角波信号に基づいてスレーブ制御回路に対
しタイミングをずらした同期信号を生成して供給する。
【００１５】例えば同期回路は、１又は複数のスレーブ
制御回路に対応して、三角波信号を所定の基準値と比較
した比較信号を出力する三角波比較器と、比較信号のエ
ッジを検出してエッジに同期した同期信号を出力する同
期信号出力回路とを個別に設け、マスタ制御回路及びス
レーブ制御回路の順番に、前位置する制御回路の三角波
信号を後に位置する制御回路に対応した三角波比較器に
順次入力する。
制御回路に対応して、三角波信号を所定の基準値と比較
した比較信号を出力する三角波比較器と、比較信号のエ
ッジを検出してエッジに同期した同期信号を出力する同
期信号出力回路とを個別に設け、マスタ制御回路及びス
レーブ制御回路の順番に、前位置する制御回路の三角波
信号を後に位置する制御回路に対応した三角波比較器に
順次入力する。
【００１６】また同期回路は、１又は複数のスレーブ制
御回路に対応して、三角波信号を所定の基準値と比較し
た比較信号を出力する三角波比較器と、比較信号のエッ
ジを検出してエッジに同期した同期信号を出力する同期
信号出力回路とを個別に設け、マスタ制御回路の三角波
信号をスレーブ制御回路に対応した三角波比較器に共通
に入力してもよい。さらに同期信号出力回路は、微分回
路又はエッジトリガ回路を使用する。
御回路に対応して、三角波信号を所定の基準値と比較し
た比較信号を出力する三角波比較器と、比較信号のエッ
ジを検出してエッジに同期した同期信号を出力する同期
信号出力回路とを個別に設け、マスタ制御回路の三角波
信号をスレーブ制御回路に対応した三角波比較器に共通
に入力してもよい。さらに同期信号出力回路は、微分回
路又はエッジトリガ回路を使用する。
【００１７】
【発明の実施の形態】図１は本発明による電源装置の全
体構成の回路ブロック図である。
体構成の回路ブロック図である。
【００１８】図１において、本発明の電源装置は、ＡＣ
入力端子に続いてノイズフィルタ１、突入電流防止回路
２を設け、続いてアクティブ型力率改善改善回路３を設
けている。アクティブ型力率改善回路３に続いては整流
平滑回路４を設け、更にスイッチングレギュレータ５を
設け、ＤＣ出力端子より負荷に対し一定の電源電圧を供
給できるようにしている。
入力端子に続いてノイズフィルタ１、突入電流防止回路
２を設け、続いてアクティブ型力率改善改善回路３を設
けている。アクティブ型力率改善回路３に続いては整流
平滑回路４を設け、更にスイッチングレギュレータ５を
設け、ＤＣ出力端子より負荷に対し一定の電源電圧を供
給できるようにしている。
【００１９】アクティブ型力率改善回路３は、この実施
形態にあっては２つのインバータ６ａ，６ｂを備えてお
り、インバータ６ａ，６ｂに対応して制御ＩＣ７ａ，７
ｂを備えている。インバータ６ａ，６ｂは並列接続され
ており、制御ＩＣ７ａ，７ｂによりタイミングをずらし
て並列動作される。制御ＩＣ７ａ，７ｂによりタイミン
グをずらしてインバータ６ａ，６ｂを動作するため、同
期回路８が設けられている。
形態にあっては２つのインバータ６ａ，６ｂを備えてお
り、インバータ６ａ，６ｂに対応して制御ＩＣ７ａ，７
ｂを備えている。インバータ６ａ，６ｂは並列接続され
ており、制御ＩＣ７ａ，７ｂによりタイミングをずらし
て並列動作される。制御ＩＣ７ａ，７ｂによりタイミン
グをずらしてインバータ６ａ，６ｂを動作するため、同
期回路８が設けられている。
【００２０】制御ＩＣ７ａ，７ｂに対しては入力電圧検
出回路９、入力電流検出回路１０及び出力電圧検出回路
１１のそれぞれが設けられ、検出した入力電圧Ｅｉ、入
力電流Ｉｉ及び出力電圧Ｅｏを入力し、入力電圧Ｅｉの
振幅の正弦波形に追従するようにインバータ６ａ，６ｂ
を並列動作し、スイッチングによる入力電流Ｉｉの平均
電流Ｉｉａを追従させる。
出回路９、入力電流検出回路１０及び出力電圧検出回路
１１のそれぞれが設けられ、検出した入力電圧Ｅｉ、入
力電流Ｉｉ及び出力電圧Ｅｏを入力し、入力電圧Ｅｉの
振幅の正弦波形に追従するようにインバータ６ａ，６ｂ
を並列動作し、スイッチングによる入力電流Ｉｉの平均
電流Ｉｉａを追従させる。
【００２１】同時に出力電圧Ｅｏを一定電圧とするよう
にインバータ６ａ，６ｂの制御が行われる。このように
入力電圧Ｅｉの正弦波形に追従するように入力電流Ｉｉ
の平均電流Ｉｉａが制御されることで両者の位相差をな
くし、力率を改善し、これによって高調波ノイズの発生
を防ぐ。
にインバータ６ａ，６ｂの制御が行われる。このように
入力電圧Ｅｉの正弦波形に追従するように入力電流Ｉｉ
の平均電流Ｉｉａが制御されることで両者の位相差をな
くし、力率を改善し、これによって高調波ノイズの発生
を防ぐ。
【００２２】スイッチングレギュレータ５は、アクティ
ブ型力率改善回路３に続いて設けられた整流平滑回路４
から得られた直流出力を入力し、スイッチング制御によ
って負荷に対する出力電流の変化に対し常に出力電圧を
一定に保つように安定化制御する。
ブ型力率改善回路３に続いて設けられた整流平滑回路４
から得られた直流出力を入力し、スイッチング制御によ
って負荷に対する出力電流の変化に対し常に出力電圧を
一定に保つように安定化制御する。
【００２３】図２は図１のアクティブ型力率改善回路３
の実施形態を示した回路ブロック図であり、インバータ
の主回路及び同期回路の具体例を示している。
の実施形態を示した回路ブロック図であり、インバータ
の主回路及び同期回路の具体例を示している。
【００２４】図２において、インバータ６ａは昇圧チョ
ークＬ１、出力整流ダイオードＤ１及びＭＯＳＦＥＴを
用いたインバータ素子Ｓ１で構成される。またインバー
タ６ｂは、昇圧チョークＬ２、出力整流ダイオードＤ２
及びインバータ素子Ｓ２で構成される。
ークＬ１、出力整流ダイオードＤ１及びＭＯＳＦＥＴを
用いたインバータ素子Ｓ１で構成される。またインバー
タ６ｂは、昇圧チョークＬ２、出力整流ダイオードＤ２
及びインバータ素子Ｓ２で構成される。
【００２５】インバータ６ａ，６ｂに対し設けられた制
御ＩＣ７ａ，７ｂは、制御ＩＣ７ａをマスタ側、制御Ｉ
Ｃ７ｂをスレーブ側として、同期回路８によりマスタ側
に対し所定タイミングずれるようにスレーブ側の同期を
とっている。制御ＩＣ７ａ，７ｂは三角波発振器を内蔵
しており、外部に三角波信号を出力するための三角波出
力端子２５と、三角波発振器に対し外部からの同期信号
により同期をとるための同期端子２４を備えている。
御ＩＣ７ａ，７ｂは、制御ＩＣ７ａをマスタ側、制御Ｉ
Ｃ７ｂをスレーブ側として、同期回路８によりマスタ側
に対し所定タイミングずれるようにスレーブ側の同期を
とっている。制御ＩＣ７ａ，７ｂは三角波発振器を内蔵
しており、外部に三角波信号を出力するための三角波出
力端子２５と、三角波発振器に対し外部からの同期信号
により同期をとるための同期端子２４を備えている。
【００２６】制御ＩＣ７ａ，７ｂの内部回路は例えば図
３のブロック図のようになる。図３は制御ＩＣ７ａを例
にとっており、アンプ１４、乗算器１５、アンプ１６、
ＰＷＭコンパレータ１７、三角波発振器１８及びドライ
バ１９で構成される。また外部に対する接続端子として
は、出力電圧検出端子２０、入力電圧検出端子２１、入
力電流検出端子２２、駆動端子２３、同期端子２４及び
三角波出力端子２５を備えている。
３のブロック図のようになる。図３は制御ＩＣ７ａを例
にとっており、アンプ１４、乗算器１５、アンプ１６、
ＰＷＭコンパレータ１７、三角波発振器１８及びドライ
バ１９で構成される。また外部に対する接続端子として
は、出力電圧検出端子２０、入力電圧検出端子２１、入
力電流検出端子２２、駆動端子２３、同期端子２４及び
三角波出力端子２５を備えている。
【００２７】アンプ１４は出力電圧検出端子２０からの
出力電圧Ｅｏを入力し、基準電圧Ｖref と比較し、誤差
電圧を乗算器１５に出力する。乗算器１５は誤差電圧と
入力電圧検出端子２１からの入力電圧Ｅｉを乗算する。
アンプ１６は乗算器１５からの演算済みの入力電圧Ｅｉ
と、入力電流検出端子２２からの入力電流Ｉｉとの誤差
を出力する。
出力電圧Ｅｏを入力し、基準電圧Ｖref と比較し、誤差
電圧を乗算器１５に出力する。乗算器１５は誤差電圧と
入力電圧検出端子２１からの入力電圧Ｅｉを乗算する。
アンプ１６は乗算器１５からの演算済みの入力電圧Ｅｉ
と、入力電流検出端子２２からの入力電流Ｉｉとの誤差
を出力する。
【００２８】ＰＷＭコンパレータ１７は三角波発振器１
８からの三角波信号とアンプ１６からの誤差信号を比較
し、アンプ１６からの誤差信号に応じたパルス幅をもつ
ＰＷＭパルス信号をドライバ１９に出力する。ドライバ
１９はＰＷＭコンパレータ１７からのＰＷＭパルス信号
により、図２に示したインバータ素子Ｓ１のスイッチン
グを行う。
８からの三角波信号とアンプ１６からの誤差信号を比較
し、アンプ１６からの誤差信号に応じたパルス幅をもつ
ＰＷＭパルス信号をドライバ１９に出力する。ドライバ
１９はＰＷＭコンパレータ１７からのＰＷＭパルス信号
により、図２に示したインバータ素子Ｓ１のスイッチン
グを行う。
【００２９】この制御ＩＣ７ａにより、アンプ１６は入
力電圧Ｅｉに対する入力電流Ｉｉの振幅の誤差を求め
る。この誤差をなくすようなパルス幅を持つＰＷＭパル
ス信号を三角波信号との比較でＰＷＭコンパレータ１７
で求め、ドライバ１９より駆動信号ＶK1を出力してイン
バータ素子Ｓ１をスイッチングし、入力電圧Ｅｉの正弦
波波形に入力電流Ｉｉのスイッチングによる平均値Ｉｉ
ａを追従させる。
力電圧Ｅｉに対する入力電流Ｉｉの振幅の誤差を求め
る。この誤差をなくすようなパルス幅を持つＰＷＭパル
ス信号を三角波信号との比較でＰＷＭコンパレータ１７
で求め、ドライバ１９より駆動信号ＶK1を出力してイン
バータ素子Ｓ１をスイッチングし、入力電圧Ｅｉの正弦
波波形に入力電流Ｉｉのスイッチングによる平均値Ｉｉ
ａを追従させる。
【００３０】このような制御ＩＣ７ａ，７ｂとしては、
例えば富士電機製のＦＡ５３３２を使用することができ
る。
例えば富士電機製のＦＡ５３３２を使用することができ
る。
【００３１】再び図２を参照するに、同期回路８は三角
波比較器１２と同期信号出力回路１３で構成される。三
角波比較器１２はマイナス入力端子（反転入力端子）に
マスタ側の制御ＩＣ７ａの三角波出力端子２５からの三
角波信号ＶT1を入力し、プラス入力端子（非反転入力端
子）に接続した基準電圧Ｖref1と比較している。
波比較器１２と同期信号出力回路１３で構成される。三
角波比較器１２はマイナス入力端子（反転入力端子）に
マスタ側の制御ＩＣ７ａの三角波出力端子２５からの三
角波信号ＶT1を入力し、プラス入力端子（非反転入力端
子）に接続した基準電圧Ｖref1と比較している。
【００３２】このため三角波信号ＶT1が基準電圧Ｖref1
を超えたとき三角波比較器１２の出力がＨレベルからＬ
レベルに反転する。同期信号出力回路１３としては微分
回路またはエッジトリガ回路が使用され、三角波比較器
１２のＨレベルからＬレベルへの反転によるエッジを検
出し、同期信号ＶP をスレーブ側の制御ＩＣ７ｂの同期
端子２４に供給する。
を超えたとき三角波比較器１２の出力がＨレベルからＬ
レベルに反転する。同期信号出力回路１３としては微分
回路またはエッジトリガ回路が使用され、三角波比較器
１２のＨレベルからＬレベルへの反転によるエッジを検
出し、同期信号ＶP をスレーブ側の制御ＩＣ７ｂの同期
端子２４に供給する。
【００３３】図４は図２のアクティブ型力率改善回路の
タイミングチャートである。図４（Ａ）はマスタ側制御
ＩＣ７ａからインバータ素子Ｓ１に出力されるマスタ駆
動信号ＶK1であり、内蔵した三角波発振器からの三角波
信号に基づき、入力電流Ｉｉを入力電圧Ｅｉに追従させ
るようにパルス幅が制御されたパルス信号として出力さ
れる。
タイミングチャートである。図４（Ａ）はマスタ側制御
ＩＣ７ａからインバータ素子Ｓ１に出力されるマスタ駆
動信号ＶK1であり、内蔵した三角波発振器からの三角波
信号に基づき、入力電流Ｉｉを入力電圧Ｅｉに追従させ
るようにパルス幅が制御されたパルス信号として出力さ
れる。
【００３４】このマスタ駆動信号ＶK1の出力と同時に、
マスタ側制御ＩＣ７ａから同期回路８の三角波比較器１
２に図４（Ｂ）のマスタ三角波信号ＶT1が入力され、基
準電圧Ｖref1と比較される。三角波比較器１２はマスタ
三角波信号ＶT1が基準電圧Ｖref1を超えたときに出力が
ＨレベルからＬレベルに反転し、これに基づき同期信号
出力回路１３は例えば微分動作により図４（Ｃ）のよう
なスレーブ同期信号ＶP をスレーブ側制御ＩＣ７ｂの同
期端子２４に出力する。
マスタ側制御ＩＣ７ａから同期回路８の三角波比較器１
２に図４（Ｂ）のマスタ三角波信号ＶT1が入力され、基
準電圧Ｖref1と比較される。三角波比較器１２はマスタ
三角波信号ＶT1が基準電圧Ｖref1を超えたときに出力が
ＨレベルからＬレベルに反転し、これに基づき同期信号
出力回路１３は例えば微分動作により図４（Ｃ）のよう
なスレーブ同期信号ＶP をスレーブ側制御ＩＣ７ｂの同
期端子２４に出力する。
【００３５】このため、スレーブ側制御ＩＣ７ｂに内蔵
した三角波発振器はスレーブ同期信号ＶP によりトリガ
され、図４（Ｄ）のスレーブ三角波信号ＶT2を発振す
る。このスレーブ三角波信号ＶT2に基づき、図４（Ｅ）
のようなスレーブ駆動信号ＶK2がスレーブ側制御ＩＣ７
ｂからインバータ素子Ｓ２に出力される。
した三角波発振器はスレーブ同期信号ＶP によりトリガ
され、図４（Ｄ）のスレーブ三角波信号ＶT2を発振す
る。このスレーブ三角波信号ＶT2に基づき、図４（Ｅ）
のようなスレーブ駆動信号ＶK2がスレーブ側制御ＩＣ７
ｂからインバータ素子Ｓ２に出力される。
【００３６】この結果、インバータ６ａに対しインバー
タ６ｂは、図４（Ｂ）のマスタ三角波信号ＶT1について
示すように遅延時間Ｔ1 だけずれたタイミングで並列駆
動される。
タ６ｂは、図４（Ｂ）のマスタ三角波信号ＶT1について
示すように遅延時間Ｔ1 だけずれたタイミングで並列駆
動される。
【００３７】このため、インバータ６ａ，６ｂにより三
角波状に変化するスイッチング電流はその一部で重複す
ることとなり、２つの三角波スイッチング電流の合成電
流が入力電流となり、各インバータ６ａ，６ｂの回路素
子を小さくでき、また昇圧チョークＬ１，Ｌ２が出力ダ
イオードＤ１，Ｄ２の電流を打ち消し合わせることによ
って入力部や出力部に接続されているコンデンサへのリ
ップル電流を低減したり、コンデンサに発生する電圧を
低減することで雑音端子電圧も小さくできる。
角波状に変化するスイッチング電流はその一部で重複す
ることとなり、２つの三角波スイッチング電流の合成電
流が入力電流となり、各インバータ６ａ，６ｂの回路素
子を小さくでき、また昇圧チョークＬ１，Ｌ２が出力ダ
イオードＤ１，Ｄ２の電流を打ち消し合わせることによ
って入力部や出力部に接続されているコンデンサへのリ
ップル電流を低減したり、コンデンサに発生する電圧を
低減することで雑音端子電圧も小さくできる。
【００３８】ここで同期回路８は、図７の従来装置に示
したように、基本周波発振器１０４や分周器１０５を外
部回路として設ける必要がなく、マスタ側制御ＩＣ７ａ
の内部的に発生している三角波信号ＶT1を利用して、簡
単にスレーブ側制御ＩＣ７ｂをずらしたタイミングで動
作するための同期信号ＶP を得ることができる。
したように、基本周波発振器１０４や分周器１０５を外
部回路として設ける必要がなく、マスタ側制御ＩＣ７ａ
の内部的に発生している三角波信号ＶT1を利用して、簡
単にスレーブ側制御ＩＣ７ｂをずらしたタイミングで動
作するための同期信号ＶP を得ることができる。
【００３９】図５は本発明で使用するアクティブ型力率
改善回路の他の実施形態であり、この実施形態にあって
はインバータを４個使用したことを特徴とする。
改善回路の他の実施形態であり、この実施形態にあって
はインバータを４個使用したことを特徴とする。
【００４０】図５において、主回路側には４つのインバ
ータ６ａ，６ｂ，６ｃ，６ｄが設けられている。即ち昇
圧チョークＬ１、出力整流ダイオードＤ１、インバータ
素子Ｓ１によりインバータ６ａが構成され、昇圧チョー
クＬ２、出力整流ダイオードＤ２、インバータ素子Ｓ２
によってインバータ６ｂが構成され、昇圧チョークＬ
３、出力整流ダイオードＤ３、インバータ素子Ｓ３によ
ってインバータ６ｃが構成され、更に昇圧チョークＬ
４、出力整流ダイオードＤ４、インバータ素子Ｓ４によ
ってインバータ６ｄが構成される。
ータ６ａ，６ｂ，６ｃ，６ｄが設けられている。即ち昇
圧チョークＬ１、出力整流ダイオードＤ１、インバータ
素子Ｓ１によりインバータ６ａが構成され、昇圧チョー
クＬ２、出力整流ダイオードＤ２、インバータ素子Ｓ２
によってインバータ６ｂが構成され、昇圧チョークＬ
３、出力整流ダイオードＤ３、インバータ素子Ｓ３によ
ってインバータ６ｃが構成され、更に昇圧チョークＬ
４、出力整流ダイオードＤ４、インバータ素子Ｓ４によ
ってインバータ６ｄが構成される。
【００４１】４個のインバータ６ａ〜６ｄに対応して、
制御ＩＣ７ａ，７ｂ，７ｃ，７ｄが設けられる。この４
個の制御ＩＣ７ａ〜７ｄに対しては同期回路８が設けら
れる。同期回路８はマスタ側の制御ＩＣ７ａに続く３つ
のスレーブ側の制御ＩＣ７ｂ〜７ｄに対応して、三角波
比較器１２ａ，１２ｂ，１２ｃと同期信号出力回路１３
ａ，１３ｂ，１３ｃを設けている。
制御ＩＣ７ａ，７ｂ，７ｃ，７ｄが設けられる。この４
個の制御ＩＣ７ａ〜７ｄに対しては同期回路８が設けら
れる。同期回路８はマスタ側の制御ＩＣ７ａに続く３つ
のスレーブ側の制御ＩＣ７ｂ〜７ｄに対応して、三角波
比較器１２ａ，１２ｂ，１２ｃと同期信号出力回路１３
ａ，１３ｂ，１３ｃを設けている。
【００４２】同期回路８は、この実施形態にあってはマ
スタ側制御ＩＣ７ａとスレーブ側の最初の制御ＩＣ７ｂ
との間に三角波比較器１２ａと同期信号出力回路１３ａ
を設け、三角波比較器１２ａで基準電圧Ｖref1と制御Ｉ
Ｃ７ａからの三角波信号ＶT1を比較し、三角波信号ＶT1
が基準電圧Ｖref1を超えたときの三角波比較器１２ａの
反転にエッジ検出で同期信号出力回路１３ａより同期信
号ＶP1を制御ＩＣ７ｂに供給している。このため制御Ｉ
Ｃ７ｂは、制御ＩＣ７ａに対し基準電圧Ｖref1で決まる
遅延時間Ｔ1 のずれで動作する。
スタ側制御ＩＣ７ａとスレーブ側の最初の制御ＩＣ７ｂ
との間に三角波比較器１２ａと同期信号出力回路１３ａ
を設け、三角波比較器１２ａで基準電圧Ｖref1と制御Ｉ
Ｃ７ａからの三角波信号ＶT1を比較し、三角波信号ＶT1
が基準電圧Ｖref1を超えたときの三角波比較器１２ａの
反転にエッジ検出で同期信号出力回路１３ａより同期信
号ＶP1を制御ＩＣ７ｂに供給している。このため制御Ｉ
Ｃ７ｂは、制御ＩＣ７ａに対し基準電圧Ｖref1で決まる
遅延時間Ｔ1 のずれで動作する。
【００４３】同様にスレーブ側の制御ＩＣ７ｂと７ｃの
間、及び制御ＩＣ７ｃと７ｄの間に、遅延電圧Ｖref2，
Ｖref3で決まる遅延時間Ｔ2 ，Ｔ3 となる前段に対する
後段側のタイミングずれの同期信号ＶP1，ＶP2を供給し
ている。
間、及び制御ＩＣ７ｃと７ｄの間に、遅延電圧Ｖref2，
Ｖref3で決まる遅延時間Ｔ2 ，Ｔ3 となる前段に対する
後段側のタイミングずれの同期信号ＶP1，ＶP2を供給し
ている。
【００４４】この場合には基準電圧Ｖref1，Ｖref2，Ｖ
ref3 を同じ遅延電圧とすることで、制御回路７ａ〜７
ｄのそれぞれの間におけるタイミングずれの遅延時間を
Ｔ1＝Ｔ2 ＝Ｔ3 とすることができる。
ref3 を同じ遅延電圧とすることで、制御回路７ａ〜７
ｄのそれぞれの間におけるタイミングずれの遅延時間を
Ｔ1＝Ｔ2 ＝Ｔ3 とすることができる。
【００４５】図６は図５と同様、４個のインバータを用
いたアクティブ型力率改善回路の他の実施形態であり、
図５に対し同期回路８の構成が異なる。図６の実施形態
にあっては、同期回路８としてマスタ側の制御ＩＣ７ａ
からの三角波信号ＶT1を制御ＩＣ７ａ，７ｂの間、制御
ＩＣ７ｂ，７ｃの間、及び制御ＩＣ７ｃ，７ｄの間にそ
れぞれに設けている三角波比較器１２ａ，１２ｂ，１２
ｃに共通に入力するようにしたことを特徴とする。
いたアクティブ型力率改善回路の他の実施形態であり、
図５に対し同期回路８の構成が異なる。図６の実施形態
にあっては、同期回路８としてマスタ側の制御ＩＣ７ａ
からの三角波信号ＶT1を制御ＩＣ７ａ，７ｂの間、制御
ＩＣ７ｂ，７ｃの間、及び制御ＩＣ７ｃ，７ｄの間にそ
れぞれに設けている三角波比較器１２ａ，１２ｂ，１２
ｃに共通に入力するようにしたことを特徴とする。
【００４６】このため、基準電圧Ｖref1，Ｖref2，Ｖ
ref3 による制御ＩＣ７ａを基準としたタイミングずれ
の遅延時間Ｔ１，Ｔ２，Ｔ３は、全て制御ＩＣ７ａの三
角波信号ＶT1に対し決められる。このため、Ｖref1＜Ｖ
ref2＜Ｖref3となる関係を設定することで、遅延時間の
間にＴ１＜Ｔ２＜Ｔ３となるタイミングのずらしを設定
することができる。これ以外の構成は図５の実施形態と
同じになる。
ref3 による制御ＩＣ７ａを基準としたタイミングずれ
の遅延時間Ｔ１，Ｔ２，Ｔ３は、全て制御ＩＣ７ａの三
角波信号ＶT1に対し決められる。このため、Ｖref1＜Ｖ
ref2＜Ｖref3となる関係を設定することで、遅延時間の
間にＴ１＜Ｔ２＜Ｔ３となるタイミングのずらしを設定
することができる。これ以外の構成は図５の実施形態と
同じになる。
【００４７】尚、上記の実施形態はインバータを２個ま
たは４個組み合わせた場合を例にとるものであったが、
インバータの数は任意の数の組合せとすることができ
る。またインバータ素子としてＭＯＳＦＥＴを例にとる
ものであったが、他のスイッチング素子を使用してもよ
いことはもちろんである。
たは４個組み合わせた場合を例にとるものであったが、
インバータの数は任意の数の組合せとすることができ
る。またインバータ素子としてＭＯＳＦＥＴを例にとる
ものであったが、他のスイッチング素子を使用してもよ
いことはもちろんである。
【００４８】また同期回路８に設けている三角波比較器
はオペアンプを例にとっているが、同じ動作をディスク
リート素子を使用して得るようにしてもよく、オペアン
プに比べてディスクリート素子を使用することで更に回
路を簡単にしてコストを下げることができる。
はオペアンプを例にとっているが、同じ動作をディスク
リート素子を使用して得るようにしてもよく、オペアン
プに比べてディスクリート素子を使用することで更に回
路を簡単にしてコストを下げることができる。
【００４９】
【発明の効果】以上説明してきたように本発明によれ
ば、複数のインバータに対応して設けた制御ＩＣにおけ
る並列動作のタイミングのずらしのための同期信号を、
特定の制御ＩＣから外部に出力される三角波信号を使用
して得るようにしたことで、従来のように基本周波発振
器や分周器等の比較的複雑な回路を加圧回路として設け
る必要がなく、部品点数を低減して簡単に構成すること
ができる。
ば、複数のインバータに対応して設けた制御ＩＣにおけ
る並列動作のタイミングのずらしのための同期信号を、
特定の制御ＩＣから外部に出力される三角波信号を使用
して得るようにしたことで、従来のように基本周波発振
器や分周器等の比較的複雑な回路を加圧回路として設け
る必要がなく、部品点数を低減して簡単に構成すること
ができる。
【００５０】またタイミングをずらして並列駆動される
インバータの組合せ数の変更において、インバータの発
振周波数を一定とした場合、従来の同期回路では基本周
波発振器の周波数はインバータの組合せ数だけの倍率の
高周波が必要となり、分周器もインバータの組合せ数の
分周比に従った回路を組む必要があり、回路構成が複雑
化するが、本発明にあってはインバータの数の組合せが
変わっても、インバータ相互間に特定の制御ＩＣからの
三角波信号から同期信号を生成する回路、または前段の
制御ＩＣの三角波信号から次段の制御ＩＣの同期信号を
作成する回路を付加するだけで、簡単にインバータの組
合せ数の変更に対し容易に対応することができる。
インバータの組合せ数の変更において、インバータの発
振周波数を一定とした場合、従来の同期回路では基本周
波発振器の周波数はインバータの組合せ数だけの倍率の
高周波が必要となり、分周器もインバータの組合せ数の
分周比に従った回路を組む必要があり、回路構成が複雑
化するが、本発明にあってはインバータの数の組合せが
変わっても、インバータ相互間に特定の制御ＩＣからの
三角波信号から同期信号を生成する回路、または前段の
制御ＩＣの三角波信号から次段の制御ＩＣの同期信号を
作成する回路を付加するだけで、簡単にインバータの組
合せ数の変更に対し容易に対応することができる。
【図面の簡単な説明】
【図１】本発明の電源装置の全体構成のブロック図
【図２】図１のアクティブ型力率回路の実施形態の回路
ブロック図
ブロック図
【図３】図２の制御ＩＣのブロック図
【図４】図２の同期回路のタイミングチャート
【図５】インバータを４台としたアクティブ型力率回路
の実施形態の回路ブロック図
の実施形態の回路ブロック図
【図６】インバータを４台としたアクティブ型力率回路
の他の実施形態の回路ブロック図
の他の実施形態の回路ブロック図
【図７】図１のアクティブ型力率回路とその同期回路の
回路ブロック図
回路ブロック図
【図８】図７の同期回路のタイミングチャート
１：ノイズフィルタ
２：突入電流防止回路
３：アクティブ型力率改善回路
４：整流平滑回路
５：スイッチングレギュレータ
６ａ〜６ｄ：インバータ
７ａ〜７ｄ：制御ＩＣ（制御回路）
８：同期回路
９：入力電圧検出回路
１０：電流検出回路
１１：電圧検出回路
１２，１２ａ〜１２ｄ：三角波比較器
１３，１３ａ〜１３ｄ：同期信号出力回路（微分回路又
はエッジトリガ回路） １４，１６：アンプ １７：ＰＷＭコンパレータ １８：三角波発振器 １９：ドライバ ２０：出力電圧検出端子 ２１：入力電圧検出端子 ２２：入力電流検出端子 ２３：駆動端子 ２４：同期端子 ２５：三角波出力端子 Ｌ１，Ｌ２：昇圧チューク Ｄ１，Ｄ２：出力整流ダイオード Ｓ１，Ｓ２：インバータ素子（ＭＯＳＦＥＴ）
はエッジトリガ回路） １４，１６：アンプ １７：ＰＷＭコンパレータ １８：三角波発振器 １９：ドライバ ２０：出力電圧検出端子 ２１：入力電圧検出端子 ２２：入力電流検出端子 ２３：駆動端子 ２４：同期端子 ２５：三角波出力端子 Ｌ１，Ｌ２：昇圧チューク Ｄ１，Ｄ２：出力整流ダイオード Ｓ１，Ｓ２：インバータ素子（ＭＯＳＦＥＴ）
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/155
H02J 1/02
H02M 7/12
Claims (2)
- 【請求項１】スイッチンクレギュレータの入力段に、複
数のインバータを並列駆動するアクティブ型力率改善回
路を設けた電源装置に於いて、 前記複数のインバータの制御回路の各々は、内蔵した三
角波発振器からの三角波信号を外部に出力する三角波出
力端子を有すると共に外部から前記三角波発振器に同期
信号を入力する同期入力端子を備え、特定の制御回路をマスタ制御回路、残りの制御回路をス
レーブ制御回路とし、スレーブ制御回路に対応して、三
角波信号を所定の基準値と比較した比較信号を出力する
三角波比較器と、前記比較信号のエッジを検出してエッ
ジに同期した同期信号を出力する同期信号出力回路とを
個別に設け、マスタ制御回路及びスレーブ制御回路の順
番に、前位置する制御回路の三角波信号を後に位置する
制御回路に対応した三角波比較器に順次入力することに
より、スレーブ制御回路に対しタイミングをずらした同
期信号を生成して供給する 同期回路を設けたことを特徴
とする電源装置。 - 【請求項２】スイッチンクレギュレータの入力段に、複
数のインバータを並列駆動するアクティブ型力率改善回
路を設けた電源装置に於いて、 前記複数のインバータの制御回路の各々は、内蔵した三
角波発振器からの三角波信号を外部に出力する三角波出
力端子を有すると共に外部から前記三角波発振器に同期
信号を入力する同期入力端子を備え、特定の制御回路をマスタ制御回路、残りの制御回路をス
レーブ制御回路とし、該スレーブ制御回路に対応して、
三角波信号を所定の基準値と比較した比較信号を出力す
る三角波比較器と、前記比較信号のエッジを検出してエ
ッジに同期した同期信号を出力する同期信号出力回路と
を個別に設け、マスタ制御回路の三角波信号をスレーブ
制御回路に対応した三角波比較器に共通に入力したこと
により、スレーブ制御回路に対しタイミングをずらした
同期信号を生成して供給する 同期回路を設けたことを特
徴とする電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35848899A JP3469517B2 (ja) | 1999-12-17 | 1999-12-17 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35848899A JP3469517B2 (ja) | 1999-12-17 | 1999-12-17 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001178122A JP2001178122A (ja) | 2001-06-29 |
| JP3469517B2 true JP3469517B2 (ja) | 2003-11-25 |
Family
ID=18459582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35848899A Expired - Fee Related JP3469517B2 (ja) | 1999-12-17 | 1999-12-17 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469517B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008032768A1 (fr) * | 2006-09-14 | 2008-03-20 | Renesas Technology Corp. | Contrôleur de correction de facteur de puissance, régulateur de commutation et circuit d'alimentation électrique |
| JP5311784B2 (ja) | 2006-10-11 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4760955B2 (ja) * | 2008-07-30 | 2011-08-31 | 株式会社デンソー | 負荷駆動装置及び負荷駆動装置の制御システム |
| JP5200787B2 (ja) * | 2008-09-09 | 2013-06-05 | 株式会社デンソー | スイッチング電源装置 |
| JP5462810B2 (ja) * | 2011-01-17 | 2014-04-02 | コーセル株式会社 | スイッチング電源装置及びそれを用いたスイッチング電源システム |
| JP5701074B2 (ja) * | 2011-01-18 | 2015-04-15 | 東芝情報システム株式会社 | 電源装置 |
| US9281749B2 (en) * | 2012-08-13 | 2016-03-08 | Northrop Grumman Systems Corporation | Multiple power supply systems and methods |
| CN103093729B (zh) * | 2013-02-28 | 2015-07-29 | 深圳市华星光电技术有限公司 | 具有双boost升压线路的背光驱动电路 |
| JP6873892B2 (ja) * | 2017-12-22 | 2021-05-19 | パナソニックＩｐマネジメント株式会社 | スイッチング電源装置 |
-
1999
- 1999-12-17 JP JP35848899A patent/JP3469517B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001178122A (ja) | 2001-06-29 |
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