JP3467700B2 - 発電装置付電子時計 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は、発電装置を有
し、発電電力を２次電源に充電して、２次電源の出力に
より時計回路を作動する時計の具体的回路構成に関す
る。 【０００２】 【従来の技術】従来から電池を用いた腕時計にあって
は、電池寿命を長くすることが大きな課題であった。し
かし小型な腕時計に用いられる電池の大きさには自ずと
限界があった。これらを解決するための１つの手段とし
て実現されているのが、米国特許４６５３９３１号に示
されるように太陽電池を文字板上等表示面に設け、太陽
電池によって二次電池あるは充電用コンデンサを充電
し、該二次電池あるいはコンデンサの出力によって時計
回路を駆動する電子腕時計である。 【０００３】更に他の手段として時計内に交流発電機を
設け、その発電電力によって時計回路を駆動する方式も
あった。しかし、発電機が稼動していない時にも時刻を
狂わせないで、時計回路を動かし続けるためには、発電
電力を２次電池、もしくはキャパシターに充電して、そ
の出力によって常時、時計回路を駆動している必要があ
る。しかし時計回路の動作電圧範囲には限界があり、２
次電源（以後、２次電池、もしくはキャパシターの総称
として使用する。）の電圧が、回路の動作電圧範囲下限
以上に充電されないと、時計は動かなかった。また、２
次電源の充電時間を早めるために、２次電源容量を小さ
くすると、上記問題はある程度解決されるのだが、そう
した場合、逆に、発電機の稼動していない時の、電圧降
下時間が早まるという問題も生じてしまう。 【０００４】 【発明が解決しようとする課題】そこで本発明は、上記
課題に鑑みて、特に２次電源により長期にわたって動作
する発電装置付電子時計を提供することを目的とする。 【０００５】 【課題を解決するための手段】本発明の発電装置付電子
時計は、発電装置と、前記発電装置の発電に基づいて得
られる入力電圧を昇圧する昇圧回路と、前記昇圧回路に
より得られる昇圧電力を蓄積する２次電源と、前記２次
電源の電圧を複数の電圧基準に基づいて検出しその検出
結果を前記昇圧回路の昇圧制御に用いられる様に出力す
る電圧検出回路と、前記電圧検出回路が前記２次電源の
電圧を複数の電圧基準に基づいて検出するための複数の
サンプリング信号を間欠的に出力するサンプリング信号
生成回路と、前記昇圧回路と前記電圧検出回路および前
記サンプリング信号生成回路の駆動用のクロックパルス
を出力する分周回路および発振回路とを備え前記２次電
源により駆動される時計回路と、を有することを特徴と
する。 【０００６】 【０００７】 【０００８】 【０００９】 【００１０】 【００１１】 【００１２】 【００１３】 【発明の実施の形態】本発明をより詳細に記述するため
に、以下図面に従ってこれを説明する。 【００１４】図１は本発明の実施例における発電装置付
電子腕時計の全体回路図である。１は発電コイルで発電
機による交流誘起電圧がコイル両端に発生することにな
る。２は整流ダイオードで交流誘起電圧を半波整流して
いて、整流した電力を高容量キャパシター３に充電して
いる。４はキャパシター３の過充電防止用のリミッター
Ｔr で、キャパシター３の電圧ＶSC（以後、キャパシタ
ー３の電圧値をＶSCと定義する。）が所定の電圧ＶLim
に達した時にオン状態となり発電コイル１に発生する電
力をバイパスさせるためにある。リミッター設定電圧Ｖ
Lim は、回路系で必要とする電圧の最大値以上であり、
キャパシター３の定格電圧以内の範囲に入るように設定
されている。５は逆流防止ダイオードで、後述するが、
逆電流による電磁ブレーキ増大のための発電効率の減少
を防止している。７は多段昇圧回路で、昇圧コンデンサ
ー８，９、キャパシター３、補助コンデンサー１０の接
続状態を切り換えることにより、キャパシター３の電荷
を補助コンデンサー１０に転送することにより昇圧を実
現している。また、多段昇圧回路７は３倍、２倍、１．
５倍、１倍の４種類の昇圧倍率を切換可能で、昇圧され
た電圧は補助コンデンサー１０に充電される。この補助
コンデンサー１０の電圧ＶSS（以後、補助コンデンサー
１０の電圧値をＶSSと定義する。）により回路は動作す
る。この様な多段昇圧回路７を採用することにより、回
路系の動作電圧値を最適化している。１１は補助コンデ
ンサ一１０の電圧を検出するＶSS検出回路で、リファレ
ンス電圧には、 Ｖup＜Ｖdown なる関係を持つ、ＶupとＶdownの２値があり、ＶSSがＶ
downを越えたなら、昇圧倍率を下げ、ＶSSがＶupを下ま
わったなら、昇圧倍率を上げる様に、多段昇圧回路７に
検出結果を出力している。１２は時計回路であり、３２
７６８ＨZ の原振を持つ水晶振動子１３を駆動する発振
回路、分周回路、モータ一用コイル１４を駆動するモー
ター駆動回路を含んでいて、電圧ＶSSで動作している。
モーター用コイル１４は指針回転用のステッピングモー
ターを駆動するためのものである。１５のショート用Ｔ
r と、１６の直列抵抗とで即スタート回路を構成してお
り、ＶSCが所定の電圧ＶONより低い時は、即スタート動
作となる様になっているが、詳細は後述する。ＶSCが前
述のＶLim ，ＶONになったことを検出するのは、ＶSC検
出回路６である。前述のＶup，Ｖdownとの上下関係は、 ＶON＜Ｖup＜Ｖdown＜ＶLim の様になっている。以上、回路の概略説明を行ってきた
が、以後は、各部の詳細な動作説明とその効果を記述す
る。 【００１５】まず、本実施例にて使用する交流発電機の
原理を図２を用いて説明する。 【００１６】１５は回転トルクを生じせしめる手段であ
り回転中心と重心とが偏心した回転錘より成る。この回
転手段１５の回転運動を増速輪列１６により増速し、発
電機構としてのローター１７を回転せしめる。ローター
１７は永久磁石１７ａを含み、ローター１７をかこむ様
にステーター１８が配置されている。コイル１は磁心１
９ａに巻かれており磁心１９ａとステーター１８とはネ
ジ２０により固着されている。このローター１７が回転
する事によりコイル１にはｅ＝Ｎ（ｄφ／ｄｔ） と表
わされる起電力が生じｉ＝ ｅ／（Ｒ² ＋ （ＷＬ）
² ） と表わされる電流が生じる。 【００１７】Ｎ：コイルの巻数 φ：磁心１９ａを通る磁束数 ｔ：時間 Ｒ：コイルの抵抗 Ｗ：ローター１７の回転速度 Ｌ：コイルのインダクタンス この起電力はほぼｓｉｎカーブを持つ交流である。又ロ
ーター１７とそれをかこむステーター１８の穴とが同心
円でありほぼ全周にわたりローター磁石をかこんでい
る。これによりローターのある場所に止まっていようと
する力（引力トルク）を最小にする事ができる。 【００１８】この様な交流発電機によって得られた交流
電圧を整流して、キャパシター３に充電する訳だが、本
発明実施例では、よりダイオード構成の簡単な半波整流
方式を用いている。図２の発電機と半波整流方式を組み
合わせたことによって、全波整流方式と同等の発電効率
を得ている。以下にその理由を記す。 【００１９】図３Ａは半波整流回路であり、図３Ｂは従
来の全波整流回路である。１が発電コイル、３がキャパ
シター、２、２ａ〜ｄが、整流ダイオードである。図３
Ａの半波整流回路は充電ループ内において、ダイオード
が１個しか介在しないのに対して、図３Ｂの全波整流回
路は充電ループ内において、ダイオードが２個介在す
る。したがって、ダイオードによる電圧ドロップ分は全
波整流方式の方が２倍となる。また、それぞれの方式の
電流波形を比較すると、図４の様になる。２４が基準線
であり、２５が従来の整流回路での発生電流、２６は本
発明実施例での発生電流、２７は従来の整流回路での電
圧ドロップによるロス分であり、２８は本発明実施例に
よる整流回路での電圧ドロップによるロス分である。蓄
電手段に蓄えられる電荷量は従来は２５と２７とに包ま
れた面積分であり本発明実施例によるものは２６と２８
とに包まれた面積分である。この面積比較ではほとんど
差はなく蓄電性能は同等である。従来の全波整流に比べ
半波整流にしても蓄電性能に差のない理由を次に述べ
る。半波整流でカットされている期間（図４では２９に
示す）はコイル１に電流が流れず、したがってローター
１７に加わるブレーキトルクが小さい為回転錘の動きが
速くなる。すなわち２９の期間のエネルギーは回転錘の
運動エネルギーとして蓄えられ発電時に開放される。し
たがって２５に比べ２６のピーク値も大になっているの
である。又整流ロスもダイオード２コが１コになり半分
となる事も有利に働いている。この結果半波整流にした
にもかかわらずこの発電及び蓄電性能は全波整流に比べ
悪くならないのである。 【００２０】次にリミッター回路の構成を図５に示す。
図５Ａが本発明実施例によるリミッター回路であり、図
５Ｂは従来より用いられているー般的なリミッター回路
である。４はリミッター作動時に電流をバイパスさせる
ためのリミッタ一Ｔr で、ＰchＭＯＳＦＥＴより成る。
これは、時計用ＩＣは低消費電力を必要条件としてお
り、そのため、ＣーＭＯＳプロセスを用いていることに
よる。すなわち、リミッターＴr はＩＣ内に構成されて
いて、ＭＯＳＦＥＴとなる訳だが、ＩＣ外に外付の素子
を設けるより、スペース効率、コスト面で有利となる。
従来のリミッターＴr4をキャパシター３と並列に接続す
る方式では、リミッターＴr4がオンした時に点線３０の
経路でキャパシター３の電荷が放電してしまう。リミッ
ターの目的はキャパシター３の過充電を防止するための
ものであり、従来例においては、キャパシター３の余分
な電荷を放出するのだから、これで良いように思われる
が、リミッターＴr4がオンになりっ放しだと、必要以上
に電荷を放電してしまう。それを、避けるには常時キャ
パシター３の電圧値をモニターして、ＶLim 以下にＶSC
がなったら、ただちにリミッターＴr4をオフにする必要
がある。しかし、常時電圧検出回路を作動させると、基
準電圧作成回路、コンパレーター回路により、大きく消
費電流が増大してしまう。また、従来例の欠点として更
に、リミッターＴr4がオンした時は、直接キャパシター
３の高電圧がかかり、リミッターＴr4には大電流が流れ
ることになる。Ｔr4の破壊を防ぐには、極めて大きなＴ
r サイズとしなければならず、ＩＣサイズの増大につな
がり、コスト面で不利となる。以上の問題を解決するた
めに、本発明実施例によるリミッター回路は、逆流防止
ダイオード５を付加して、図５Ａの構成とした。これに
よるとリミッターＴr4がオンしても、整流ダイオード２
のため、キャパシター３の電荷が放電することが無い。
そのため、ＶSCがＶLim になった後も、ＶSCの変動は、
時計体の電荷消費分だけとなるため、ゆるやかな減少カ
ーブとなり、常時、ＶSC検出回路６を作動させる必要か
無い。すなわちＶSC検出回路６はサンプリング的に間欠
駆動するのみで良く、消費電流の増大分を最小限に押え
ることができる。また、Ｔr4に大電流が流れることがな
く、必要以上にＴr サイズを大きくする必要もない。こ
こで、点線３１は、リミッターによるバイパス電流の向
きであり、ＶSCがＶLim に達したなら、以後、発電によ
る供給電流をカットしてやれば良いのである。５２は、
リミッターＴr のサブストレート、ドレイン間にできる
寄生ダイオードであり、仮に逆流防止ダイオード５が無
いとすると、リミッターＴr4がオフの時でも、発電時に
は点線３１と逆向きの電流が流れてしまう。そうする
と、整流回路の項でも述べたが発電機のプレーキトルク
が増大して、発電効率が落ちてしまう。それを防止する
ためのダイオードであり、この逆流防止ダイオード５を
付加して、リミッタ一Ｔr4の結線位置を変えただけで、
電圧検出回路の間欠作動による低消費電力化、リミッタ
ーＴr4の小サイズ化、発電性能の確保等の効果を達成し
ている。 【００２１】また、本発明実施例によるリミッター回路
の構成はスイッチング素子にバイポーラＴr を用いた場
合も有効となる。図６にスイッチング素子にバイポーラ
Ｔrを用い、逆流防止回路が無いときのリミッター回路
を示す。図６ＡはバイポーラＴr にＰＮＰ型、図６Ｂは
バイポーラＴr にＮＰＮ型を用いたものである。まず図
６Ａにおいては、ＰＮＰ型Ｔr ４４がオフの時でも、そ
のコレクタ・ベース間に形成されるダイオード４４ｂと
スイッチング制御回路４５を通して、逆方向電流４６
（点線）が流れてしまう。ここでスイッチング制御回路
４５はＰＮＰ型Ｔr ４４をオフに制御するために、ＰＮ
Ｐ型Ｔr ４４のべースを高電位側のレベル（ＰＮＰ型Ｔ
r ４４のエミッタと同電位）にしている。したがって、
スイッチング制御回路４５に点線４６の電流を流すこと
を可能とする何らかの電流経路が存在していることにな
る。この様にして図６Ａには逆方向電流４６が流れてし
まい、また図６Ｂも同様にして、ＮＰＮ型Ｔr ４７のべ
ース・コレクタ間に形成されるダイオード４７ａとスイ
ッチング制御回路４８とを電流経路として逆方向電流４
９（点線）が流れてしまう。そこで、本発明の別の実施
例である図７によれば、バイポーラＴr ４４もしくは４
７と直列に逆流防止ダイオード５を構成することによ
り、逆流電流をカットして発電性能を低下させることな
くリミッター回路を構成することが可能となる。 【００２２】また、本発明実施例のリミッター回路構成
は、ダイオードブリッジを用いた全波整流回路にも有劾
であり、その実施例は図８に示している。発電コイル１
に発生した誘起電圧が、図８のごとくコイル１の下側の
電位が高い時は、正常時は点線５０の電流経路をとる。
ここで仮に逆流防止ダイオード５が無かったとすると、
リミッターＴr ４がオフでも寄生ダイオード５２を通っ
て、点線５１の電流経路をとってしまい、全波整流の片
側しかキャパシター３には充電されず、充電性能は半減
してしまう。従って本発明の逆流防止ダイオード５を付
加することは、全波整流回路にも有効となる訳である。 【００２３】次に図９を用いて、多段昇圧の具体例を示
す。横軸は時間をとってあり、縦軸はキャパシター３の
電圧ＶSC（点線）と、補助コンデンサー１０の電圧ＶSS
（実線）とをそれぞれ示している。また、前述のＶON，
Ｖup，Ｖdown，ＶLim はそれぞれ、以下の様に設定して
ある。 【００２４】ＶON＝０．４Ｖ Ｖup＝１．２Ｖ Ｖdowm＝２．０Ｖ ＶLim ＝２．３Ｖ ここでｔ0 〜ｔ6 までの区間は主に発電機 が稼動して
いる状態で充電期間となり、ｔ6 以後は発電されていな
い状態を想定しており放電期間となる。なお、図９にお
いては充電期間も放電期間も同様な時間スケールで書い
ているが、実際は充電期間は数分のオーダーであり、放
電期間は数日のオーダーとなる。ｔ0 〜ｔ1 及びｔ10以
降は即スタート状態であり後述する。ＶSCが増加してい
きＶSCが０．４Ｖを越えたｔ1 から３倍昇圧状態とな
り、ＶＳＳにはＶＳＣ×３の電圧が充電される。さらに
充電されるとｔ2 においてＶSSは２．０Ｖに達する。そ
こで、昇圧倍率は１段落ちて２倍昇圧となる。以後、さ
らに充電が進むと、ｔ3 ，ｔ4 においてそれぞれＶSSが
２．０Ｖに達し、ＶSSが２．０Ｖになったことにより昇
圧倍率を１段下げていくことになる。すなわち、ｔ1 〜
ｔ2 は３倍昇圧、ｔ2〜ｔ3 は２倍昇圧、ｔ3 〜ｔ4 は
１．５倍昇圧、ｔ4 〜ｔ7 は１倍昇圧となる。なお、１
倍昇圧時は、ＶSC＝ＶSSとなって電圧上昇していくこと
になるが、この時はＶSSが２．０Ｖに達しても、昇圧倍
率は変化させない。さらに電圧が上昇してＶSC＝ＶSS＝
２．３Ｖとなるｔ5 〜ｔ6 においては、リミッターＴr4
をオンとして、２．３Ｖ以上に電圧上昇しない様にして
いる。次にｔ6 以降の放電期間においては、１．２Ｖが
昇圧倍率の切換点となる。すなわち、電圧が下降してい
き、ＶSS＝１．２Ｖになると昇圧倍率を１段上げて１．
５倍昇圧とする。以後、ＶSSが１．２Ｖを割るごとに昇
圧倍率は１段上がっていくことになる。よって、ｔ7 〜
ｔ8 は１．５倍昇圧、ｔ8 〜ｔ9 は２倍昇圧、ｔ9 〜ｔ
10は３倍昇圧となる。この様な昇圧システムを採用する
ことにより、時計の駆動電源であるＶSSは、ＶSC≧０．
４Ｖの条件においては、常に１．２Ｖ以上を確保でき、
時計の動作時間を長くすることに成功した。なお、Ｖup
（１．２Ｖ）は回路、指針用ステッピングモーターの動
作最低電圧に設定してあり仮に昇圧が無くＶSCを駆動電
圧とするシステムであったなら、ＶSC＝１．２Ｖ以上、
すなわちｔ11 〜ｔ7 までの期間しか時計は動かず、充
電期間においては、時計の動き出すまでの時間が長く、
放電期間においては、時計の止まるまでの時間が短くな
ってしまい、使用者にとって好ましくない時計となって
しまう。なおＶON（０．４Ｖ）は３倍昇圧に起動がかか
る電圧Ｂであるため、ＶON×３≧Ｖupなる条件に設定す
るのは、明白である。また、ＶLim （２．３Ｖ）は、本
実施例に使用したキャパシター３の耐圧が２．４Ｖであ
ったことより、余裕をとり、２．３Ｖに設定してある。 【００２５】ここで、昇圧倍率の切換はＶSSとＶup，Ｖ
downの比較によって行っているが、これには以下の効果
がある。本発明実施例において昇圧倍率の切換に寄与す
る検出電圧は３コあり、即スタート←→３倍昇圧のＶO
N、それと上述のＶup，Ｖdowmであるが、昇圧倍率の切
換をＶSCの電圧検出により行うシステムとすると、４コ
の検出電圧が必要となる。すなわち即スタート←→３倍
昇圧、３倍昇圧←→２倍昇圧、２倍昇圧←→１．５倍昇
圧、１．５倍昇圧←→１倍昇圧の４ケ所の切換点に検出
電圧を設定しなけばなならない。常にＶSCを昇圧したＶ
SSがＶup（１．２Ｖ）以上を確保するためには、以下の
様に検出電圧を設ける必要がある。 【００２６】 即スタート←→３倍昇圧 ・・・０．４Ｖ ３倍昇圧 ←→２倍昇圧 ・・・０．６Ｖ ２倍昇圧 ←→１．５倍昇圧・・・０．８Ｖ １．５倍昇圧←→１倍昇圧 ・・・１．２Ｖ この様に、本発明実施例においては、検出電圧を１コ減
らすことができ、ＩＣのチップ面積を減らすことができ
る。さらに、時計体の動作最低電圧が設計上もしくは工
程上の理由によって変更があった時も、本発明実施例で
は、ＶON（０．４Ｖ），Ｖup（１．２Ｖ）の２コの検出
電圧値の変更で済むが、ＶSC検出により昇圧切換を行う
システムでは４コの検出電圧を変更する必要がある。す
なわち、ＩＣより検出電圧の調整端子を出して検出電圧
の調整を行おうとすると、たくさんの調整端子を必要と
するが、本発明実施例によると調整端子の数を少なくす
ることができ、ＩＣのチップ面積の増大を防ぐことがで
きる。更に本発明は４値の多段昇圧回路であるが、昇圧
コンデンサー８．９を２コに対して３コに増やすと８値
の昇圧倍率を設定できる。すなわち、１倍、１¹／₃倍、
１．５倍、１²／₃ 倍、２倍、２．５倍、３倍、４倍の
８値であり、ＶSC検出による昇圧倍率切換システムは、
上記の全てに検出電圧を設ける必要があるが、本発明実
施例においては、検出電圧はそのままで良い。この様に
本発明実施例によると簡単に昇圧回路のシステムｕｐが
できることになる。 【００２７】次に多段昇圧回路７の具体的構成を図１０
に示す。Ｔr１〜Ｔr7はコンデンサーつなぎかえ用のＦ
ＥＴであり、このＦＥＴのオン／オフをｌＫＨZ の昇圧
クロックで制御している。３２の破線ブロックは公知の
アップダウンカウンターであり、その２ｂｉｔ出力であ
るＳA ，ＳB の組合わせにより、４値の昇圧倍率を保持
している。図１１にＳA ，ＳB と昇圧倍率の関係を示し
てある。アップダウンカウンター３２に入力されるＭup
は、ＶSS検出回路１１より出力される信号で、ＶSSがＶ
up（１．２Ｖ）を下った時に出力されるクロックパルス
となり「０」がアクティブである。同様に、ＭdownはＶ
SSがＶdown（２．０Ｖ）を越えた時に出力されるクロッ
クパルスである。この様に、ＶSS検出回路１１の出力に
よって、昇圧倍率の切換を行っている。以後、ロジック
信号の説明には「０」，「１」の表現を使用し、「０」
とは補助コンデンサー１０の−側（ＶSS側）であり、
「１」とは補助コンデンサー１０の＋側（ＶDD側）のこ
とを示す。３３は昇圧基準信号作成回路で、分周器より
出力される標準信号φ１Ｋ，φ２ＫＭより、昇圧基準信
号となるＣＬｌ，ＣＬ２を出力している。３４はスイッ
チング制御回路で、上記ＣＬ１，ＣＬ２を出力してい
る。３４はスイッチング制御回路で、上記ＣＬ１，ＣＬ
２とＳA ，ＳB よりデコードされた信号を出力し、Ｔr1
一Ｔr7のスイッチングを制御している。以上の回路動作
を各昇圧倍率ごとにタイミングチャートで示したのが、
図１２であり、各昇圧倍率ごとにコンデンサー接続等価
図で示したのが図１３である。図１２においては、Ｔrn
が１になった時にＴrnがオンすることを意味している。
図１２（Ａ）は１倍昇圧時のスイッチング制御信号であ
り、Ｔr1,3,4,5,7が常時オンしている。この時コンデン
サー等価回路は図１３（Ａ）のごとくなり、３，８，
９，１０の全てのコンデンサーが並列に接続され、キャ
パシター３の電圧ＶSCと補助コンデンサー１０の電圧Ｖ
SSが等しくなる。図１２（Ｂ）には、１．５倍昇圧時の
スイッチング制御信号を示し、（イ）の区間ではＴr1,
3,6がオンし、（ロ）の区間ではＴr2,4,5,7がオンす
る。図１３（Ｂ）が１．５倍昇圧時のコンデンサー等価
回路で（イ）の区間では、昇圧コンデンサー８，９にそ
れぞれ０．５×ＶSCが充電され、（ロ）の区間ではＶSC
と０．５×ＶSCの和である１．５×ＶSCが補助コンデン
サー１０に充電される。同様に、図１２及び図１３の
（Ｃ）は、２倍昇圧時で、（イ）の区間ではＴr1,3,5,7
がオンし、（ロ）の区間ではＴr2,4,5,7がオンし、その
結果補助コンデンサ一１０には２×ＶSCが充電される。
また（Ｄ）は、３倍昇圧時で、（イ）の区間はＴrI,3,
5,7がオンし、（ロ）の区間はＴr2,4,6がオンし、その
結果補助コンデンサー１０には３×ＶSCが充電される。 【００２８】図１０における信号“ＯＦＦ”は、ＶSC≦
ＶON（０．４Ｖ）なる条件、すなわち即スタート状態の
時は１となり、その時は昇圧基準信号作成回路３３の出
力を止めて、Ｔr1〜7の全てがオフになる様にして、昇
圧を行わない。また、アップダウンカウンター３２の出
力ＳA ，ＳB を共に１に初期設定しておき、即スタート
解除時は３倍昇圧からスタートする様にしている。 【００２９】図１４はＶSS検出回路の具体例である。Ｓ
Ｐ1.2，ＳＰ2.0 はサンプリング信号であり「１」のと
き回路が作動し、「０」のとき電流を消費しないように
回路状態を固定する。破線内３５は公知の定電圧回路で
あり、その出力電圧をＶREGと表わしている。３６はＶS
S検出用の抵抗であり、３７は基準電圧作成用の抵抗で
ある。それぞれ中間タップは、 ＶSS＝１．２Ｖの時は、ＶM ＝ＶREG ー（ｒ１／ｒ１＋
ｒ２十ｒ３） ＶSS＝２．０Ｖの時、ＶM ＝ＶREG（ ｒ１＋ｒ２／ ｒ
１十ｒ２＋ｒ３） となる様に設定されている。３８はトランスミッション
ゲートであり、ＶSSの１．２Ｖを検出するときと、２．
０Ｖを検出するときとで検出電圧を切り換えている。３
９はコンパレータでこれによって、ＶSSと検出電圧の上
下関係を比較している。４０はマスターラッチでＲ1.2
の立ち上がりによりコンパレータ３９出力をラッチして
いる。同様に４１もマスターラッチでＲ2.0 によって、
コンパレータ３９出力をラッチしている。４２は公知の
微分回路であり、マスターラッチ４０，４１の内容が変
化した時に、ＭupもしくはＭdownのクロックパルスを出
力し、図１０におけるアップダウンカウンター３２の内
容を変えている。φ８，φ６４，φ１２８は分周器より
出力される基準信号であり、φ８は次のサンプリング時
のために、マスターラッチ４０，４１及び微分回路４２
を初期化するためにある。図１５に、タイミングチャー
トを示し、以上の動作を説明する。前半はＶSS＞２．０
Ｖのときのチャートで、後半はＶSS＜１．２Ｖのときの
チャートである。Ｒ2.0 ，ＳＰ2.0，Ｒ1.2 ，ＳＰ1.2
は後述のサンプリング信号生成回路より２秒に１回出力
される。ＶSS＞２．０ＶのときはＭdownを出力して昇圧
倍率を１段下げ、ＶSS＜１．２ＶのときはＭupを出力し
て昇圧倍率を１段上げる様に出力する。 【００３０】次に即スタート回路の説明をする。その目
的はＶSCが０．４Ｖ以下から０．４Ｖ以上になる遷移点
において、スムーズかつ確実に昇圧動作に移行できるた
めにある。上記遷移点において昇圧はスタートする必要
があるが、昇圧がスタートするためには、発振回路が発
振していて、回路が動作している必要がある。しかし、
遷移点での電圧は０．４Ｖと低く、遷移点にいたるまで
は当然昇圧もされてないことから、回路は動作しようが
ない。また、遷移点を回路動作可能電圧に設定したので
あれば、昇圧システムを導入した意味が無くなる。以上
の問題点を解決するために、即スタート回路は、遷移点
において、昇圧回路とは別の方式でＶSS電圧を高電圧に
することを可能とした。その具体的回路構成は図１６に
示す。ＶSC検出回路６によって、ＶSC＜ＶON（０．４
Ｖ）であることが検出されたなら、“ｏｆｆ”信号は１
となりショート用Ｔr15 はオフとなる。またｏｆｆ信号
により図１０における昇圧回路の初期設定を行うととも
に、Ｔr1〜Ｔr7を全てオフにする。この状態で発電機が
稼動すると、充電電流ｉがキャパシター３に流れること
になるが、その時、直列抵抗１６にはその抵抗値×ｉ＝
ｖの電圧降下分が生ずる。すなわちｉが流れている時に
限って、ｖ＋ＶSCの電圧が補助コンデンサー１０の両端
にかかる。また即スタート時にＴr3，Ｔr4はオフである
が、その寄生ダイオード４３により、先のｖ＋ＶSCの電
圧を補助コンデンサー１０に充電することが可能とな
る。また補助コンデンサー１０は平滑コンデンサーの役
割もはたし、以後、補助コンデンサー１０にｖ＋ＶSCが
充電されたなら、回路動作は可能となる。直列抵抗１６
の抵抗値は、その抵抗値×ｉ＝ｖがＶON（０．４Ｖ）以
上になるように設定すれば良い。また“ｏｆｆ”信号は
発振が停止していて、回路が作動していない時も「１」
になる様に回路上設定されており、即スタート回路の起
動に関しては問題が無い。さらにＶSCがＶONを越えて昇
圧動作に入った場合は、ショート用Ｔr15 をオンにし
て、発電コイル１、整流ダイオード２、キャパシター３
より構成される充電経路内に余分なインピーダンス分が
つかないようにして、充電効率を高めている。またＶSC
が上昇していき遷移点を越えるということは、当然発電
機も稼動して充電電流が流れていることになるので、即
スタートの動作すなわち遷移点においてＶSSを高電圧化
することが可能となる。したがって、本発明実施例によ
り遷移点においては回路系が動作しており、スムーズか
つ確実に昇圧動作に移行することか可能となった。ま
た、本発明実施例の即スタート回路は発電機が稼動して
いる時は、確実に時計が動作するため、キャパシター電
圧が０．４Ｖ以下でも、簡単に時計動作をモニターでき
る。すなわち、工場出荷時の動作チェック、店頭での販
売ＰＲに大いに効果を発揮する。 【００３１】図１７は、本発明実施例において４種類の
電圧検出を行うための、サンプリング信号生成回路であ
る。４種類の電圧検出とは、ＶSS検出回路１１における
Ｖup，Ｖdown検出とＶSC検出回路６におけるＶON，ＶLi
m 検出のことを言う。φ２５６Ｍ，φ1/2，φ６４，φ
１２８Ｍ，φ１６，φ３２はそれぞれ分周器より出力さ
れる基準信号で、これらをデコードすることにより、各
サンプリングパルスを生成している。Ｒ2.0 ，Ｒ1.2 ，
ＲLIM ，Ｒ0.4 は各コンパレータのラッチ取り込み信号
で、ＳＰ2.0 ，ＳＰI.2 ，ＳＰLIM ，ＳＰ0.4 は各検出
回路を動作させるための信号である。図１８に、その生
成過程を示すタイムチャートを示す。ここで、サンプリ
ングパルスの順番、特にＶSSがＶdown（２．０Ｖ）に達
したときに、昇圧倍率を１段下げるための検出サンプリ
ング信号ＳＰ2.0 と、ＶSCがＶON（０．４Ｖ）に達した
ときに、昇圧動作に入るための検出サンプリング信号Ｓ
Ｐ0.4 を本実施例の様な順番に設定したことにより、大
きな効果が得られる。図１９（Ａ）には本発明実施例の
サンプリングパルス順番の動作を示し、図１９（Ｂ）は
サンプリングパルス順番を逆にした場合の動作を示す。
まず、図１９（Ｂ）において、ＳＰ0.4aが出力されるま
では、ＶSCはＶON（０．４Ｖ）より低く即スタート状態
であったことと想定する。そして、ＳＰ0.4aの出力時に
は、ＶSC≧ＶONになっていて、即スタートが解除されて
３倍昇圧状態に移行したとする。この時ＶSSは即スター
ト状態の電圧から１．２Ｖ（０．４Ｖ×３）に降下する
訳だが、瞬間的に降下することなしに、ある時定数をも
って降下する。この時、即スタート時には十分ＶSS電圧
が高レベル（ＶSS＞２．０Ｖ）にあった時は、以下の問
題が発生する。すなわちＰ１においてＶSSは１．２Ｖに
降下開始し、Ｐ２においてたて続けにＳＰ2.0aが出力さ
れた時に、まだＶSS＞２，０Ｖの状態にあったなら、本
来即スタート解除時は３倍昇圧状態であったにもかかわ
らず、２倍昇圧状態になってしまう。すると、ＶSSは、
０．４Ｖ×２＝０．８Ｖまで低下し、回路動作電圧下限
を下まわり、回路は停止してしまう。したがって、ＶSC
が０．６Ｖに充電されるまでは、正常な昇圧動作に移行
できず、時計充電時の止まっている状態から動き始めま
での時間が長びいてしまい、使い勝手の悪い物となって
しまう。前述にてＶSC＝０．６Ｖとしたのは、仮に即ス
タート解除時に２倍昇圧になってしまっても、ＶSS＝２
×０．６Ｖ＝１．２Ｖとなり、回路動作は確保できるか
らである。そこで、図１９（Ａ）における本実施例にお
いては、以下の様にして上記問題点を解決している。そ
れによると、ＳＰ2.0 とＳＰ0.4 の順番を１９図（Ｂ）
とは逆にして、ＳＰ0.4 が出力されているから、次のＳ
Ｐ2.0 出力時までの期間を長くとっている。本発明によ
れば、その期間は２−０．０４７＝１．９５３sec であ
り、図１９（Ｂ）においては、０．０４７sec となる。
まず、ＳＰ2.0aが出力された時はまだ即スタート状態で
あり昇圧倍率切換とは関係なく、次に、ＳＰ0.4aが出力
されると、即スタート解除し３倍昇圧状態に移行して、
Ｐ１におけるＶSSは１．２Ｖに向かって降下し始める。
ここでＳＰ0.4aからＳＰ2.0bまでの期間が１．９５３se
c と十分に長いため、ＳＰ2.0bか出力される Ｐ２点に
おいてのＶSSは、２．０Ｖより下まわっていることにな
る。すなわち、ＳＰ2.0b出力時は、検出が行われず、昇
圧倍率は３倍の状態を保持できることになる。具体的に
はＳＰ0.4 から次のＳＰ2.0 までの期間は以下の様に設
定すれば良い。すなわち、 ｛（ｉ×ｒ＋ＶON）−ＶON×Ｎ｝ｅ×Ｐ（−Ｔ／ＣＲ）
＋ＶON×Ｎ＜Ｖdown より求まるＴ（sec ）より長い期間を設定すれば良い。
ここでそれぞれの記号には以下の意味がある。 【００３２】ｉ：交流発電機より得られる最大電流値 ｒ：直列抵抗１６とキャパシター３の内部抵抗の和 ＶON：０．４Ｖ Ｎ：昇圧倍率（本実施例ではＮ＝３） Ｃ＝補助コンデンサー１０の容量値 Ｒ：多段昇圧回路７内のスイッチングＴr の等価抵抗値 Ｖdown：２．０Ｖ 上式は、即スタート解除時にはＶSSがｉ×ｒ＋ＶONまで
充電されており、その電圧より時定数ＣＲをもってＶON
×Ｎ（１．２Ｖ）まで降下することを意味しており、即
スタート解除時からＴ（sec ）後のＶSS電圧がＶdown
（２．０Ｖ）より低いことを条件とした式である。 【００３３】このように、本発明実施例によると、サン
プリングパルスＳＰ2.0 とＳＰ0.4の出力タイミングを
調整しただけで、確実に即スタート状態から昇圧動作に
移行できるようになった。ロジック的には、図１４のサ
ンプリング信号生成回路のデコード条件を調整するだけ
であり、何ら追加はない。このことにより、昇圧回路を
導入した目的であるところの、キャパシタ電圧ＶSCが
０．４Ｖ以上あれば、発電機が稼動していなくても、時
計動作が可能となる点を保証できることになった。 【００３４】 【発明の効果】以上述べたごとく、本発明によると、時
計回路が一旦駆動状態になればクロックパルスが出力さ
れて昇圧回路が駆動状態になることから、発電装置が例
え低い起電力で発電したとしてもその発電に基づいて得
られる電圧は昇圧回路によって昇圧され２次電源に蓄積
されることとなり、よって２次電源はより長期にわたっ
て時計回路を駆動することができる。この場合、電圧検
出回路は、２次電源の電圧を複数の電圧基準に基づいて
細密に検出することから、昇圧回路は、この細密な電圧
検出結果に基づいて上記昇圧を行うことができ、やはり
細密な、即ち多段の昇圧を行うことができる。従って、
前記２次電源の電圧に応じて昇圧倍率を可変することが
でき、発電機の起電力を効率よく２次電源に蓄えること
ができる。その際、前記電圧検出回路が２次電源の電圧
を前記複数の電圧基準に基づいて検出するための複数の
サンプリング信号を出力するサンプリング信号生成回路
を設けているので、電圧検出回路が、前記複数のサンプ
リング信号により２次電源の電圧検出を前記複数の電圧
基準に基づいて検出することを可能としているものであ
り、且つ容易で確実に行うことができる。同時に、電圧
検出回路が、前記サンプリング信号生成回路から出力さ
れるサンプリング信号により間欠的に動作するので、電
圧検出回路が常時駆動することがなく、従ってその消費
電力の低減を実現している。このように、サンプリング
信号生成回路は、電圧検出回路に対して２次電源の電圧
を複数の電圧基準に基づいて検出することを可能とし、
しかも電圧検出回路を間欠駆動するものであって、サン
プリング信号を多目的に用いることになる。さらに、時
計回路の分周回路から出力されるクロックパルスは、昇
圧回路とサンプリング信号生成回路および電圧検出回路
を駆動するために用いられており、昇圧回路とサンプリ
ング信号生成回路および電圧検出回路に対し、タイミン
グが狂うことなく且つ各々最適なクロックパルスを、分
周回路から容易に作り出すことができる。このため、分
周回路によって各々最適な状態で確実に駆動制御するこ
とができる。

【図面の簡単な説明】 【図１】本発明実施例の発電電子腕時計の全体回路図。 【図２】交流発電機の原理図。 【図３】（Ａ）は半波整流回路図、（Ｂ）は全波整流回
路図。 【図４】発電電流を示す図。 【図５】（Ａ）は本発明実施例のリミッター回路と整流
回路を示す回路図、（Ｂ）は従来のリミッター回路と整
流回路を示す回路図。 【図６】（Ａ）はＰＮＰ型Ｔr を用いた従来のリミッタ
ー回路、（Ｂ）はＮＰＮ型Ｔr を用いた従来のリミッタ
ー回路。 【図７】（Ａ）はＰＮＰ型Ｔr を用いた本発明のリミッ
ター回路、（Ｂ）はＮＰＮ型Ｔr を用いた本発明実施例
のリミッター回路。 【図８】全波整流回路においての本発朋実施例のリッミ
ッター図路。 【図９】昇圧動作概念図。 【図１０】多段昇圧回路の詳細回路図。 【図１１】昇圧倍率の回路記憶方法を表す図。 【図１２】多段昇圧回路のタイムチャート。 【図１３】多段昇圧回路のコンデンサ接続等価回路図。 【図１４】補助コンデンサー電圧検出回路の詳細回路
図。 【図１５】図１４における回路図のタイムチャート。 【図１６】即スタート回路の詳細回路図。 【図１７】電圧検出用のサンプリング信号生成回路図。 【図１８】サンプリング信号生成回路のタイムチャー
ト。 【図１９】即スタート解除時の補助コンデンサー電圧の
推移を示した概念図。 【符号の説明】 １・・・発電コイル ２・・・整流ダイオード ３・・・高容量キャパシター ４・・・リミッター ５・・・逆流防止ダイオード ６・・・ＶSC検出回路 ７・・・多段昇圧回路 ８，９・・・昇圧コンデンサー １０・・・補助コンデンサー １１・・・ＶSS検出回路 １２・・・時計回路 １３・・・水晶振動子 １４・・・モーター用コイル １７・・・ローター １８・・・ステーター

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 発電装置と、前記発電装置の発電に基づ
   いて得られる入力電圧を昇圧する昇圧回路と、前記昇圧
   回路により得られる昇圧電力を蓄積する２次電源と、前
   記２次電源の電圧を複数の電圧基準に基づいて検出しそ
   の検出結果を前記昇圧回路の昇圧制御に用いられる様に
   出力する電圧検出回路と、前記電圧検出回路が前記２次
   電源の電圧を複数の電圧基準に基づいて検出するための
   複数のサンプリング信号を間欠的に出力するサンプリン
   グ信号生成回路と、前記昇圧回路と前記電圧検出回路お
   よび前記サンプリング信号生成回路の駆動用のクロック
   パルスを出力する分周回路および発振回路とを備え前記
   ２次電源により駆動される時計回路と、を有することを
   特徴とする発電装置付電子時計。