JP2870516B2

JP2870516B2 - 発電装置付電子時計

Info

Publication number: JP2870516B2
Application number: JP9000101A
Authority: JP
Inventors: 求早川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1988-01-25
Filing date: 1997-01-06
Publication date: 1999-03-17
Anticipated expiration: 2014-03-17
Also published as: JPH09171086A; JP2940546B2; JPH116884A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電磁誘導により
コイルに交流起電力を発生させうる交流発電装置を有
し、発電電力を２次電源に充電して、２次電源の出力に
より時計回路を作動する時計の具体的回路構成に関す
る。

【０００２】

【従来の技術】従来から電池を用いた腕時計にあって
は、電池寿命を長くすることが大きな課題であった。し
かし小型な腕時計に用いられる電池の大きさには自ずと
限界があった。これらを解決するための１つの手段とし
て実現されているのが、米国特許４６５３９３１号に示
されるように太陽電池を文字板上等表示面に設け、太陽
電池によって二次電池あるは充電用コンデンサを充電
し、該二次電池あるいはコンデンサの出力によって時計
回路を駆動する電子腕時計である。しかしこの構成では
黒色もしくは青色の太陽電池が文字板上に配置されるた
めデザイン的な限定を与えることになり、デザインを売
りものとする電子時計として好ましいものではなかっ
た。

【０００３】更に他の手段として時計内に交流発電機を
設け、その発電電力によって時計回路を駆動する方式も
あった。しかし交流起電力の場合、整流回路が必要とな
る。その整流回路は４ケのダイオードを用いたダイオー
ドブリッジによる全波整流が一番効率が良いとされてい
たが、小さな腕時計内スぺースにダイオード４ケを入れ
るのは困難であった。また、発電機が稼動していない時
にも時刻を狂わせないで、時計回路を動かし続けるため
には、発電電力を２次電池、もしくはキャパシターに充
電して、その出力によって常時、時計回路を駆動してい
る必要がある。しかし時計回路の動作電圧範囲には限界
があり、２次電源（以後、２次電池、もしくはキャパシ
ターの総称として使用する。）の電圧が、回路の動作電
圧範囲下限以上に充電されないと、時計は動かなかっ
た。また、２次電源の充電時間を早めるために、２次電
源容量を小さくすると、上記問題はある程度解決される
のだが、そうした場合、逆に、発電機の稼動していない
時の、電圧降下時間が早まるという問題も生じてしま
う。

【０００４】

【発明が解決しようとする課題】そこで本発明は、デザ
イン的に美観を損なわれることのない交流発電機を使用
した充電式時計の、上記回路的問題点を解決するもの
で、整流回路は最低限の構成として、２次電源の全電圧
範囲において、動作する発電装置付電子時計を提供す
る。

【０００５】

【課題を解決するための手段】即ち本発明は、少なくと
もロータ、ステータ、前記ロータの回転に応じた誘起交
流電力を発生するコイルを具備し前記ロータを回転せし
める機構を有する機械エネルギーを電気エネルギーに変
換する発電装置、前記コイルに誘起した交流起電力を整
流する整流回路、前記整流回路により整流された電力を
蓄える充電可能な２次電源、前記２次電源の過充電を防
止する過充電防止回路、前記２次電源の電圧を昇圧する
昇圧回路を有する発電装置付電子時計において、前記整
流回路は前記コイルと前記２次電源の間に直列に接続さ
れた第１のダイオードＡを有して構成され、前記過充電
防止回路はスイッチング素子とそれに直列接続された第
２のダイオードＢとを有して前記コイルに並列接続され
ており、その場合前記ダイオードＡと前記ダイオードＢ
のカソード側はそれぞれ前記コイルの一方の端末Ａに接
続され、前記ダイオードＢのアノード側に接続される前
記スイッチング素子の他端側と前記ダイオードＡのアノ
ード側に接続される前記２次電源の他端側はそれぞれ前
記コイルの他方の端末Ｂに接続されており、更に前記昇
圧回路みより昇圧された電圧が充電される補助コンデン
サー、前記ダイオードＡのアノード側に接続される前記
２次電源の他端側と前記コイルの他方の端末Ｂとの間に
直列挿入された負荷抵抗とを有し、前記２次電源の電圧
が低レべルであり、前記昇圧回路の動作が停止している
とき、かつ前記２次電源に前記発電装置の充電電流が流
れたときに、前記負荷抵抗に発生した電圧と前記２次電
源の電圧の和を前記補助コンデンサーに充電する充電制
御回路を設けたことを特徴とする発電装置付電子時計で
ある。

【０００６】又、本発明は、前記２次電源の電圧と所定
の電圧ＶONとを比較検出する第１電圧検出回路を有し、
前記第１電圧検出回路の検出結果により前記負荷抵抗の
抵抗値を可変することのできる抵抗値可変回路を設けた
ことを特徴とする発電装置付電子時計である。

【０００７】更に本発明は、前記抵抗値可変回路は前記
負荷抵抗に並列接続されたショート用スイッチング素子
で、前記第１電圧検出回路により前記２次電源の電圧が
ＶONより低いことが検出されたときは、前記ショート用
スイッチング素子をオフ状態にし、かつ前記昇圧回路の
動作を停止させ、前記２次電源の電圧がＶONより高いと
きは、前記スイッチング素子をオン状態にし、かつ前記
昇圧回路の動作をさせる制御を行う回路手段をもつこと
を特徴とする発電装置付電子時計である。

【０００８】更に本発明は、前記昇圧回路は昇圧倍率を
切換えることの可能な多段昇圧回路で、前記補助コンデ
ンサーの電圧と所定の電圧とを比較検出する第２電圧検
出回路を有し、前記第２電圧検出回路の検出結果によっ
て昇圧倍率の切換制御を行う回路手段をもつことを特徴
とする発電装置付電子時計である。

【０００９】

【００１０】

【００１１】

【００１２】

【００１３】

【発明の実施の形態】本発明をより詳細に記述するため
に、以下図面に従ってこれを説明する。

【００１４】図１は本発明の発電装置付電子腕時計の全
体回路図である。１は発電コイルで発電機による交流誘
起電圧がコイル両端に発生することになる。２は整流ダ
イオードで交流誘起電圧を半波整流していて、整流した
電力を高容量キャパシター３に充電している。４はキャ
パシター３の過充電防止用のリミッターＴr で、キャパ
シター３の電圧ＶSC（以後、キャパシター３の電圧値を
ＶSCと定義する。）が所定の電圧ＶLim に達した時にオ
ン状態となり発電コイル１に発生する電力をバイパスさ
せるためにある。リミッター設定電圧ＶLim は、回路系
で必要とする電圧の最大値以上であり、キャパシター３
の定格電圧以内の範囲に入るように設定されている。５
は逆流防止ダイオードで、後述するが、逆電流による電
磁ブレーキ増大のための発電効率の減少を防止してい
る。７は多段昇圧回路で、昇圧コンデンサー８，９、キ
ャパシター３、補助コンデンサー１０の接続状態を切り
換えることにより、キャパシター３の電荷を補助コンデ
ンサー１０に転送することにより昇圧を実現している。
また、多段昇圧回路７は３倍、２倍、１．５倍、１倍の
４種類の昇圧倍率を切換可能で、昇圧された電圧は補助
コンデンサー１０に充電される。この補助コンデンサー
１０の電圧ＶSS（以後、補助コンデンサー１０の電圧値
をＶSSと定義する。）により回路は動作する。この様な
多段昇圧回路７を採用することにより、回路系の動作電
圧値を最適化している。１１は補助コンデンサ一１０の
電圧を検出するＶSS検出回路で、リファレンス電圧に
は、Ｖup＜Ｖdown なる関係を持つ、ＶupとＶdownの２値があり、ＶSSがＶ
downを越えたなら、昇圧倍率を下げ、ＶSSがＶupを下ま
わったなら、昇圧倍率を上げる様に、多段昇圧回路７に
検出結果を出力している。１２は時計回路であり、３２
７６８ＨZ の原振を持つ水晶振動子１３を駆動する発振
回路、分周回路、モータ一用コイル１４を駆動するモー
ター駆動回路を含んでいて、電圧ＶSSで動作している。
モーター用コイル１４は指針回転用のステッピングモー
ターを駆動するためのものである。１５のショート用Ｔ
r と、１６の直列抵抗とで即スタート回路を構成してお
り、ＶSCが所定の電圧ＶONより低い時は、即タート動作
となる様になっているが、詳細は後述する。ＶSCが前述
のＶLim ，ＶONになったことを検出するのは、ＶSC検出
図路６である。前述のＶup，Ｖdownとの上下関係は、ＶON＜Ｖup＜Ｖdown＜ＶLim の様になっている。以上、回路の概略説明を行ってきた
が、以後は、各部の詳細な動作説明とその効果を記述す
る。

【００１５】まず、本実施例にて使用する交流発電機の
原理を図２を用いて説明する。

【００１６】１５は回転トルクを生じせしめる手段であ
り回転中心と重心とが偏心した回転錘より成る。この回
転手段１５の回転運動を増速輪列１６により増速し、発
電機構としてのローター１７を回転せしめる。ローター
１７は永久磁石１７ａを含み、ローター１７をかこむ様
にステーター１８が配置されている。コイル１は磁心１
９ａに巻かれており磁心１９ａとステーター１８とはネ
ジ２０により固着されている。このローター１７が回転
する事によりコイル１にはｅ＝Ｎ（ｄφ／ｄｔ）と表わされる起電力が生じｉ＝ｅ／（Ｒ²＋（ＷＬ）²）と表わされる電流
が生じる。

【００１７】Ｎ：コイルの巻数 φ：磁心２２ａを通る磁束数ｔ：時間Ｒ：コイルの抵抗Ｗ：ローター１７の回転速度Ｌ：コイルのインダクタンスこの起電力はほぼｓｉｎカーブを持つ交流である。又ロ
ーター１７とそれをかこむステーター１８の穴とが同心
円でありほぼ全周にわたりローター磁石をかこんでい
る。これによりローターのある場所に止まっていようと
する力（引力トルク）を最小にする事ができる。

【００１８】この様な交流発電機によって得られた交流
電圧を整流して、キャパシター３に充電する訳だが、本
発明では、よりダイオード構成の簡単な半波整流方式を
用いている。図２の発電機と半波整流方式を組み合わせ
たことによって、全波整流方式と同等の発電効率を得て
いる。以下にその理由を記す。

【００１９】図３Ａは半波整流回路であり、図３Ｂは従
来の全波整流回路である。１が発電コイル、３がキャパ
シター、２、２ａ〜ｄが、整流ダイオードである。図３
Ａの半波整流回路は充電ループ内において、ダイオード
が１個しか介在しないのに対して、図３Ｂの全波整流回
路は充電ループ内において、ダイオードが２個介在す
る。したがって、ダイオードによる電圧ドロップ分は全
波整流方式の方が２倍となる。また、それぞれの方式の
電流波形を比較すると、図４の様になる。２４が基準線
であり、２５が従来の整流回路での発生電流、２６は本
発明での発生電流、２７は従来の整流回路での電圧ドロ
ップによるロス分であり、２８は本発明による整流回路
での電圧ドロップによるロス分である。蓄電手段に蓄え
られる電荷量は従来は２５と２７とに包まれた面積分で
あり本発明によるものは２６と２８とに包まれた面積分
である。この面積比較ではほとんど差はなく蓄電性能は
同等である。従来の全波整流に比べ半波整流にしても蓄
電性能に差のない理由を次に述べる。半波整流でカット
されている期間（図４では２９に示す）はコイル１に電
流が流れず、したがってローター１７に加わるブレーキ
トルクが小さい為回転錘の動きが速くなる。すなわち２
９の期間のエネルギーは回転錘の運動エネルギーとして
蓄えられ発電時に開放される。したがって２５に比べ２
６のピーク値も大になっているのである。又整流ロスも
ダイオード２コが１コになり半分となる事も有利に働い
ている。この結果半波整流にしたにもかかわらずこの発
電及び蓄電性能は全波整流に比べ悪くならないのであ
る。

【００２０】次にリミッター回路の構成を図５に示す。
図５Ａが本発明によるリミッター回路であり、図５Ｂは
従来より用いられているー般的なリミッター回路であ
る。４はリミッター作動時に電流をバイパスさせるため
のリミッタ一Ｔr で、ＰchＭＯＳＦＥＴより成る。これ
は、時計用ＩＣは低消費Ｂ電力を必要条件としており、
そのため、ＣーＭＯＳプロセスを用いていることによ
る。すなわち、リミッターＴr はＩＣ内に構成されてい
て、ＭＯＳＦＥＴとなる訳だが、ＩＣ外に外付の素子を
設けるより、スべース効率、コスト面で有利となる。従
来のリミッターＴr4をキャパシター３と並列に接続する
方式では、リミッターＴr4がオンした時に点線３０の経
路でキャパシター３の電荷が放電してしまう。リミッタ
ーの目的はキャパシター３の過充電を防止するためのも
のであり、従来例においては、キャパシター３の余分な
電荷を放出するのだから、これで良いように思われる
が、リミッターＴr4がオンになりっ放しだと、必要以上
に電荷を放電してしまう。それを、避けるには常時キャ
パシター３の電圧値をモニターして、ＶLim 以下にＶSC
がなったら、ただちにリミッターＴr4をオフにする必要
がある。しかし、常時電圧検出回路を作動させると、基
準電圧作成回路、コンパレーター回路により、大きく消
費電流が増大してしまう。また、従来例の欠点として更
に、リミッターＴr4がオンした時は、直接キャパシター
３の高電圧がかかり、リミッターＴr4には大電流が流れ
ることになる。Ｔr4の破壊を防ぐには、極めて大きなＴ
r サイズとしなければならず、ＩＣサイズの増大につな
がり、コスト面で不利となる。以上の問題を解決するた
めに、本発明によるリミッター回路は、逆流防止ダイオ
ード５を付加して、図５Ａの構成とした。これによると
リミッターＴr4がオンしても、整流ダイオード２のた
め、キャパシター３の電荷が放電することが無い。その
ため、ＶSCがＶLim になった後も、ＶSCの変動は、時計
体の電荷消費分だけとなるため、ゆるやかな減少カーブ
となり、常時、ＶSC検出回路６を作動させる必要か無
い。すなわちＶSC検出回路６はサンプリング的に間欠駆
動するのみで良く、消費電流の増大分を最小限に押える
ことができる。また、Ｔr4に大電流が流れることがな
く、必要以上にＴr サイズを大きくする必要もない。こ
こで、点線３１は、リミッターによるバイパス電流の向
きであり、ＶSCがＶLim に達したなら、以後、発電によ
る供給電流をカットしてやれば良いのである。５２は、
リミッターＴr のサプストレート、ドレイン間にできる
寄生ダイオードであり、仮に逆流防止ダイオード５が無
いとすると、リミッターＴr4がオフの時でも、発電時に
は点線３１と逆向きの電流が流れてしまう。そうする
と、整流回路の項でも述べたが発電機のプレーキトルク
が増大して、発電効率が落ちてしまう。それを防止する
ためのダイオードであり、この逆流防止ダイオード５を
付加して、リミッタ一Ｔr4の結線位置を変えただけで、
電圧検出回路の間欠作動による低消費電力化、リミッタ
ーＴr4の小サイズ化、発電性能の確保等の効果を達成し
ている。

【００２１】また、本発明によるリミッター回路の構成
はスイッチング素子にバイポーラＴr を用いた場合も有
効となる。図６にスイッチング素子にバイポーラＴr を
用い、逆流防止回路が無いときのリミッター回路を示
す。図６ＡはバイポーラＴr にＰＮＰ型、図６Ｂはバイ
ポーラＴr にＮＰＮ型を用いたものである。まず図６Ａ
においては、ＰＮＰ型Ｔr ４４がオフの時でも、そのコ
レクタ・べース間に形成されるダイオード４４ｂとスイ
ッチング制御回路４５を通して、逆方向電流４６（点
線）が流れてしまう。ここでスイッチング制御回路４５
はＰＮＰ型Ｔr ４４をオフに制御するために、ＰＮＰ型
Ｔr ４４のべースを高電位側のレべル（ＰＮＰ型Ｔr ４
４のエミッタと同電位）にしている。したがって、スイ
ッチング制御回路４５に点線４６の電流を流すことを可
能とする何らかの電流経路が存在していることになる。
この様にして図６Ａには逆方向電流４６が流れてしま
い、また図６Ｂも同様にして、ＮＰＮ型Ｔr ４７のべー
ス・コレクタ間に形成されるダイオード４７ａとスイッ
チング制御回路４８とを電流経路として逆方向電流４９
（点線）が流れてしまう。そこで、本発明の別の実施例
である図７によれば、バイポーラＴr ４４もしくは４７
と直列に逆流防止ダイオード５を構成することにより、
逆流電流をカットして発電性能を低下させることなくリ
ミッター回路を構成することが可能となる。

【００２２】また、本発明のリミッター回路構成は、ダ
イオードブリッジを用いた全波整流回路にも有劾であ
り、その実施例は図８に示している。発電コイル１に発
生した誘起電圧が、図８のごとくコイル１の下側の電位
が高い時は、正常時は点線５０の電流経路をとる。ここ
で仮に逆流防止ダイオード５が無かったとすると、リミ
ッターＴr ４がオフでも寄生ダイオード５２を通って、
点線５１の電流経路をとってしまい、全波整流の片側し
かキャパシター３には充電されず、充電性能は半減して
しまう。従って本発明の逆流防止ダイオード５を付加す
ることは、全波整流回路にも有効となる訳である。

【００２３】次に図９を用いて、多段昇圧の具体例を示
す。横軸は時間をとってあり、縦軸はキャパシター３の
電圧ＶSC（点線）と、補助コンデンサー１０の電圧ＶSS
（実線）とをそれぞれ示している。また、前述のＶON，
Ｖup，Ｖdown，ＶLim はそれぞれ、以下の様に設定して
ある。

【００２４】ＶON＝０．４ＶＶup＝１．２ＶＶdowm＝２．０ＶＶLim ＝２．３Ｖここでｔ0 〜ｔ6 までの区間は主に発電機が稼動して
いる状態で充電期間となり、ｔ6 以後は発電されていな
い状態を想定しており放電期間となる。なお、図９にお
いては充電期間も放電期間も同様な時間スケールで書い
ているが、実際は充電期間は数分のオーダーであり、放
電期間は数日のオーダーとなる。ｔ0 〜ｔ1 及びｔ10以
降は即スタート状態であり後述する。ＶSCが増加してい
きＶSCが０．４Ｖを越えたｔ1 から３倍昇圧状態とな
り、ＶSSにはＶSC×３の電圧が充電される。さらに充電
されるとｔ2 においてＶSSは２．０Ｖに達する。そこ
で、昇圧倍率は１段落ちて２倍昇圧となる。以後、さら
に充電が進むと、ｔ3 ，ｔ4 においてそれぞれＶSSが
２．０Ｖに達し、ＶSSが２．０Ｖになったことにより昇
圧倍率を１段下げていくことになる。すなわち、ｔ1 〜
ｔ2 は３倍昇圧、ｔ2 〜ｔ3 は２倍昇圧、ｔ3 〜ｔ4 は
１．５倍昇圧、ｔ4 〜ｔ7 は１倍昇圧となる。なお、１
倍昇圧時は、ＶSC＝ＶSSとなって電圧上昇していくこと
になるが、この時はＶSSが２．０Ｖに達しても、昇圧倍
率は変化させない。さらに電圧が上昇してＶSC＝ＶSS＝
２．３Ｖとなるｔ5 〜ｔ6 においては、リミッターＴr4
をオンとして、２．３Ｖ以上に電圧上昇しない様にして
いる。次にｔ6 以降の放電期間においては、１．２Ｖが
昇圧倍率の切換点となる。すなわち、電圧が下降してい
き、ＶSS＝１．２Ｖになると昇圧倍率を１段上げて１．
５倍昇圧とする。以後、ＶSSが１．２Ｖを割るごとに昇
圧倍率は１段上がっていくことになる。よって、ｔ7 〜
ｔ8 は１．５倍昇圧、ｔ8 〜ｔ9 は２倍昇圧、ｔ9 〜
ｔ10は３倍昇圧となる。この様な昇圧システムを採用す
ることにより、時計の駆動電源であるＶSSは、ＶSC≧
０．４Ｖの条件においては、常に１．２Ｖ以上を確保で
き、時計の動作時間を長くすることに成功した。なお、
Ｖup（１．２Ｖ）は回路、指針用ステッピングモーター
の動作最低電圧に設定してあり仮に昇圧が無くＶSCを駆
動電圧とするシステムであったなら、ＶSC＝１．２Ｖ以
上、すなわちｔ11 〜ｔ7 までの期間しか時計は動か
ず、充電期間においては、時計の動き出すまでの時間が
長く、放電期間においては、時計の止まるまでの時間が
短くなってしまい、使用者にとって好ましくない時計と
なってしまう。なおＶON（０．４Ｖ）は３倍昇圧に起動
がかかる電圧Ｂであるため、ＶON×３≧Ｖupなる条件に
設定するのは、明白である。また、ＶLin （２．３Ｖ）
は、本実施例に使用したキャパシター３の耐圧が２．４
Ｖであったことより、余裕をとり、２．３Ｖに設定して
ある。

【００２５】ここで、昇圧倍率の切換はＶSSとＶup，Ｖ
downの比較によって行っているが、これには以下の効果
かある。本発明において昇圧倍率の切換に寄与する検出
電圧は３コあり、即スタート←→３倍昇圧のＶON、それ
と上述のＶup，Ｖdowmであるが、昇圧倍率の切換をＶSC
の電圧検出により行うシステムとすると、４コの検出電
圧が必要となる。すなわち即スタート←→３倍昇圧、３
倍昇圧←→２倍昇圧、２倍昇圧←→１．５倍昇圧、１．
５倍昇圧←→１倍昇圧の４ケ所の切換点に検出電圧を設
定しなけばなならない。常にＶSCを昇圧したＶSSがＶup
（１．２Ｖ）以上を確保するためには、以下の様に検出
電圧を設ける必要がある。

【００２６】即スタート←→３倍昇圧・・・０．４Ｖ３倍昇圧 ←→２倍昇圧・・・０．６Ｖ２倍昇圧 ←→１．５倍昇圧・・・０．８Ｖ１．５倍昇圧←→１倍昇圧・・・１．２Ｖこの様に、本発明においては、検出電圧を１コ減らすこ
とができ、ＩＣのチップ面積を減らすことができる。さ
らに、時計体の動作最低電圧が設計上もしくは工程上の
理由によって変更があった時も、本発明では、ＶON
（０．４Ｖ），Ｖup（０．２Ｖ）の２コの検出電圧値の
変更で済むが、ＶSC検出により昇圧切換を行うシステム
では４コの検出電圧を変更する必要がある。すなわち、
ＩＣより検出電圧の調整端子を出して検出電圧の調整を
行おうとすると、たくさんの調整端子を必要とするが、
本発明によると調整端子の数を少なくすることができ、
ＩＣのチップ面積の増大を防ぐことができる。更に本発
明は４値の多段昇圧回路であるが、昇圧コンデンサー
８．９を２コに対して３コに増やすと８値の昇圧倍率を
設定できる。すなわち、１倍、１ ¹ ／ ₃ 倍、１．５倍、１
² ／ ₃ 倍、２倍、２．５倍、３倍、４倍の８値であり、
ＶSC検出による昇圧倍率切換システムは、上記の全てに
検出電圧を設ける必要があるが、本発明においては、検
出電圧はそのままで良い。この様に本発明によると簡単
に昇圧回路のシステムｕｐができることになる。

【００２７】次に多段昇圧回路７の具体的構成を図１０
に示す。ＴrI〜Ｔr7はコンデンサーつなぎかえ用のＦＥ
Ｔであり、このＦＥＴのオン／オフをｌＫＨZ の昇圧ク
ロックで制御している。３２の破線ブロックは公知のア
ップダウンカウンターであり、その２ｂｉｔ出力である
ＳA ，ＳB の組合わせにより、４値の昇圧倍率を保持し
ている。図１１にＳA ，ＳB と昇圧倍率の関係を示して
ある。アップダウンカウンター３２に入力されるＭup
は、ＶSS系出回路１１より出カされる信号で、ＶSSがＶ
up（１．２Ｖ）を下った時に出力されるクロックパルス
となり「０」がアクティプである。同様に、ＭdownはＶ
SSがＶdown（２．０Ｖ）を越えた時に出力されるクロフ
クパルスである。この様に、ＶSS検出回路１１の出力に
よって、昇圧倍率の切換を行っている。以後、ロジック
信号の説明には「０」，「１」の表現を使用し、「０」
とは補助コンデンサー１０の−側（ＶSS側）であり、
「１」とは補助コンデンサー１０の＋側（ＶDD側）のこ
とを示す。３３は昇圧基準信号作成回路で、分周期より
出力される標準信号φ１Ｋ，φ２ＫＭより、昇圧基準信
号となるＣＬｌ，ＣＬ２を出力している。３４はスイッ
チング制御回路で、上記ＣＬ１，ＣＬ２を出力してい
る。３４はスイッチング制御回路で、上記ＣＬ１，ＣＬ
２とＳA ，ＳB よりデコードされた信号を出力し、Ｔr1
一Ｔr7のスイッチングを制御している。以上の回路動作
を各昇圧倍率ごとにタイミングチャートで示したのが、
図１２であり、各昇圧倍率ごとにコンデンサー接続等価
図て示したのが図１３である。図１２においては、Ｔrn
が１になった時にＴrnがオンすることを意味している。
図１２（Ａ）は１倍昇圧時のスイッチング制御信号であ
り、Ｔr1,3,4,5,7が常時オンしている。この時コンデン
サー答価回路は図１３（Ａ）のごとくなり、３，８，
９，１０の全てのコンデンサーが並列に接続され、キャ
パシター３の電圧ＶSCと補助コンデンサー１０の電圧Ｖ
SSが等しくなる。図１２（Ｂ）には、１．５倍昇圧時の
スイッチング制御信号を示し、（イ）の区間ではＴr1,
3,6がオンし、（ロ）の区間ではＴr2,4,5,7がオンす
る。図１３（Ｂ）が１．５倍昇圧時のコンデンサー等価
回路で（イ）の区間では、昇圧コンデンサー８，９にそ
れぞれ０．５×ＶSCが充電され、（ロ）の区間ではＶSC
と０．５×ＶSCの和である１．５×ＶSCが補助コンデン
サー１０に充電される。同様に、図１２及び図１３の
（Ｃ）は、２倍昇圧時で、（イ）の区間ではＴr1,3,5,7
がオンし、（ロ）の区間ではＴr2,4,5,7がオンし、その
結果補助コンデンサ一１０には２×ＶSCが充電される。
また（Ｄ）は、３倍昇圧時で、（イ）の区間はＴrI,3,
5,7がオンし、（ロ）の区間はＴr2,4,6がオンし、その
結果補助コンデンサー１０には３×ＶSCが充電される。

【００２８】図１０における信号“ＯＦＦ”は、ＶSC≦
ＶON（０．４Ｖ）なる条件、すなわち即スタート状態の
時は１となり、その時は昇圧基準信号作成信号３３の出
力を止めて、Ｔr1〜7の全てがオフになる様にして、昇
圧を行わない。また、アップダウンカウンター３２の出
力ＳA ，ＳB を共に１に初期設定しておき、即スタート
解除時は３倍昇圧からスタートする様にしている。

【００２９】図１４はＶSS検出回路の具体例である。Ｓ
Ｐ1.2，ＳＰ2.0 はサンプリング信号であり「１」のと
き回路が作動し、「０」のとき電流を消費しないように
回路状態を固定する。破線内３５は公知の定電圧回路で
あり、その出力電圧をＶREGと表わしている。３６はＶS
S検出用の抵抗であり、３７は基準電圧作成用の抵抗で
ある。それぞれ中間タップは、ＶSS＝１．２Ｖの時は、ＶM ＝ＶREG ー（ｒ１／ｒ１＋ｒ２十ｒ３）ＶSS＝２．０Ｖの時、ＶM ＝ＶREG（ｒ１＋ｒ２／ｒ１十ｒ２＋ｒ３）となる様に設定されている。３８はトランスミッション
ゲートであり、ＶSSの１．２Ｖを検出するときと、２．
０Ｖを検出するときとで検出電圧を切り換えている。３
９はコンパレータでこれによって、ＶSSと検出電圧の上
下関係を比較している。４０はマスターラッチでＲ1.2
の立ち上がりによりコンパレータ３９出力をラッチして
いる。同様に４１もマスターラッチでＲ2.0 によって、
コンパレータ３９出力をラッチしている。４２は公知の
微分回路であり、マスターラッチ４０，４１の内容が変
化した時に、ＭupもしくはＭdownのクロックパルスを出
力し、図１０におけるアップダウンカウンター３２の内
容を変えている。φ８，φ６４，φ１２８は分周器より
出力される基準信号であり、φ８は次のサンプリング時
のために、マスターラッチ４０，４１及び微分回路４２
を初期化するためにある。図１５に、タイミングチャー
トを示し、以上の動作を説明する。前半はＶSS＞２．０
Ｖのときのチャートで、後半はＶSS＜１．２Ｖのときの
チャートである。Ｒ2.0 ，ＳＰ2.0，Ｒ1.2 ，ＳＰ1.2
は後述のサンプリング信号生成回路より２秒に１回出力
される。ＶSS＞２．０ＶのときはＭdownを出力して昇圧
倍率を１段下げ、ＶSS＜１．２ＶのときはＭupを出力し
て昇圧倍率を１段上げる様に出力する。

【００３０】次に即スタート回路の説明をする。その目
的はＶSCが０．４Ｖ以下から０．４Ｖ以上になる遷移点
において、スムーズかつ確実に昇圧動作に移行できるた
めにある。上記遷移点において昇圧はスタートする必要
があるが、昇圧がスタートするためには、発振回路が発
振していて、回路が動作している必要がある。しかし、
遷移点での電圧は０．４Ｖと低く、遷移点にいたるまで
は当然昇圧もされてないことから、回路は動作しようが
ない。また、遷移点を回路動作可能電圧に設定したので
あれば、昇圧システムを導入した意味が無くなる。以上
の問題点を解決するために、即スタート回路は、遷移点
において、昇圧回路とは別の方式でＶSS電圧を高電圧に
することを可能とした。その具体的回路構成は図１６に
示す。ＶSC検出回路６によって、ＶSC＜ＶON（０．４
Ｖ）であることが検出されたなら、“ｏｆｆ”信号は１
となりショート用Ｔr15 はオフとなる。またｏｆｆ信号
により図１０における昇圧回路の初期設定を行うととも
に、Ｔr1〜Ｔr7を全てオフにする。この状態で発電機が
稼動すると、充電電流ｉがキャパシター３に流れること
になるが、その時、直列抵抗１６にはその抵抗値×ｉ＝
ｖの電圧降下分が生ずる。すなわちｉが流れている時に
限って、ｖ＋ＶSCの電圧が補助コンデンサー１０の両端
にかかる。また即スタート時にＴr3，Ｔr4はオフである
が、その寄生ダイオード４３により、先のｖ＋ＶSCの電
圧を補助コンデンサー１０に充電することが可能とな
る。また補助コンデンサー１０は平滑コンデンサーの役
割もはたし、以後、補助コンデンサー１０にｖ＋ＶSCが
充電されたなら、回路動作は可能となる。直列抵抗１６
の抵抗値は、その抵抗値×ｉ＝ｖがＶON（０．２Ｖ）以
上になるように設定すれば良い。また“ｏｆｆ”信号は
発振が停止していて、回路が作動していない時も「１」
になる様に回路上設定されており、即スタート回路の起
動に関しては問題が無い。さらにＶSCがＶONを越えて昇
圧動作に入った場合は、ショート用Ｔr15 をオンにし
て、発電コイル１、整流ダイオード２、キャパシター３
より構成される充電経路内に余分なインピーダンス分が
つかないようにして、充電効率を高めている。またＶSC
が上昇していき遷移点を越えるということは、当然発電
機も稼動して充電電流が流れていることになるので、即
スタートの動作すなわち遷移点においてＶSSを高電圧化
することが可能となる。したがって、本発明により遷移
点においては回路系が動作しており、スムーズかつ確実
に昇圧動作に移行することか可能となった。また、本発
明の即スタート回路は発電機が稼動している時は、確実
に時計が動作するため、キャパシター電圧が０．４Ｖ以
下でも、簡単に時計動作をモニターできる。すなわち、
工場出荷時の動作チェック、店頭での販売ＰＲに大いに
効果を発揮する。

【００３１】図１７は、本発明において４種類の電圧検
出を行うための、サンプリング信号生成回路である。４
種類の電圧検出とは、ＶSS検出回路１１におけるＶup，
Ｖdown検出とＶSC検出回路６におけるＶON，ＶLim 検出
のことを言う。φ２５６Ｍ，φ1/2，φ６４，φ１２８
Ｍ，φ１６，φ３２はそれぞれ分周器より出力される基
準信号で、これらをデコードすることにより、各サンプ
リングパルスを生成している。Ｒ2.0 ，Ｒ1.2 ，ＲLIM
，Ｒ0.4 は各コンパレータのラッチ取り込み信号で、
ＳＰ2.0 ，ＳＰI.2 ，ＳＰLIM ，ＳＰ0.4 は各検出回路
を動作させるための信号である。図１８に、その生成過
程を示すタイムチャートを示す。ここで、サンプリング
パルスの順番、特にＶSSがＶdown（２．０Ｖ）に達した
ときに、昇圧倍率を１段下げるための検出サンプリング
信号ＳＰ2.0 と、ＶSCがＶON（０．４Ｖ）に達したとき
に、昇圧動作に入るための検出サンプリング信号ＳＰ0.
4 を本実施例の様な順番に設定したことにより、大きな
効果が得られる。図１９（Ａ）には本発明のサンプリン
グパルス順番の動作を示し、図１９（Ｂ）はサンプリン
グパルス順番を逆にした場合の動作を示す。まず、図１
９（Ｂ）において、ＳＰ0.4aが出力されるまでは、ＶSC
はＶON（０．４Ｖ）より低く即スタート状態であったこ
とと想定する。そして、ＳＰ0.4aの出力時には、ＶSC≧
ＶONになっていて、即スタートが解除されて３倍昇圧状
態に移行したとする。この時ＶSSは即スタート状態の電
圧から１．２Ｖ（０．４Ｖ×３）に降下する訳だが、瞬
間的に降下することなしに、ある時定数をもって降下す
る。この時、即スタート時には十分ＶSS電圧が高レベル
（ＶSS＞２．０Ｖ）にあった時は、以下の問題が発生す
る。すなわちＰ１においてＶSSは１．２Ｖに降下開始
し、Ｐ２においてたて続けにＳＰ2.0aが出力された時
に、まだＶSS＞２，０Ｖの状態にあったなら、本来即ス
タート解除時は３倍昇圧状態であったにもかかわらず、
２倍昇圧状態になってしまう。すると、ＶSSは、０．４
Ｖ×２＝０．８Ｖまで低下し、回路動作電圧下限を下ま
わり、回路は停止してしまう。したがって、ＶSCが０．
６Ｖに充電されるまでは、正常な昇圧動作に移行でき
ず、時計充電時の止まっている状態から動き始めまでの
時間が長びいてしまい、使い勝手の悪い物となってしま
う。前述にてＶSC＝０．６Ｖとしたのは、仮に即スター
ト解除時に２倍昇圧になってしまっても、ＶSS＝２×
０．６Ｖ＝１．２Ｖとなり、回路動作は確保できるから
である。そこで、図１９（Ａ）における本実施例におい
ては、以下の様にして上記問題点を解決している。それ
によると、ＳＰ2.0 とＳＰ0.4 の順番を１９図（Ｂ）と
は逆にして、ＳＰ０0.4 が出力されているから、次のＳ
Ｐ2.0 出力時までの期間を長くとっている。本発明によ
れば、その期間は２−０．０４７＝１．９５３secであ
り、図１９（Ｂ）においては、０．０４７sec となる。
まず、ＳＰ2.0aが出力された時はまだ即スタート状態で
あり昇圧倍率切換とは関係なく、次に、ＳＰ0.4aが出力
されると、即スタート解除し３倍昇圧状態に移行して、
Ｐ１におけるＶSSは１．２Ｖに向かって降下し始める。
ここでＳＰ0.4aからＳＰ2.0bまでの期間が１．９５３se
c と十分に長いため、ＳＰ2.0bか出力されるＰ２点に
おいてのＶSSは、２．０Ｖより下まわっていることにな
る。すなわち、ＳＰ2.0b出力時は、検出が行われず、昇
圧倍率は３倍の状態を保持できることになる。具体的に
はＳＰ0.4 から次のＳＰ2.0 までの期間は以下の様に設
定すれば良い。すなわち、｛（ｉ×ｒ＋ＶON）−ＶON×Ｎ｝ｅ×Ｐ（−Ｔ／ＣＲ）＋ＶON×Ｎ＜Ｖdown より求まるＴ（sec ）より長い期間を設定すれば良い。
ここでそれぞれの記号には以下の意味がある。

【００３２】ｉ：交流発電機より得られる最大電流値ｒ：直列抵抗１６とキャパシター３の内部抵抗の和ＶON：０．４ＶＮ：昇圧倍率（本実施例ではＮ＝３）Ｃ＝補助コンデンサー１０の容量値Ｒ：多段昇圧回路７内のスイッチングＴr の等価抵抗値Ｖdown：２．０Ｖ上式は、即スタート解除時にはＶSSがｉ×ｒ＋ＶONまで
充電されており、その電圧より時定数ＣＲをもってＶON
×Ｎ（０．２Ｖ）まで降下することを意味しており、即
スタート解除時からＴ（sec ）後のＶSS電圧がＶdown
（２．０Ｖ）より低いことを条件とした式である。

【００３３】このように、本発明によると、サンプリン
グパルスＳＰ2.0 とＳＰ0.4 の出力タイミングを調整し
ただけで、確実に即スタート状態から昇圧動作に移行で
きるようになった。ロジック的には、図１４のサンプリ
ング信号生成回路のデコード条件を調整するだけであ
り、何ら追加はない。このことにより、昇圧回路を導入
した目的であるところの、キャパシタ電圧ＶSCが０．４
Ｖ以上れば、発電機が稼動していなくても、時計動作が
可能となる点を保証できることになった。

【００３４】

【発明の効果】以上述べたごとく、本発明によると、半
波整流でも十分な発電性能が得られ、ダイオードの数を
ダイオードブリッジ式の４コから１コと大巾な削減がで
き、スべース効率、コスト面で効果を奏する。更に本発
明の整流回路を構成する第１のダイオードＡと過充電防
止回路の第２のダイオードＢを前述のように接続してい
るので、整流と過充電防止の機能を有しながらもスイッ
チング素子がオンしても２次電源が放電することがな
く、発電効率を低下させることがない。又、本発明は、
昇圧回路を有しているので、発電機が稼動せず２次電源
の電圧が低下しているときでも一定電圧以上あれば時計
動作が可能となる。また、２次電源の電圧が時計を駆動
出来ない低レベルであり、前記昇圧回路の動作が停止し
ているとき、発電機により発電電流が流れると、前記負
荷抵抗に発生した電圧と前記２次電源の電圧の和を前記
コンデンサーに充電するようにしたので、ただちに時計
が駆動されることとなる。

【図面の簡単な説明】

【図１】本発明の発電電子腕時計の全体回路図。

【図２】交流発電機の原理図。

【図３】（Ａ）は半波整流回路図、（Ｂ）は全波整流回
路図。

【図４】発電電流を示す図。

【図５】（Ａ）は本発明のリミッター回路と整流回路を
示す回路図、（Ｂ）は従来のリミッター回路と整流回路
を示す回路図。

【図６】（Ａ）はＰＮＰ型Ｔr を用いた従来のリミッタ
ー回路、（Ｂ）はＮＰＮ型Ｔr を用いた従来のリミッタ
ー回路。

【図７】（Ａ）はＰＮＰ型Ｔr を用いた本発明のリミッ
ター回路、（Ｂ）はＮＰＮ型Ｔr を用いた本発明のリミ
ッター回路。

【図８】全波整流回路においての本発朋のリッミッター
図路。

【図９】昇圧動作概念図。

【図１０】多段昇圧回路の詳細回路図。

【図１１】昇圧倍率の回路記憶方法を表す図。

【図１２】多段昇圧回路のタイムチャート。

【図１３】多段昇圧回路のコンデンサ接続等価回路図。

【図１４】補助コンデンサー電圧検出回路の詳細回路
図。

【図１５】図１４における回路図のタイムチャート。

【図１６】即スタート回路の詳細回路図。

【図１７】電圧検出用のサンプリング信号生成回路図。

【図１８】サンプリング信号生成回路のタイムチャー
ト。

【図１９】即スタート解除時の補助コンデンサー電圧の
推移を示した概念図。

【符号の説明】

１・・・発電コイル２・・・整流ダイオード３・・・高容量キャパシター４・・・リミッター５・・・逆流防止ダイオード６・・・ＶSC検出回路７・・・多段昇圧回路８，９・・・昇圧コンデンサー１０・・・補助コンデンサー１１・・・ＶSS検出回路１２・・・時計回路１３・・・水晶振動子１４・・・モーター用コイル１７・・・ローター１８・・・ステーター

Claims

(57)【特許請求の範囲】

【請求項１】少なくともロータ、ステータ、前記ロータ
の回転に応じた誘起交流電力を発生するコイルを具備し
前記ロータを回転せしめる機構を有する機械エネルギー
を電気エネルギーに変換する発電装置、前記コイルに誘
起した交流起電力を整流する整流回路、前記整流回路に
より整流された電力を蓄える充電可能な２次電源、前記
２次電源の過充電を防止する過充電防止回路、前記２次
電源の電圧を昇圧する昇圧回路を有する発電装置付電子
時計において、前記整流回路は前記コイルと前記２次電
源の間に直列に接続された第１のダイオードＡを有して
構成され、前記過充電防止回路はスイッチング素子とそ
れに直列接続された第２のダイオードＢとを有して前記
コイルに並列接続されており、その場合前記ダイオード
Ａと前記ダイオードＢのカソード側はそれぞれ前記コイ
ルの一方の端末Ａに接続され、前記ダイオードＢのアノ
ード側に接続される前記スイッチング素子の他端側と前
記ダイオードＡのアノード側に接続される前記２次電源
の他端側はそれぞれ前記コイルの他方の端末Ｂに接続さ
れており、更に前記昇圧回路により昇圧された電圧が充
電される補助コンデンサー、前記ダイオードＡのアノー
ド側に接続される前記２次電源の他端側と前記コイルの
他方の端末Ｂとの間に直列挿入された負荷抵抗とを有
し、前記２次電源の電圧が低レべルであり、前記昇圧回
路の動作が停止しているとき、かつ前記２次電源に前記
発電装置の充電電流が流れたときに、前記負荷抵抗に発
生した電圧と前記２次電源の電圧の和を前記補助コンデ
ンサーに充電する充電制御回路を設けたことを特徴とす
る発電装置付電子時計。
【請求項２】前記２次電源の電圧と所定の電圧ＶONと
を比較検出する第１電圧検出回路を有し、前記第１電圧
検出回路の検出結果により前記負荷抵抗の抵抗値を可変
することのできる抵抗値可変回路を設けたことを特徴と
する請求項１記載の発電装置付電子時計。
【請求項３】前記抵抗値可変回路は前記負荷抵抗に並
列接続されたショート用スイッチング素子で、前記第１
電圧検出回路により前記２次電源の電圧がＶONより低い
ことが検出されたときは、前記ショート用スイッチング
素子をオフ状態にし、かつ前記昇圧回路の動作を停止さ
せ、前記２次電源の電圧がＶONより高いときは、前記ス
イッチング素子をオン状態にし、かつ前記昇圧回路の動
作をさせる制御を行う回路手段をもつことを特徴とする
請求項２記載の発電装置付電子時計。
【請求項４】前記昇圧回路は昇圧倍率を切換えること
の可能な多段昇圧回路で、前記補助コンデンサーの電圧
と所定の電圧とを比較検出する第２電圧検出回路を有
し、前記第２電圧検出回路の検出結果によって昇圧倍率
の切換制御を行う回路手段をもつことを特徴とする請求
項１記載の発電装置付電子時計。