JP3466785B2 - 半導体素子およびその形成方法 - Google Patents

半導体素子およびその形成方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に半導体素子に
関し、更に特定すれば半導体素子のパッケージに関する
ものである。
【０００２】
【従来の技術】半導体素子製造業者は、常に素子の電気
的および熱的性能特性(performance characateristics)
を改善する一方、半導体素子の製造コストを下げる努力
を続けている。加えて、素子は小型軽量で、高さが低い
(low profile)ことが望ましい。このため、表面実装半
導体素子の電気的および熱的性能の双方を改善するため
に、オーバー・モールド・パッド・アレイ・キャリア(o
ver-molded pad array carrier)（ＯＭＰＡＣ）半導体
素子が開発された。典型的に、ＯＭＰＡＣ半導体素子は
薄いプリント回路板（ＰＣＢ）基板を含み、その上に半
導体チップが実装される。チップの一部は、ＰＣＢの上
面上に形成される導電性トレース(conductive trace)に
電気的に結合される。各導電性トレースは、ＰＣＢを貫
通する導電性ビア(conductive via)によって、ＰＣＢの
底面上の対応する導電性トレースに導かれる。ＰＣＢの
底面上のトレースは、各々導電性パッドで終端し、ＰＣ
Ｂの底面上でパッドのアレイを形成する。半導体チップ
とＰＣＢの一部は、従来の成形技術を用い、成形コンパ
ウンド(molding compound)によって封入される。即ち、
半導体チップが実装されたＰＣＢを金型の空洞に配置
し、成形コンパウンドをペレット状から液体状に変形さ
せ、この液状成形コンパウンドを金型の空洞に圧入(inj
ect)し、そして成形コンパウンドを硬化させる。ＯＭＰ
ＡＣ半導体素子は、相互接続パッケージ密度の向上、共
通面(coplanarity)および非対称(skew)制限の解消、低
リード・インダクタンス、並びに低い体高という利点を
提供するが、ＯＭＰＡＣ半導体素子の種類毎に別の金型
が必要となる。これらの金型は高価なので、異なる種類
の半導体素子の製造も高価となる。加えて、成形用機器
の保守コストも高い。更に、ＯＭＰＡＣ半導体素子の製
造に用いられる成形コンパウンドは長い硬化時間を必要
とするので、結果的にサイクル時間も長くなる。
【０００３】他の種類の表面実装半導体素子に、グロブ
・トップ・パッド・アレイ・キャリア(glob-top pad ar
ray carrier)（ＧＴＰＡＣ）半導体素子がある。ＧＴＰ
ＡＣ半導体素子は、半導体チップが実装されるＰＣＢ
と、ＰＣＢ上に形成されたチキソトロープ材料(thixotr
opic material)の壁部またはダム(dam)とから成る。ダ
ムは、半導体チップから間隔をおいてこれを包囲する。
次に、ダム内の半導体チップとＰＣＢの一部を、液状封
入剤で被覆する。ダムと封入剤がパッケージ本体を形成
する。ＧＴＰＡＣ半導体パッケージは、従来の表面実装
パッケージよりも、高い電気的性能を提供するが、平面
性の制限を解消するために厚いＰＣＢを必要とする。そ
の上、ダム材料は調合(dispense)が難しく、サイクル時
間が増大するため、結果的に製造コストが高くなる。
【０００４】
【発明が解決しようとする課題】したがって、ＰＣＢの
厚さに制限がなく、既存の製造プロセスに容易に組み込
まれる、半導体チップ封入方法および装置を有すること
は有利となろう。更に、かかる方法および手段におい
て、半導体素子を製造するのに必要なコストの低減およ
び時間の短縮ができればなお有利であろう。加えて、か
かる方法および手段において、半導体素子の電気的およ
び熱的性能を改善できれば更に有利であろう。
【０００５】
【課題を解決するための手段】概して言えば、本発明
は、リセスト・ボール・グリッド・アレイ（ＢＧＡ）パ
ッケージ(recessed ball grid array package)に半導体
チップを封入する方法および手段を提供するものであ
る。本発明によれば、複数の開口を有する基板支持部
が、複数の半導体チップ受容領域を有する基板に実装ま
たは積層される。基板支持部は、基板が歪むのを防止す
るので、薄い基板の使用が可能となる。当業者は認めよ
うが、基板が薄いほど、半導体素子の電気的性能は向上
する。本発明にしたがって用いられる基板の公称厚さ範
囲(nominal thickness range)は、約５０ミクロン（μ
ｍ）から約１５００μｍの間である。各半導体チップ受
容領域に半導体チップを実装し、この半導体チップを被
覆する。続いて、基板支持部を有する基板およびそれに
実装された半導体チップを、個々の半導体素子に分離す
る(singulated)。個々の半導体素子を形成する技術は公
知であり、例えば、切断(cutting)、鋸引き(sawing)、
打ち抜き(punching)などを含む。
【０００６】
【実施例】図１は、本発明の一実施例によるプロセスに
おける、半導体素子部分１０を示す一部切り欠き上面図
である。半導体素子部分１０は、基板１１を含み、底
面、即ち図面において下方に示される第２面上に導電性
トレース１２とボンディング・パッド１３とが配され、
一方上面、即ち図面において上方に示される第１面上に
は導電性トレース１４とチップまたはダイ取り付けパッ
ド１７とが配されている。チップ取り付けパッド１７
は、半導体チップ受容領域として機能する。一例とし
て、導電性トレース１２，１４、ボンディング・パッド
１３、およびチップ取り付けパッド１７は、基板１１の
第１面および第２面に導電性フォイル(conductive foi
l)を積層することによって形成される。導電性トレース
１２，１４、ボンディング・パッド１３、およびチップ
取り付けパッド１７は、リソグラフ技術を用いて導電性
フォイルをパターニングすることによって規定される。
或いは、導電性トレース１２，１４、ボンディング・パ
ッド１３、およびチップ取り付けパッド１７は、スクリ
ーン印刷または基板表面上に堆積することによって形成
してもよい。続いて、導電性トレース１２，１４、ボン
ディング・パッド１３、およびチップ取り付けパッド１
７を、典型的には、金または金とニッケルとの化合物で
メッキし、ワイヤボンディングやはんだボール３４（図
２〜図４に示す）を取り付けるための、非酸化表面(non
-oxidizable surface)を形成する。導電性トレース１
２，１４、ボンディング・パッド１３、およびチップ取
り付けパッド１７は、２つの導電層からなるものとして
説明したが、導電層の数および導電層の材料は、本発明
の限定とはならないことは理解されよう。また、明瞭化
を図るために、図２〜図４では、導電性トレース１２，
１４、ボンディング・パッド１３、およびチップ取り付
けパッド１７は、本発明の説明全体にわたって単一物質
層として示されていることも理解されよう。
【０００７】導電性ビア３３は、典型的に、穿孔または
打ち抜きで基板を貫通する孔を開け、続いて、例えば、
銅のような導電性材料をこの孔にメッキすることによっ
て、基板１１内に形成される。孔にメッキするのに適し
た他の材料には、金、ニッケル、金とニッケルとの化合
物等が含まれる。このように、孔即ちビアの側壁は導電
性であるのに対して、内側部分は中空である。
【０００８】導電性トレース１２とボンディング・パッ
ド１３とを含む第２面を、はんだマスク材料層１８で被
覆する。同様に、導電性トレース１４およびチップ取り
付けパッド１７を含む第１面部分を、はんだマスク材料
層１９で被覆する。はんだマスクに適した材料には、ポ
リイミド、高温エポキシ樹脂などが含まれる。はんだマ
スク材料層１８に開口即ち孔（図示せず）を形成してボ
ンディング・パッド１３を露出させると共に、はんだマ
スク材料層１９に開口（図示せず）を形成してチップ取
り付けパッド１７および導電性トレース１４を部分的に
露出させる。導電性トレース、ボンディング・パッド、
チップ取り付けパッド、およびはんだマスク材料層を基
板上に形成する方法は、当業者にはよく知られているも
のである。
【０００９】開口即ち窓(aperture)２３を有する基板支
持部２２を、基板１１の第１面に取り付ける。基板支持
部２２を基板１１の第１面に取り付けるとき、開口２３
を通じてチップ取り付けパッド１７を露出させる。言い
換えれば、基板支持部２２は基板１１と協働して凹部２
５を形成する。基板支持部２２は、エポキシ、ポリイミ
ド、トリアジン(triazine)またはフェノール樹脂のよう
な樹脂で形成することが好ましい。より具体的には、ビ
スマルイミドトリアジン(bismaleimidetriazine)（Ｂ
Ｔ）樹脂が好ましい。基板支持部２２に適した他の材料
には、エポキシ・ガラス混合物(epoxy-glass composite
s)、プリント回路基板（ＰＣＢ）材料、ＦＲ−４、セラ
ミクスなどが含まれる。基板支持部２２は電気的には不
活性な基板である。即ち、基板支持部２２には電気回路
がない。基板支持部２２の基板１１への取り付けには、
例えば、カリフォルニア州のAblestik Laboratories of
Rancho Dominguezによって製造されているAblebond TM
84-1Aのような低温で硬化する熱硬化性接着剤２０（図
２〜図４）を用いてもよい。基板支持部２２は、基板１
１の平面性を維持すると共に、チップ取り付けパッド１
４，１７即ち凹部２５を包囲する壁を形成するための補
強材(stiffener)として機能する。したがって、基板支
持部２２は、約１２５ミクロン（μｍ）ないし約１，２
５０μｍの範囲の厚さを有することが好ましい。基板支
持部２２の厚さは本発明の限定でないことは理解すべき
であるが、凹部２５を充填する封入剤によって相互接続
ワイヤ３７（図２〜図４）が被覆されるように、基板支
持部２２は十分な厚さを有さなければならない。
【００１０】図１は、基板支持部２２が開口２３を有す
る単一構造であって、基板１１に結合されると凹部２５
が形成されることも示している。
【００１１】次に図２を参照すると、半導体素子３０の
第１実施例の高倍率拡大断面図が示されている。ここで
は、半導体素子３０は、ＢＧＡパッケージ３２に結合さ
れた半導体チップ３１を含む。図面では、同一要素を指
示するために同一参照番号を用いていることは理解され
よう。ＢＧＡパッケージ３２は、第２面上に導電性トレ
ース１２とボンディング・パッド１３とを有し、第１面
上に導電性トレース１４とダイ取り付けパッド１７とを
有する基板１１を含む。第１面上の各導電性トレース１
４は、導電性ビア３３を通じて、第２面上の対応する導
電性トレース１２に結合されている。導電性ビア３３の
内側部分は中空として示されているが、これは本発明の
限定ではなく、導電性ビア３３を導電性材料で充填して
もよい。半導体素子３０は、更に、はんだマスク層１
８，１９も含む。
【００１２】はんだボール３４を各々、フラックス(flu
x)の存在の下で、対応するボンディング・パッド１３上
に位置付け、はんだリフロー処理を行って金属接合(met
allurgical bond)を形成することにより、はんだボール
３４をボンディング・パッド１３に結合する。はんだボ
ールをボンディング・パッドに結合する技法は、当技術
では公知である。例えば、Wilson et al.に発行され、
本願と同一譲受人であるMotorola, Inc.に譲渡され
た、"METHOD FOR ATTACHING CONDUCTIVE BALLS TOA SUB
STRATE" と題する、米国特許第５，２８４，２８７号
は、はんだボールをボンディング・パッドに結合する方
法を教示している。この特許の内容は、本願にも含まれ
ているものとする。図２に示す実施例は、はんだボール
３４がボンディング・パッド１３に結合されるので、ボ
ール・グリッド・アレイ（ＢＧＡ）とも呼ばれることは
理解されよう。また、本発明は、ボンディング・パッド
１３に取り付けられたはんだボール３４を有することに
限定される訳ではないことも理解されよう。例えば、ピ
ンをボンディング・パッド１３に取り付けることによっ
て、ピン・グリッド・アレイ（ＰＧＡ）素子を形成する
ことができ、更に、銀製のパッドをボンディング・パッ
ド１３上に形成することによってランド・グリッド・ア
レイ(land grid array)（ＬＧＡ）素子を形成すること
もできる。
【００１３】例えば、銀充填エポキシ(silver filled e
poxy)のようなダイ取り付け材料３５によって、半導体
チップ３１をチップ取り付けパッド１７に結合する。ダ
イ取り付けに適した他の材料には、ゴム、シリコン、ポ
リウレタン、および熱可塑性物質(thermoplastics)が含
まれる。相互接続ワイヤ３７によって、チップ・ボンド
・パッド３６を対応する導電性トレース１４に結合す
る。半導体チップをチップ取り付けパッドに結合する技
法およびチップ・ボンド・パッドを導電性トレースにワ
イヤボンディングで接合する技法は、当業者にはよく知
られているものである。
【００１４】本発明の第１実施例によれば、半導体ダイ
３１を封入材３８で被覆する。更に特定すれば、基板支
持部２２を基板１１に結合することによって形成された
凹部２５に、封入材３８を充填する。封入材３８に適し
た材料には、Hysol FP4450という商標で販売されている
高純度、低応力、液体封入材、あるいはHysol CNB 648-
48またはHysol CNB 650-51という商標で販売されている
液体エポキシ封入材が含まれる。好ましくは、半導体チ
ップ３１の熱膨張率と一致する熱膨張率を有する封入材
３８を選択する。本発明によれば、半導体チップ３１と
接触する封入材３８の量は、基板１１と接触する封入材
３８の量よりも多いことに注意されたい。したがって、
半導体チップ３１に熱的に誘発される応力を低下させる
には、封入材３８の熱膨張率を基板１１よりも半導体チ
ップ３１に一致させるほうが望ましい。封入材３８と半
導体チップ３１の熱膨張率を一致させることの利点は、
半導体チップ３１と接触するワイヤの破壊(breakage)が
防止されることである。
【００１５】封入材３８は、水分、機械的応力、汚染、
導電性破片(conductive debris)、アルファ線放出(alph
a emission)などから半導体チップ３１を保護すること
に注意されたい。
【００１６】図３は、本発明の第２実施例による半導体
素子４０を示す高倍率断面図である。半導体素子４０
は、ＢＧＡパッケージ３２に結合された半導体チップ３
１を含み、半導体チップ３１は凹部２５内にある。第２
実施例によると、凹部２５を流体４３で充填し、キャッ
プ４１で被覆する。好ましくは、流体４３はシリコンの
ような不活性、高誘電体、熱導電性材料である。接着剤
４２を用いて、キャップ４１を半導体支持部２２に接合
する。キャップ４１に適した材料には、金属、プラスチ
ック、およびセラミクス材料が含まれる。接着剤４２に
適した材料は、例えば、カリフォルニア州のAblestik L
aboratories of Rancho Dominguezによって製造されて
いる、Ablebond TM 84-1Aのような、低硬化温度を有す
る熱硬化性接着剤である。図２を参照して説明した封入
材３８と同様に、キャップ４１は、水分、機械的応力、
汚染、導電性破片、アルファ線放出などから半導体チッ
プ３１を保護する。更に、キャップ４１の材料は、その
熱膨張率が基板支持部２２の熱膨張率と一致するように
選択することが好ましい。凹部２５は流体４３で充填さ
れるものとして示されているが、凹部２５を流体４３で
充填することは任意である点は理解されよう。
【００１７】図４は、本発明の第３実施例による半導体
素子５０の高倍率拡大断面図である。半導体素子５０
は、ＢＧＡパッケージ３２に結合された半導体チップ３
１を含み、半導体チップ３１は凹部２５内にある。凹部
２５の一部はキャップ５１によって被覆されている。一
例として、接着剤５５でキャップ５１を基板支持部２２
に接合する。更に特定すれば、キャップ５１は、中央の
凹部５３を包囲する突出部(raised portion)５２を有す
るシート状圧印金属(coined sheet of metal)と、基板
支持部２２に接合するためのキャップ支持部５４とから
成る。言い換えれば、キャップ５１は、基板支持部２２
の形状に沿った(contoured)部分即ちキャップ支持部５
４と、相互接続ワイヤ３７の形状に沿った部分即ち突出
部５２と、半導体チップ３１の形状に沿った部分即ち中
央凹部５３とを有するように形成される。キャップ５１
は相互接続ワイヤ３７から電気的に絶縁されていること
は理解されよう。
【００１８】好ましくは、キャップ５１の材料は、その
熱膨張率が基板支持部２２の熱膨張率と一致するように
選択される。更に、キャップ５１を、鉄層５６とアルミ
ニウム層５７とから成るバイメタル積層キャップとして
形成することによって、相互接続ワイヤ３７のインダク
タンスおよび半導体素子５０の共振周波数を最適化する
ことができる。一例として、鉄層５６の厚さは約１５０
μｍ、そしてアルミニウム層５７の厚さは約４５０μｍ
である。好ましくは、鉄層５６が半導体チップ３１に対
向する。
【００１９】以上の説明から、半導体素子を形成するた
めの方法および手段が提供されたことが認められよう。
半導体素子は、導電性トレースが表面に形成された薄い
基板と、それに取り付けられる基板支持部とを含む。基
板支持部は構造的強度を提供すると共に、薄い基板の補
強として機能する。このため、基板支持部は基板が歪む
のを防止するので、薄い基板の使用が可能となる。例え
ば、導電性トレースを有する薄い基板は、ＴＡＢ（自動
テープ接合）テープ程度の薄さとすることができ、導電
性トレースを有する薄い基板をロール状で処理すること
ができる。本発明の基板支持部の他の利点は、各半導体
チップ受容領域周囲にダムを形成する工程が不要となる
ことである。典型的に、ダムの形成には、多量の封入材
を必要とする。薄い基板上に導電性トレースを形成した
構造によって得られる他の利点は、薄い基板の対向側面
上のトレースのインダクタンスを容易に相殺できること
である。
【００２０】封入材は、基板支持部を形成するのに用い
られる材料よりもかなり高価なので、本発明は半導体素
子の製造コストを低減することができる。更に、ＧＴＰ
ＡＣ半導体素子のダムは連続的に作られ、それに要する
時間は、半導体素子の製造に必要な全時間に付け加えら
れる。本発明はダムの形成を不要とするので、材料コス
トの低減、および半導体素子を形成するためのサイクル
時間の短縮が実現する。当業者にはお分かりであろう
が、処理工程を省くことによって、結果的に歩留まりが
本質的に向上する。
【００２１】以上、本発明の特定実施例について示しか
つ説明したが、当業者には更に他の変更や改善が想起さ
れよう。本発明はここで示した特定の形状に限定される
のではないことは理解されるべきであり、特許請求の範
囲は、本発明の真の精神および範囲に該当する本発明の
変更全てに及ぶことを意図するものである。例えば、基
板支持部は多層基板に取り付けてもよい。
【図面の簡単な説明】
【図１】本発明の一実施例による処理における半導体素
子の一部を示す一部切り欠き上面図。
【図２】本発明の第１実施例による半導体素子の一部を
示す高倍率拡大断面図。
【図３】本発明の第２実施例による半導体素子の一部を
示す高倍率拡大断面図。
【図４】本発明の第３実施例による半導体素子の一部を
示す高倍率拡大断面図。
【符号の説明】
１０ 半導体素子部分 １１ 基板 １２，１４ 導電性トレース １３ ボンディング・パッド １７ 半導体チップ受容領域 ３３ 導電性ビア １８，１９ はんだマスク材料層 ２３ 開口 ２２ 板支持部 ２５ 凹部 ３０ 半導体素子 ３２ ＢＧＡパッケージ ３１ 半導体チップ ３４ はんだボール ３８ 封入材 ４０，５０ 半導体素子 ４１，５１ キャップ ３７ 相互接続ワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランシス・ジェイ・カーネイ アメリカ合衆国アリゾナ州ギルバート、 イースト・サジェブラッシュ・ストリー ト602 (72)発明者 ハリー・ジェイ・ゲイヤー アメリカ合衆国アリゾナ州フェニック ス、イースト・サン・ジュアン2035 (56)参考文献 特開 平５−283460（ＪＰ，Ａ) 特開 平４−354355（ＪＰ，Ａ) 特開 平６−69369（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１面および第２面を有した基板（１
    １）と、前記第１面はその上に設けられた少なくとも１
    つの導電性トレース（１４）と半導体チップ取り付けパ
    ッド領域（１７）とを有することと、前記第２面はその
    上に設けられた少なくとも１つのボンディング・パッド
    （１３）を有することと、同少なくとも１つのボンディ
    ング・パッド（１３）はビア（３３）によって前記少な
    くとも１つの導電性トレース（１４）に接続されている
    ことと、 前記基板（１１）に結合された基板支持部（２２）と、
    同基板支持部（２２）は前記基板（１１）に対して構造
    的強度を提供し、かつ前記半導体チップ取り付けパッド
    領域（１７）を露出する開口（２３）を有することとか
    らなり、同開口（２３）は前記基板（１１）と協働して
    凹部（２５）を形成している、半導体チップパッケー
    ジ。
  2. 【請求項２】 上面および底面を有する基板（１１）
    と、前記上面はその上に形成された半導体チップ取り付
    けパッド（１７）と導電性トレース（１４）とを有する
    ことと、前記底面はその上に形成されたボンディング・
    パッド（１３）を有することと、ビア（３３）が前記導
    電性トレース（１４）を前記ボンディング・パッド（１
    ３）に接続することと、 前記半導体チップ取り付けパッド（１７）に取り付けら
    れた半導体チップ（３１）と、 前記上面に結合された基板支持部（２２）とからなり、
    同基板支持部（２２）は開口（２３）を有し、かつ前記
    基板（１１）に対して構造的強度を提供し、前記半導体
    チップ（３１）は前記開口（２３）を通じて露出され、
    同開口（２３）は前記基板（１１）と協働して凹部（２
    ５）を形成している、半導体素子パッケージ。
  3. 【請求項３】 ダイ・ボンディング領域（１７）と少な
    くとも１つの導電性トレース（１４）とがその上に形成
    されている第１面と、ビア（３３）によって前記少なく
    とも１つの導電性トレース（１４）に接続された少なく
    とも１つのボンディング・パッド（１３）がその上に形
    成されている第２面とを有した基板（１１）を設ける工
    程と、 同基板（１１）に支持部（２２）を取り付ける工程とか
    らなり、同支持部（２２）は前記基板（１１）に対して
    機械的強度を提供し、かつ前記ダイ・ボンディング領域
    （１７）に整合させ、かつそれを露出させている開口
    （２３）を有する、半導体素子パッケージの製造方法。
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