JP3466073B2 - チューナ及び放送受信装置 - Google Patents
チューナ及び放送受信装置Info
- Publication number
- JP3466073B2 JP3466073B2 JP03695498A JP3695498A JP3466073B2 JP 3466073 B2 JP3466073 B2 JP 3466073B2 JP 03695498 A JP03695498 A JP 03695498A JP 3695498 A JP3695498 A JP 3695498A JP 3466073 B2 JP3466073 B2 JP 3466073B2
- Authority
- JP
- Japan
- Prior art keywords
- tuner
- transistor
- iic bus
- line
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は衛星放送及び／又は
地上波放送を受信するチューナ及び放送受信装置に関す
るものである。
地上波放送を受信するチューナ及び放送受信装置に関す
るものである。
【０００２】
【従来の技術】図７は従来の衛星放送受信用チューナを
ブロック図で示している。同図において、ＲＦ入力回路
７に入力されたＲＦ信号は次段のハイパスフィルタ８を
通ってＲＦ増幅器９に伝送され、ここで増幅された後、
アッテネータ１０で振幅を揃えられる。そして、更に可
変バンドパスフィルタ１１で帯域制限され、次段のミキ
サ１２でダウンコンバートされる。１３は局部発振器で
あり、その出力はミキサ１２へ与えられ、ＲＦ信号と混
合される。
ブロック図で示している。同図において、ＲＦ入力回路
７に入力されたＲＦ信号は次段のハイパスフィルタ８を
通ってＲＦ増幅器９に伝送され、ここで増幅された後、
アッテネータ１０で振幅を揃えられる。そして、更に可
変バンドパスフィルタ１１で帯域制限され、次段のミキ
サ１２でダウンコンバートされる。１３は局部発振器で
あり、その出力はミキサ１２へ与えられ、ＲＦ信号と混
合される。
【０００３】ＰＬＬシンセサイザ１４はＩＩＣ（Inter
Integrated Circuit）バス対応の制御端子にマイクロプ
ロセッサ（図示せず）から入力される選局データに基づ
いて局部発振器１３から出力する局部発振信号および可
変バンドパスフィルタ１１の中心周波数を設定するため
の制御信号を出力する。
Integrated Circuit）バス対応の制御端子にマイクロプ
ロセッサ（図示せず）から入力される選局データに基づ
いて局部発振器１３から出力する局部発振信号および可
変バンドパスフィルタ１１の中心周波数を設定するため
の制御信号を出力する。
【０００４】ミキサ１２からは前記局部発振信号とＲＦ
信号の差の周波数である中間周波数（ＩＦ）信号が出力
される。このＩＦ信号は、ＩＦ増幅器１５、ＩＦバンド
パスフィルタ１６を経て帯域制限され、ＦＭ復調回路１
７でＦＭ検波されてベースバンド出力端子から復調信号
として出力される。
信号の差の周波数である中間周波数（ＩＦ）信号が出力
される。このＩＦ信号は、ＩＦ増幅器１５、ＩＦバンド
パスフィルタ１６を経て帯域制限され、ＦＭ復調回路１
７でＦＭ検波されてベースバンド出力端子から復調信号
として出力される。
【０００５】ＦＭ復調回路１７は更にアッテネータ１０
へ与えるＡＧＣ信号を出力する部分と、選局周波数のず
れを補正するためのデジタルＡＦＴ（Ａｕｔｏｍａｔｉ
ｃＦｉｎｅ Ｔｕｎｉｎｇ）信号を出力する部分を有
し、そのＡＦＴ信号を出力する部分をＰＬＬシンセサイ
ザ１４の入力ポートに繋げることでＩＩＣバス対応の制
御端子からマイクロプロセッサにデジタルＡＦＴデータ
を出力出来る。
へ与えるＡＧＣ信号を出力する部分と、選局周波数のず
れを補正するためのデジタルＡＦＴ（Ａｕｔｏｍａｔｉ
ｃＦｉｎｅ Ｔｕｎｉｎｇ）信号を出力する部分を有
し、そのＡＦＴ信号を出力する部分をＰＬＬシンセサイ
ザ１４の入力ポートに繋げることでＩＩＣバス対応の制
御端子からマイクロプロセッサにデジタルＡＦＴデータ
を出力出来る。
【０００６】更に最近では、後段に映像処理や音声処理
回路を内蔵したタイプのチューナ、デジタル放送対応の
為、ＩＱ復調回路、ＬＩＮＫ復調回路を内蔵したチュー
ナも実用化されてきており、それぞれの回路の中心にＩ
ＩＣバス対応の集積回路が使用されている。
回路を内蔵したタイプのチューナ、デジタル放送対応の
為、ＩＱ復調回路、ＬＩＮＫ復調回路を内蔵したチュー
ナも実用化されてきており、それぞれの回路の中心にＩ
ＩＣバス対応の集積回路が使用されている。
【０００７】次に図８を参照して、従来の地上波放送受
信用チューナの動作について説明する。ＲＦ信号はＲＦ
入力７から、可変バンドパスフィルタ１１ａ、ＲＦ増幅
器９、可変バンドパスフィルタ１１ｂを通してダウンコ
ンバート用のミキサ１２に入力され、ここで別途局部発
振器１３から与えられる局部発振信号と混合される。
信用チューナの動作について説明する。ＲＦ信号はＲＦ
入力７から、可変バンドパスフィルタ１１ａ、ＲＦ増幅
器９、可変バンドパスフィルタ１１ｂを通してダウンコ
ンバート用のミキサ１２に入力され、ここで別途局部発
振器１３から与えられる局部発振信号と混合される。
【０００８】ＰＬＬシンセサイザ１４はＩＩＣバス対応
の制御端子にマイクロプロセッサ（図示せず）から入力
される選局データに基づいて局部発振器１３から出力す
る局部発振信号および可変帯域通過フィルタ１１ａ、１
１ｂの中心周波数を設定するための制御信号を出力す
る。
の制御端子にマイクロプロセッサ（図示せず）から入力
される選局データに基づいて局部発振器１３から出力す
る局部発振信号および可変帯域通過フィルタ１１ａ、１
１ｂの中心周波数を設定するための制御信号を出力す
る。
【０００９】ミキサ１２からは局部発振信号とＲＦ信号
の差の周波数である中間周波数（ＩＦ）信号が出力され
る。このＩＦ信号は、ＩＦ増幅器１５ａ、ＩＦバンドパ
スフィルタ１６を経て帯域制限され、ＩＦ増幅器１５ｂ
により増幅された後、ＩＦ出力端子よりＩＦ信号を出力
する。更にＲＦ変調器を内蔵したチューナも有りその回
路の中心にＩＩＣバス対応の集積回路が使用されてい
る。
の差の周波数である中間周波数（ＩＦ）信号が出力され
る。このＩＦ信号は、ＩＦ増幅器１５ａ、ＩＦバンドパ
スフィルタ１６を経て帯域制限され、ＩＦ増幅器１５ｂ
により増幅された後、ＩＦ出力端子よりＩＦ信号を出力
する。更にＲＦ変調器を内蔵したチューナも有りその回
路の中心にＩＩＣバス対応の集積回路が使用されてい
る。
【００１０】上述したいずれのチューナの場合でも、チ
ューナとマイクロプロセッサとの間ではマイクロプロセ
ッサがマスター、チューナがスレーブという関係になり
この関係が逆転することが無いのが特徴的である。
ューナとマイクロプロセッサとの間ではマイクロプロセ
ッサがマスター、チューナがスレーブという関係になり
この関係が逆転することが無いのが特徴的である。
【００１１】ＩＩＣバスはフィリプス社より提案されて
いる２線式の双方向シリアルバスで、構造が簡単である
ため高速のデータ送受信を必要としないＡＶ機器用の部
品には広く採用されている。
いる２線式の双方向シリアルバスで、構造が簡単である
ため高速のデータ送受信を必要としないＡＶ機器用の部
品には広く採用されている。
【００１２】
【発明が解決しようとする課題】ところで、バスは接続
される装置のインピーダンスが比較的高いためにノイズ
が乗りやすく、また様々な装置に繋がれるために多種の
ノイズの影響を受ける。
される装置のインピーダンスが比較的高いためにノイズ
が乗りやすく、また様々な装置に繋がれるために多種の
ノイズの影響を受ける。
【００１３】前述した衛星放送受信用チューナや地上波
放送受信用チューナでは、扱う信号周波数が広範囲に及
び、また信号レベルが小さいためにバスからの外来ノイ
ズによるＶＣＯ（局部発振回路を成す電圧制御発振器）
のフェイズノイズ劣化、信号ラインへのクロストークに
よりチューナ復調信号のＳ／Ｎ劣化、ＢＥＲ劣化等を引
き起こしてしまう。
放送受信用チューナでは、扱う信号周波数が広範囲に及
び、また信号レベルが小さいためにバスからの外来ノイ
ズによるＶＣＯ（局部発振回路を成す電圧制御発振器）
のフェイズノイズ劣化、信号ラインへのクロストークに
よりチューナ復調信号のＳ／Ｎ劣化、ＢＥＲ劣化等を引
き起こしてしまう。
【００１４】これらを防止する手法としてはバスライン
をバイパスコンデンサによりＧＮＤへ接続することが有
効である。
をバイパスコンデンサによりＧＮＤへ接続することが有
効である。
【００１５】しかしＩＩＣバスは規格によりバスライン
に接続出来る容量の上限値が合計４００ｐＦに制限され
ており、これにより接続出来る集積回路数とバイパスコ
ンデンサの容量値が制限されてしまう為、現在のＡＶ機
器のように多数のＩＩＣバス対応集積回路を搭載した場
合、上記問題点を防止する為に充分なバイパスコンデン
サ容量値を確保できなくなってしまう。
に接続出来る容量の上限値が合計４００ｐＦに制限され
ており、これにより接続出来る集積回路数とバイパスコ
ンデンサの容量値が制限されてしまう為、現在のＡＶ機
器のように多数のＩＩＣバス対応集積回路を搭載した場
合、上記問題点を防止する為に充分なバイパスコンデン
サ容量値を確保できなくなってしまう。
【００１６】そこで本発明の目的はＩＩＣバスラインの
バイパスコンデンサに充分な容量を確保出来るようにし
た、チューナ及び放送受信装置を提供することにある。
バイパスコンデンサに充分な容量を確保出来るようにし
た、チューナ及び放送受信装置を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成する為に
請求項１の発明は、バイパス容量が付加されたＩＩＣバ
スを通して外部回路と接続されるチューナの内部におけ
るＩＩＣバスラインにバッファを設けて外部回路側のＩ
ＩＣバスラインのバイパス容量とチューナ回路側のＩＩ
Ｃバスラインのバイパス容量を分離したチューナにおい
て、前記バッファを、制御端子がチューナ外部のＩＩＣ
バスラインに接続され入力端子が接地され出力端子がチ
ューナ内部のＩＩＣバスラインに接続された第１の３ス
テートバッファと、制御端子が前記チューナ内部のＩＩ
Ｃバスラインに接続されるとともに抵抗を介して直流電
源に接続され入力端子が接地され出力端子が前記チュー
ナ外部のＩＩＣバスラインに接続される第２の３ステー
トバッファとで構成したことを特徴とする。
請求項１の発明は、バイパス容量が付加されたＩＩＣバ
スを通して外部回路と接続されるチューナの内部におけ
るＩＩＣバスラインにバッファを設けて外部回路側のＩ
ＩＣバスラインのバイパス容量とチューナ回路側のＩＩ
Ｃバスラインのバイパス容量を分離したチューナにおい
て、前記バッファを、制御端子がチューナ外部のＩＩＣ
バスラインに接続され入力端子が接地され出力端子がチ
ューナ内部のＩＩＣバスラインに接続された第１の３ス
テートバッファと、制御端子が前記チューナ内部のＩＩ
Ｃバスラインに接続されるとともに抵抗を介して直流電
源に接続され入力端子が接地され出力端子が前記チュー
ナ外部のＩＩＣバスラインに接続される第２の３ステー
トバッファとで構成したことを特徴とする。
【００１８】このような構成によると、チューナ内部の
バスラインに係るバイパス容量と外部のバスラインに係
るバイパス容量が分離されるので、チューナ内部のバイ
パス容量として最大容量の４００ＰＦを割り当てること
ができる。
バスラインに係るバイパス容量と外部のバスラインに係
るバイパス容量が分離されるので、チューナ内部のバイ
パス容量として最大容量の４００ＰＦを割り当てること
ができる。
【００１９】また、請求項２の発明は、バイパス容量が
付加されたＩＩＣバスを通して外部回路と接続されるチ
ューナの内部におけるＩＩＣバスラインにバッファを設
けて外部回路側のＩＩＣバスラインのバイパス容量とチ
ューナ回路側のＩＩＣバスラインのバイパス容量を分離
したチューナにおいて、前記バッファを、オープンドレ
イン出力型の第１、第２、第３、第４のインバータと、
第１、第２、第３の抵抗とで構成して成り、その第１の
インバータの入力端子と第３のインバータの出力端子が
チューナ外部のＩＩＣバスラインに接続され、第２のイ
ンバータの出力端子と第４のインバータの入力端子がチ
ューナ内部のＩＩＣバスラインに接続され、第１のイン
バータの出力端子と第２のインバータの入力端子が第１
抵抗を介して直流電源に接続され、第３のインバータの
入力端子と第４のインバータの出力端子が第２抵抗を介
して前記直流電源に接続され、第２のインバータの出力
端子と第４のインバータの入力端子が第３抵抗を介して
前記直流電源に接続されていることを特徴とする。
付加されたＩＩＣバスを通して外部回路と接続されるチ
ューナの内部におけるＩＩＣバスラインにバッファを設
けて外部回路側のＩＩＣバスラインのバイパス容量とチ
ューナ回路側のＩＩＣバスラインのバイパス容量を分離
したチューナにおいて、前記バッファを、オープンドレ
イン出力型の第１、第２、第３、第４のインバータと、
第１、第２、第３の抵抗とで構成して成り、その第１の
インバータの入力端子と第３のインバータの出力端子が
チューナ外部のＩＩＣバスラインに接続され、第２のイ
ンバータの出力端子と第４のインバータの入力端子がチ
ューナ内部のＩＩＣバスラインに接続され、第１のイン
バータの出力端子と第２のインバータの入力端子が第１
抵抗を介して直流電源に接続され、第３のインバータの
入力端子と第４のインバータの出力端子が第２抵抗を介
して前記直流電源に接続され、第２のインバータの出力
端子と第４のインバータの入力端子が第３抵抗を介して
前記直流電源に接続されていることを特徴とする。
【００２０】この場合も、チューナ内部のバスラインに
係るバイパス容量と外部のバスラインに係るバイパス容
量が分離されるので、チューナ内部のバイパス容量とし
て最大容量の４００ｐＦを割り当てることができる。
係るバイパス容量と外部のバスラインに係るバイパス容
量が分離されるので、チューナ内部のバイパス容量とし
て最大容量の４００ｐＦを割り当てることができる。
【００２１】また、請求項３の発明は、バイパス容量が
付加されたＩＩＣバスを通して外部回路と接続されるチ
ューナの内部におけるＩＩＣバスラインにバッファを設
けて外部回路側のＩＩＣバスラインのバイパス容量とチ
ューナ回路側のＩＩＣバスラインのバイパス容量を分離
したチューナにおいて、前記バッファを、ＰＮＰ型又は
Ｐチャンネル型の第１トランジスタと、ＮＰＮ型又はＮ
チャンネル型の第２、第３、第４、第５トランジスタ
と、第１、第２抵抗とで構成して成り、その第１トラン
ジスタのベース又はゲートと第２トランジスタのベース
又はゲートがチューナ外部のＩＩＣバスラインに接続さ
れ、第１トランジスタのエミッタ又はソースを直流電源
に接続し、第２トランジスタのエミッタ又はソースを接
地し、且つ第１トランジスタのコレクタ又はドレインと
第２トランジスタのコレクタ又はドレインを第３トラン
ジスタのベース又はゲートに接続し、その第３トランジ
スタのエミッタ又はソースを接地し、且つ第３トランジ
スタのコレクタ又はドレインをチューナ内部のＩＩＣバ
スラインに接続するとともに第１抵抗を介して前記直流
電源に接続し、ＮＰＮ型の第４トランジスタのエミッタ
又はソースを接地するとともにベース又はゲートを前記
チューナ内部のＩＩＣバスラインに接続し、且つコレク
タ又はドレインを第２抵抗を介して前記直流電源に接続
し、ＮＰＮ型の第５トランジスタのエミッタ又はソース
を接地するとともにベース又はゲートを第４トランジス
タのコレクタ又はドレインに接続し、且つコレクタ又は
ドレインをチューナ外部のＩＩＣバスラインに接続した
ことを特徴とする。
付加されたＩＩＣバスを通して外部回路と接続されるチ
ューナの内部におけるＩＩＣバスラインにバッファを設
けて外部回路側のＩＩＣバスラインのバイパス容量とチ
ューナ回路側のＩＩＣバスラインのバイパス容量を分離
したチューナにおいて、前記バッファを、ＰＮＰ型又は
Ｐチャンネル型の第１トランジスタと、ＮＰＮ型又はＮ
チャンネル型の第２、第３、第４、第５トランジスタ
と、第１、第２抵抗とで構成して成り、その第１トラン
ジスタのベース又はゲートと第２トランジスタのベース
又はゲートがチューナ外部のＩＩＣバスラインに接続さ
れ、第１トランジスタのエミッタ又はソースを直流電源
に接続し、第２トランジスタのエミッタ又はソースを接
地し、且つ第１トランジスタのコレクタ又はドレインと
第２トランジスタのコレクタ又はドレインを第３トラン
ジスタのベース又はゲートに接続し、その第３トランジ
スタのエミッタ又はソースを接地し、且つ第３トランジ
スタのコレクタ又はドレインをチューナ内部のＩＩＣバ
スラインに接続するとともに第１抵抗を介して前記直流
電源に接続し、ＮＰＮ型の第４トランジスタのエミッタ
又はソースを接地するとともにベース又はゲートを前記
チューナ内部のＩＩＣバスラインに接続し、且つコレク
タ又はドレインを第２抵抗を介して前記直流電源に接続
し、ＮＰＮ型の第５トランジスタのエミッタ又はソース
を接地するとともにベース又はゲートを第４トランジス
タのコレクタ又はドレインに接続し、且つコレクタ又は
ドレインをチューナ外部のＩＩＣバスラインに接続した
ことを特徴とする。
【００２２】この場合も、チューナ内部のバスラインに
係るバイパス容量と外部のバスラインに係るバイパス容
量が分離されるので、チューナ内部のバイパス容量とし
て最大容量の４００ｐＦを割り当てることができる。
係るバイパス容量と外部のバスラインに係るバイパス容
量が分離されるので、チューナ内部のバイパス容量とし
て最大容量の４００ｐＦを割り当てることができる。
【００２３】請求項４の発明は、請求項１〜３のいずれ
かに記載のチューナを有する放送受信装置であることを
特徴とする。 このような構成によると、ＩＩＣバスに対
応した集積回路を複数内蔵する衛星放送受信用又は地上
波放送用チューナにおけるシャーシ内部のＩＩＣバスラ
イン上に並列接続で各集積回路毎、又は各回路ブロック
毎に複数のバッファー回路を設けることで、チューナ外
部の主バス経路と、チューナ内部の各集積回路毎、又は
各回路ブロック毎の副バス経路を容量的に独立して考え
ることが出来る為、副バス経路に最大容量４００ｐＦを
割り当てることができ、チューナ内部各集積回路毎、又
は各回路ブロック毎で充分なバイパスコンデンサ容量を
確保することが出来る。
かに記載のチューナを有する放送受信装置であることを
特徴とする。 このような構成によると、ＩＩＣバスに対
応した集積回路を複数内蔵する衛星放送受信用又は地上
波放送用チューナにおけるシャーシ内部のＩＩＣバスラ
イン上に並列接続で各集積回路毎、又は各回路ブロック
毎に複数のバッファー回路を設けることで、チューナ外
部の主バス経路と、チューナ内部の各集積回路毎、又は
各回路ブロック毎の副バス経路を容量的に独立して考え
ることが出来る為、副バス経路に最大容量４００ｐＦを
割り当てることができ、チューナ内部各集積回路毎、又
は各回路ブロック毎で充分なバイパスコンデンサ容量を
確保することが出来る。
【００２４】
【発明の実施の形態】以下、本発明の詳細を図示の実施
例によって説明する。第１の実施形態を示す図１におい
て、１は衛星放送チューナ（地上波放送チューナであっ
てもよい）であり、チューナの構成のうち、ＰＬＬ選局
回路２３部分のみを示している。このＰＬＬ選局回路２
３は図７や図８に示すＰＬＬシンセサイザ１４に対応す
る。
例によって説明する。第１の実施形態を示す図１におい
て、１は衛星放送チューナ（地上波放送チューナであっ
てもよい）であり、チューナの構成のうち、ＰＬＬ選局
回路２３部分のみを示している。このＰＬＬ選局回路２
３は図７や図８に示すＰＬＬシンセサイザ１４に対応す
る。
【００２５】チューナ１はバッファ回路２４、２５が設
けられており、このバッファ回路２４、２５によってＩ
ＩＣバスラインは外部回路側のバスライン２１、２２と
内部側のバスライン３１、３２とに分断されている。２
は外部回路であり、ＩＩＣバスライン２１、２２にマイ
クロプロセッサ３と、他のチューナ４と他の集積回路５
が接続されている。
けられており、このバッファ回路２４、２５によってＩ
ＩＣバスラインは外部回路側のバスライン２１、２２と
内部側のバスライン３１、３２とに分断されている。２
は外部回路であり、ＩＩＣバスライン２１、２２にマイ
クロプロセッサ３と、他のチューナ４と他の集積回路５
が接続されている。
【００２６】図１において、チューナ１と外部回路２は
放送受信装置を構成している。前記他のチューナ４は例
えば衛星放送チューナであってもよく、図８のような地
上波放送チューナであってもよい。集積回路５は例えば
音声多重回路である。
放送受信装置を構成している。前記他のチューナ４は例
えば衛星放送チューナであってもよく、図８のような地
上波放送チューナであってもよい。集積回路５は例えば
音声多重回路である。
【００２７】外部のＩＩＣバス２１、２２にはそれぞれ
バイパスコンデンサＣ１、Ｃ１が接続されている。一
方、内部のＩＩＣバス３１、３２にもバイパスコンデン
サＣ３、Ｃ３が接続されている。Ｃ１、Ｃ３は他端がグ
ランドに接続されている。チューナ１内部には浮遊容量
Ｃ４が存在するが、この浮遊容量はコンデンサＣ３、Ｃ
３と並列になっていると考えてよい。
バイパスコンデンサＣ１、Ｃ１が接続されている。一
方、内部のＩＩＣバス３１、３２にもバイパスコンデン
サＣ３、Ｃ３が接続されている。Ｃ１、Ｃ３は他端がグ
ランドに接続されている。チューナ１内部には浮遊容量
Ｃ４が存在するが、この浮遊容量はコンデンサＣ３、Ｃ
３と並列になっていると考えてよい。
【００２８】チューナ内部のＩＩＣバス３１、３２に係
るそれぞれのトータル容量をＣ２とすると、このＣ２は
Ｃ１とはバッファ回路２４、２５でインピーダンス的に
分離されている。従って、Ｃ１と同様、Ｃ２は４００Ｐ
Ｆ以下であればよい。Ｃ１〜Ｃ４の関係について式で表
わすと、次のようになる。
るそれぞれのトータル容量をＣ２とすると、このＣ２は
Ｃ１とはバッファ回路２４、２５でインピーダンス的に
分離されている。従って、Ｃ１と同様、Ｃ２は４００Ｐ
Ｆ以下であればよい。Ｃ１〜Ｃ４の関係について式で表
わすと、次のようになる。
【００２９】Ｃ３＝Ｃ２−Ｃ４
Ｃ１≦４００ＰＦ、 Ｃ２≦４００ＰＦ
Ｃ３》Ｃ４
【００３０】従って、チューナ内部のバイパスコンデン
サＣ３の外部のバス２１、２２とは無関係に最大容量４
００ＰＦ近くまで許容される。
サＣ３の外部のバス２１、２２とは無関係に最大容量４
００ＰＦ近くまで許容される。
【００３１】図２は本発明の第２の実施形態を示してい
る。この実施形態は図１の第１実施形態に比し、チュー
ナ１にＰＬＬ選局回路２３以外にもう１つの集積回路２
７が設けられているとともに、この集積回路２７とつな
がるＩＩＣバス４１、４２、５１、５２と、バッファ回
路２９、３０が図示の如く設けられている。
る。この実施形態は図１の第１実施形態に比し、チュー
ナ１にＰＬＬ選局回路２３以外にもう１つの集積回路２
７が設けられているとともに、この集積回路２７とつな
がるＩＩＣバス４１、４２、５１、５２と、バッファ回
路２９、３０が図示の如く設けられている。
【００３２】その他の部分（図１と同一の部分）には同
一の符号を付している。ただし、コンデンサＣ３、容量
Ｃ４、Ｃ２はＰＬＬ回路２３側については、Ｃ３ａ、Ｃ
４ａ、Ｃ２ａとし、集積回路２７側についてはＣ３ｂ、
Ｃ４ｂ、Ｃ２ｂとしている。これらのコンデンサ、容量
及びコンデンサＣ１の関係を式で表わすと、
一の符号を付している。ただし、コンデンサＣ３、容量
Ｃ４、Ｃ２はＰＬＬ回路２３側については、Ｃ３ａ、Ｃ
４ａ、Ｃ２ａとし、集積回路２７側についてはＣ３ｂ、
Ｃ４ｂ、Ｃ２ｂとしている。これらのコンデンサ、容量
及びコンデンサＣ１の関係を式で表わすと、
【００３３】Ｃ３ａ＝Ｃ２ａ−Ｃ４ａ
Ｃ１≦４００ｐＦ、Ｃ２ａ≦４００ｐＦ
Ｃ３ａ＞＞Ｃ４ａ
Ｃ３ｂ＝Ｃ２ｂ−Ｃ４ｂ
Ｃ１≦４００ｐＦ、Ｃ２ｂ≦４００ｐＦ
Ｃ３ｂ＞＞Ｃ４ｂ
【００３４】となる。尚、第２実施形態において、チュ
ーナ１内の集積回路２７としてはＰＣＭ処理集積回路や
ＲＦ変調用集積回路が該当する。
ーナ１内の集積回路２７としてはＰＣＭ処理集積回路や
ＲＦ変調用集積回路が該当する。
【００３５】図３〜図６はそれぞれ上記バッファ回路の
構成例を示している。まず、図３において、１００はチ
ューナ外部のＩＩＣバス２１又は２２に接続される第１
端子、１０１はチューナ１内部のＩＩＣバスに接続され
る第２端子である。Ｖｃｃは直流電源、Ｒ１は抵抗であ
る。また、１０２と１０３は３ステートバッファであ
り、入力がグランドに接続され、出力が端子１０２又は
１００に接続され、制御端子が端子１００又は１０１に
接続されている。
構成例を示している。まず、図３において、１００はチ
ューナ外部のＩＩＣバス２１又は２２に接続される第１
端子、１０１はチューナ１内部のＩＩＣバスに接続され
る第２端子である。Ｖｃｃは直流電源、Ｒ１は抵抗であ
る。また、１０２と１０３は３ステートバッファであ
り、入力がグランドに接続され、出力が端子１０２又は
１００に接続され、制御端子が端子１００又は１０１に
接続されている。
【００３６】今、第１端子１００側のデータを第２端子
１０１側へ伝送する場合を考える。まず、第１端子１０
０に外部より“１”が与えられると、バッファ１０２は
入力に拘らず（即ち、グランドされているか否かに拘ら
ず）、“１”を出力する。従って、第１端子１００の
“１”が第２端子１０１へ伝送されたことになる。この
とき、バッファ１０３の制御端子には“１”が印加され
るので、該バッファ１０３も“１”を出力する。従っ
て、第１端子１００の“１”と同一であり、バッファ１
０３の出力によって入力が損なわれることはない。
１０１側へ伝送する場合を考える。まず、第１端子１０
０に外部より“１”が与えられると、バッファ１０２は
入力に拘らず（即ち、グランドされているか否かに拘ら
ず）、“１”を出力する。従って、第１端子１００の
“１”が第２端子１０１へ伝送されたことになる。この
とき、バッファ１０３の制御端子には“１”が印加され
るので、該バッファ１０３も“１”を出力する。従っ
て、第１端子１００の“１”と同一であり、バッファ１
０３の出力によって入力が損なわれることはない。
【００３７】次に、第１端子１００に外部より“０”が
与えられると、バッファは入力（グランド電圧）を出力
するので、第２端子１０１は“０”となる。このとき、
バッファ１０３も“０”を出力する。このようにして第
１端子１００のデータが第２端子１０１側へ伝送され
る。逆に、第２端子１０１側のデータを第１端子側へ伝
送する場合も、説明は省略するが、間違いなく伝送され
る。
与えられると、バッファは入力（グランド電圧）を出力
するので、第２端子１０１は“０”となる。このとき、
バッファ１０３も“０”を出力する。このようにして第
１端子１００のデータが第２端子１０１側へ伝送され
る。逆に、第２端子１０１側のデータを第１端子側へ伝
送する場合も、説明は省略するが、間違いなく伝送され
る。
【００３８】図４のバッファ回路は４個のオープンドレ
イン出力インバータ２０１〜２０４と３個の抵抗Ｒ２〜
Ｒ４を図示の如く接続して構成されている。この場合の
データ伝送の動作は簡単且つ明白であるので、説明を省
略する。
イン出力インバータ２０１〜２０４と３個の抵抗Ｒ２〜
Ｒ４を図示の如く接続して構成されている。この場合の
データ伝送の動作は簡単且つ明白であるので、説明を省
略する。
【００３９】図５のバッファ回路はバイポーラトランジ
スタＱ１〜Ｑ５で構成されている。Ｑ１はＰＮＰ型のト
ランジスタであり、そのエミッタは電源Ｖｃｃに接続さ
れている。Ｑ２、Ｑ３、Ｑ４、Ｑ５はＮＰＮ型のトラン
ジスタであり、そのエミッタはグランドに接続されてい
る。
スタＱ１〜Ｑ５で構成されている。Ｑ１はＰＮＰ型のト
ランジスタであり、そのエミッタは電源Ｖｃｃに接続さ
れている。Ｑ２、Ｑ３、Ｑ４、Ｑ５はＮＰＮ型のトラン
ジスタであり、そのエミッタはグランドに接続されてい
る。
【００４０】トランジスタＱ１、Ｑ２のコレクタは次段
のトランジスタＱ３のベースに共通に接続されている。
トランジスタＱ３、Ｑ４のコレクタは抵抗Ｒ５、Ｒ６を
介して電源Ｖｃｃに接続されており、またトランジスタ
Ｑ４のコレクタはトランジスタＱ５のベースに接続され
ている。トランジスタＱ１、Ｑ２のベースとＱ５のコレ
クタは第１端子１００に接続され、トランジスタＱ３の
コレクタとＱ４のベースは第２端子１０１に接続されて
いる。
のトランジスタＱ３のベースに共通に接続されている。
トランジスタＱ３、Ｑ４のコレクタは抵抗Ｒ５、Ｒ６を
介して電源Ｖｃｃに接続されており、またトランジスタ
Ｑ４のコレクタはトランジスタＱ５のベースに接続され
ている。トランジスタＱ１、Ｑ２のベースとＱ５のコレ
クタは第１端子１００に接続され、トランジスタＱ３の
コレクタとＱ４のベースは第２端子１０１に接続されて
いる。
【００４１】第１端子１００に“１”が入力されると、
トランジスタＱ２がオン、Ｑ１、Ｑ３がオフし、第２端
子１０１は“１”となる。このとき、トランジスタＱ４
がオン、Ｑ５がオフとなる。次に、第１端子１００に
“０”が入力された場合は、トランジスタＱ２、Ｑ４が
オフ、Ｑ１、Ｑ３、Ｑ５がオンとなり、“０”が第２端
子１０１へ伝送される。
トランジスタＱ２がオン、Ｑ１、Ｑ３がオフし、第２端
子１０１は“１”となる。このとき、トランジスタＱ４
がオン、Ｑ５がオフとなる。次に、第１端子１００に
“０”が入力された場合は、トランジスタＱ２、Ｑ４が
オフ、Ｑ１、Ｑ３、Ｑ５がオンとなり、“０”が第２端
子１０１へ伝送される。
【００４２】第１端子１００はデータの受け側になる場
合、図示のようにＩＩＣバスの規格により“１”（電源
ＶDD）にプルアップされている。Ｒoはそのプルアップ
抵抗である。第２端子１０１に“１”が入力されると、
トランジスタＱ４がオン、Ｑ５がオフになり、第１端子
１００は“１”となる。このとき、トランジスタＱ２が
オン、Ｑ１、Ｑ３がオフとなる。次に、第２端子１０１
に“０”が入力された場合、トランジスタＱ４がオフ、
Ｑ５がオンになり、“０”が第１端子１００へ伝送され
る。尚、データが到来しないときと、“１”が到来した
ときは共に同じ出力（“１”）となるが、データの場合
は“１”と“０”が混ざりあっており、絶えず“１”が
続く状態（データが到来しない状態）とは区別される。
合、図示のようにＩＩＣバスの規格により“１”（電源
ＶDD）にプルアップされている。Ｒoはそのプルアップ
抵抗である。第２端子１０１に“１”が入力されると、
トランジスタＱ４がオン、Ｑ５がオフになり、第１端子
１００は“１”となる。このとき、トランジスタＱ２が
オン、Ｑ１、Ｑ３がオフとなる。次に、第２端子１０１
に“０”が入力された場合、トランジスタＱ４がオフ、
Ｑ５がオンになり、“０”が第１端子１００へ伝送され
る。尚、データが到来しないときと、“１”が到来した
ときは共に同じ出力（“１”）となるが、データの場合
は“１”と“０”が混ざりあっており、絶えず“１”が
続く状態（データが到来しない状態）とは区別される。
【００４３】以上の通りバッファ回路は双方向にデータ
伝送できるように構成されるが、バッファー回路を図３
のように、３−ＳＴＡＴＥ出力、又はオープンドレイン
出力のデジタル集積回路により構成することでバッファ
回路を１チップで簡易に構成出来、かつＨＩ、ＬＯＷの
スレッショルドレベルを広く取ることが出来る為、除去
できるノイズレベルを大きく取れる。
伝送できるように構成されるが、バッファー回路を図３
のように、３−ＳＴＡＴＥ出力、又はオープンドレイン
出力のデジタル集積回路により構成することでバッファ
回路を１チップで簡易に構成出来、かつＨＩ、ＬＯＷの
スレッショルドレベルを広く取ることが出来る為、除去
できるノイズレベルを大きく取れる。
【００４４】また、図５に示すように、バッファー回路
をバイポーラトランジスタにより構成したり、図６に示
すように、バッファー回路を電界効果トランジスタによ
り構成することで回路を安価に構成出来る他、実装面積
を小さく出来、かつＨＩ、ＬＯＷのスレッショルドレベ
ル間のレベルをもつノイズを除去できる。
をバイポーラトランジスタにより構成したり、図６に示
すように、バッファー回路を電界効果トランジスタによ
り構成することで回路を安価に構成出来る他、実装面積
を小さく出来、かつＨＩ、ＬＯＷのスレッショルドレベ
ル間のレベルをもつノイズを除去できる。
【００４５】以上、本発明の実施形態について説明した
が、本発明を実施するに際し、マイクロプロセッサ３の
プログラムでバッファ回路の遅延量を配慮しておくのが
望ましい。それによりデータの伝送誤りを防止すること
ができる。
が、本発明を実施するに際し、マイクロプロセッサ３の
プログラムでバッファ回路の遅延量を配慮しておくのが
望ましい。それによりデータの伝送誤りを防止すること
ができる。
【００４６】
【発明の効果】以上説明したように本発明によれば、Ｉ
ＩＣバスに対応した集積回路を内蔵する衛星放送受信用
又は地上波放送受信用チューナにおいて簡単なバッファ
ー回路を内蔵することで、チューナ外部のバス経路を考
慮する事無くチューナ内部のバスライン容量を最大近く
まで設定出来る為、バスからの外来ノイズ又はチューナ
内部から回り込むノイズによるＶＣＯのフェイズノイズ
劣化、信号ラインへのクロストークによりチューナ復調
信号のＳ／Ｎ劣化、ＢＥＲ劣化等の改善を実現出来る。
ＩＣバスに対応した集積回路を内蔵する衛星放送受信用
又は地上波放送受信用チューナにおいて簡単なバッファ
ー回路を内蔵することで、チューナ外部のバス経路を考
慮する事無くチューナ内部のバスライン容量を最大近く
まで設定出来る為、バスからの外来ノイズ又はチューナ
内部から回り込むノイズによるＶＣＯのフェイズノイズ
劣化、信号ラインへのクロストークによりチューナ復調
信号のＳ／Ｎ劣化、ＢＥＲ劣化等の改善を実現出来る。
【図１】本発明のチューナ及び放送受信装置の第１実施
形態を示す回路ブロック図。
形態を示す回路ブロック図。
【図２】本発明のチューナ及び放送受信装置の第２実施
形態を示す回路ブロック図。
形態を示す回路ブロック図。
【図３】上記第１、第２実施形態において用いられるバ
ッファ回路を示す回路図。
ッファ回路を示す回路図。
【図４】上記第１、第２実施形態において用いられるバ
ッファ回路を示す回路図。
ッファ回路を示す回路図。
【図５】上記第１、第２実施形態において用いられるバ
ッファ回路を示す回路図。
ッファ回路を示す回路図。
【図６】上記第１、第２実施形態において用いられるバ
ッファ回路を示す回路図。
ッファ回路を示す回路図。
【図７】従来の衛星放送受信用チューナの簡単な回路ブ
ロック図。
ロック図。
【図８】従来の地上波放送受信用チューナの簡単な回路
ブロック図。
ブロック図。
１ チューナ
２ 外部回路、
３ マイクロプロセッサ
４ 他のチューナ
５ 他の集積回路
２１、２２、３１、３２、４１、４２ ＩＩＣバスライ
ン ２３ ＰＬＬ選局回路 ２４、２５、２９、３０ バッファ回路 Ｃ１、Ｃ３ バイパスコンデンサ
ン ２３ ＰＬＬ選局回路 ２４、２５、２９、３０ バッファ回路 Ｃ１、Ｃ３ バイパスコンデンサ
Claims (4)
- 【請求項１】バイパス容量が付加されたＩＩＣバスを通
して外部回路と接続されるチューナの内部におけるＩＩ
Ｃバスラインにバッファを設けて外部回路側のＩＩＣバ
スラインのバイパス容量とチューナ回路側のＩＩＣバス
ラインのバイパス容量を分離したチューナにおいて、 前記バッファを、制御端子がチューナ外部のＩＩＣバス
ラインに接続され入力端子が接地され出力端子がチュー
ナ内部のＩＩＣバスラインに接続された第１の３ステー
トバッファと、制御端子が前記チューナ内部のＩＩＣバ
スラインに接続されるとともに抵抗を介して直流電源に
接続され入力端子が接地され出力端子が前記チューナ外
部のＩＩＣバスラインに接続される第２の３ステートバ
ッファとで構成した ことを特徴とするチューナ。 - 【請求項２】バイパス容量が付加されたＩＩＣバスを通
して外部回路と接続されるチューナの内部におけるＩＩ
Ｃバスラインにバッファを設けて外部回路側のＩＩＣバ
スラインのバイパス容量とチューナ回路側のＩＩＣバス
ラインのバイパス容量を分離したチューナにおいて、 前記バッファを、オープンドレイン出力型の第１、第
２、第３、第４のインバータと、第１、第２、第３の抵
抗とで構成して成り、その第１のインバータの入力端子
と第３のインバータの出力端子がチューナ外部のＩＩＣ
バスラインに接続され、第２のインバータの出力端子と
第４のインバータの入力端子がチューナ内部のＩＩＣバ
スラインに接続され、第１のインバータの出力端子と第
２のインバータの入力端子が第１抵抗を介して直流電源
に接続され、第３のインバータの入力端子と第４のイン
バータの出力端子が第２抵抗を介して前記直流電源に接
続され、第２のインバータの出力端子と第４のインバー
タの入力端子が第３抵抗を介して前記直流電源に接続さ
れていることを特徴とするチューナ。 - 【請求項３】バイパス容量が付加されたＩＩＣバスを通
して外部回路と接続されるチューナの内部におけるＩＩ
Ｃバスラインにバッファを設けて外部回路側のＩＩＣバ
スラインのバイパス容量とチューナ回路側のＩＩＣバス
ラインのバイパス容量を分離したチューナにおいて、 前記バッファを、ＰＮＰ型又はＰチャンネル型の第１ト
ランジスタと、ＮＰＮ 型又はＮチャンネル型の第２、第
３、第４、第５トランジスタと、第１、第２抵抗とで構
成して成り、その第１トランジスタのベース又はゲート
と第２トランジスタのベース又はゲートがチューナ外部
のＩＩＣバスラインに接続され、第１トランジスタのエ
ミッタ又はソースを直流電源に接続し、第２トランジス
タのエミッタ又はソースを接地し、且つ第１トランジス
タのコレクタ又はドレインと第２トランジスタのコレク
タ又はドレインを第３トランジスタのベース又はゲート
に接続し、その第３トランジスタのエミッタ又はソース
を接地し、且つ第３トランジスタのコレクタ又はドレイ
ンをチューナ内部のＩＩＣバスラインに接続するととも
に第１抵抗を介して前記直流電源に接続し、ＮＰＮ型の
第４トランジスタのエミッタ又はソースを接地するとと
もにベース又はゲートを前記チューナ内部のＩＩＣバス
ラインに接続し、且つコレクタ又はドレインを第２抵抗
を介して前記直流電源に接続し、ＮＰＮ型の第５トラン
ジスタのエミッタ又はソースを接地するとともにベース
又はゲートを第４トランジスタのコレクタ又はドレイン
に接続し、且つコレクタ又はドレインをチューナ外部の
ＩＩＣバスラインに接続したことを特徴とするチュー
ナ。 - 【請求項４】請求項１〜３のいずれかに記載のチューナ
を有する放送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03695498A JP3466073B2 (ja) | 1998-02-19 | 1998-02-19 | チューナ及び放送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03695498A JP3466073B2 (ja) | 1998-02-19 | 1998-02-19 | チューナ及び放送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11234158A JPH11234158A (ja) | 1999-08-27 |
| JP3466073B2 true JP3466073B2 (ja) | 2003-11-10 |
Family
ID=12484150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03695498A Expired - Fee Related JP3466073B2 (ja) | 1998-02-19 | 1998-02-19 | チューナ及び放送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3466073B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10058793A1 (de) * | 2000-11-27 | 2002-06-13 | Thomson Brandt Gmbh | Datenbus |
| US6816203B2 (en) | 2001-08-28 | 2004-11-09 | Thomson Licensing S.A. | Method and apparatus for isolating noise from a tuner in a television signal receiver |
-
1998
- 1998-02-19 JP JP03695498A patent/JP3466073B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11234158A (ja) | 1999-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7336939B2 (en) | Integrated tracking filters for direct conversion and low-IF single conversion broadband filters | |
| US7333565B2 (en) | Semiconductor integrated circuit for communication | |
| US20060128334A1 (en) | Wireless communication receiver | |
| JP2008160660A (ja) | フロントエンド回路 | |
| JP2001077648A (ja) | ポリフェイズフィルタおよびこれを使用した受信機 | |
| US6006081A (en) | Communications receivers | |
| JP3466073B2 (ja) | チューナ及び放送受信装置 | |
| JPH08500713A (ja) | テレビジョンの第１検出器からそれぞれの入力フィルタを通じて信号を供給する並列形非同調画像中間周波数増幅器 | |
| JPH04306903A (ja) | 発振器装置と信号生成方法 | |
| US8611844B2 (en) | Low noise amplifier and method of input impedance control for terrestrial and cable modes | |
| KR100914360B1 (ko) | 텔레비전 신호 수신기에서 튜너로부터 잡음을 격리하기위한 방법 및 장치 | |
| US6754478B1 (en) | CMOS low noise amplifier | |
| JPH09247217A (ja) | 信号伝送回路 | |
| US7184742B2 (en) | High frequency device | |
| US5986482A (en) | Input circuit of counter circuit, and integrated circuit for frequency synthesizer using the same | |
| JP3143387B2 (ja) | 電子機器ユニット | |
| JP3277527B2 (ja) | チューナ | |
| JPH11220670A (ja) | 中間周波出力回路 | |
| JPH11234355A (ja) | 衛星放送受信装置 | |
| JP3596760B2 (ja) | 受信装置 | |
| JP3143223B2 (ja) | Ｆｍ／ａｍ受信回路 | |
| EP1569337B1 (en) | Intermediate frequency circuit of television tuner | |
| JP2525503Y2 (ja) | 直接変換受信機 | |
| JP2996098B2 (ja) | 周波数混合器 | |
| JPH046274Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070829 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |