JP3463575B2 - デジタル位相比較器 - Google Patents
デジタル位相比較器Info
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- JP3463575B2 JP3463575B2 JP24948098A JP24948098A JP3463575B2 JP 3463575 B2 JP3463575 B2 JP 3463575B2 JP 24948098 A JP24948098 A JP 24948098A JP 24948098 A JP24948098 A JP 24948098A JP 3463575 B2 JP3463575 B2 JP 3463575B2
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Description
【０００１】
【発明の属する技術分野】本発明は、２つの論理値信号
の位相差を比較し、比較結果をデジタル信号として出力
する場合に好適なデジタル位相比較器に関するものであ
る。
の位相差を比較し、比較結果をデジタル信号として出力
する場合に好適なデジタル位相比較器に関するものであ
る。
【０００２】
【従来の技術】２つの論理値信号の位相差を比較する位
相比較器としては、各種のものが知られている。例え
ば、代表的なものとして図４のような回路がある。同図
において、論理値信号Ａ，Ｂの位相を比較する比較回路
１００は、図示のように多数のＮＡＮＤゲート及びイン
バータによって構成されており、入力信号Ａ，Ｂの位相
がデジタル的に比較される。比較結果は、チャージポン
プ回路１０２に供給される。このチャージポンプ回路１
０２は、複数のＭＯＳトランジスタによって構成されて
おり、これによってアナログ信号の形で比較結果である
位相エラー信号が出力される。
相比較器としては、各種のものが知られている。例え
ば、代表的なものとして図４のような回路がある。同図
において、論理値信号Ａ，Ｂの位相を比較する比較回路
１００は、図示のように多数のＮＡＮＤゲート及びイン
バータによって構成されており、入力信号Ａ，Ｂの位相
がデジタル的に比較される。比較結果は、チャージポン
プ回路１０２に供給される。このチャージポンプ回路１
０２は、複数のＭＯＳトランジスタによって構成されて
おり、これによってアナログ信号の形で比較結果である
位相エラー信号が出力される。
【０００３】
【発明が解決しようとする課題】しかしながら、以上の
ような従来技術では、デジタルの比較回路１００の出力
段にアナログのチャージポンプ回路１０２が使用されて
いる。このため、これら全体をまとめてＬＳＩ化するこ
とが困難であるとともに、出力信号をデジタル信号とし
て扱うためには、Ａ／Ｄコンバータなどが必要になる。
また、位相比較器の特性を動的に変更することは、アナ
ログ回路を持つ関係上難かしい。更に、デジタル信号の
立ち上がりと立ち下がりの両方のエッジの位相差を検出
するには、図４のような回路が２組必要になり、回路が
複雑化してコストが上がってしまう。
ような従来技術では、デジタルの比較回路１００の出力
段にアナログのチャージポンプ回路１０２が使用されて
いる。このため、これら全体をまとめてＬＳＩ化するこ
とが困難であるとともに、出力信号をデジタル信号とし
て扱うためには、Ａ／Ｄコンバータなどが必要になる。
また、位相比較器の特性を動的に変更することは、アナ
ログ回路を持つ関係上難かしい。更に、デジタル信号の
立ち上がりと立ち下がりの両方のエッジの位相差を検出
するには、図４のような回路が２組必要になり、回路が
複雑化してコストが上がってしまう。
【０００４】本発明は、以上の点に着目したもので、低
コストで高性能なデジタル位相比較器を提供すること
を、その目的とするものである。
コストで高性能なデジタル位相比較器を提供すること
を、その目的とするものである。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、この発明は、第１及び第２の論理値信号の位相差を
検出するデジタル位相比較器において、前記第１及び第
２の論理値信号をそれぞれラッチする第１のラッチ手段
（10，12），これら第１のラッチ手段（10，12）の出力
をそれぞれラッチする第２のラッチ手段（16,18），前
記第１のラッチ手段（10，12）の出力に対して排他的論
理和を演算する第１の論理演算手段（22），前記第１の
論理値信号に対して、前記第１のラッチ手段（10）の出
力と前記第２のラッチ手段（16）の出力の排他的論理和
を演算する第２の論理演算手段（20），前記第２の論理
値信号に対して、前記第１のラッチ手段（12）の出力と
前記第２のラッチ手段（18）の出力の排他的論理和を演
算する第３の論理演算手段（24），これら第２及び第３
の論理演算手段（20,24）の出力をラッチする第３のラ
ッチ手段（26），前記第１の論理演算手段（22）による
排他的論理和の演算出力をラッチする第４のラッチ手段
（28），前記第３のラッチ手段（26）の出力に基づいて
決定された方向に第４のラッチ手段（28）の出力をカウ
ントするカウンタ手段（30），を備えたことを特徴とす
る。
め、この発明は、第１及び第２の論理値信号の位相差を
検出するデジタル位相比較器において、前記第１及び第
２の論理値信号をそれぞれラッチする第１のラッチ手段
（10，12），これら第１のラッチ手段（10，12）の出力
をそれぞれラッチする第２のラッチ手段（16,18），前
記第１のラッチ手段（10，12）の出力に対して排他的論
理和を演算する第１の論理演算手段（22），前記第１の
論理値信号に対して、前記第１のラッチ手段（10）の出
力と前記第２のラッチ手段（16）の出力の排他的論理和
を演算する第２の論理演算手段（20），前記第２の論理
値信号に対して、前記第１のラッチ手段（12）の出力と
前記第２のラッチ手段（18）の出力の排他的論理和を演
算する第３の論理演算手段（24），これら第２及び第３
の論理演算手段（20,24）の出力をラッチする第３のラ
ッチ手段（26），前記第１の論理演算手段（22）による
排他的論理和の演算出力をラッチする第４のラッチ手段
（28），前記第３のラッチ手段（26）の出力に基づいて
決定された方向に第４のラッチ手段（28）の出力をカウ
ントするカウンタ手段（30），を備えたことを特徴とす
る。
【０００６】
【０００７】主要な形態によれば、前記ラッチ手段の動
作の基準となるクロック，前記カウンタ手段のラッチク
ロックが設けられ、前記各手段が、前記クロックに同期
して動作する。
作の基準となるクロック，前記カウンタ手段のラッチク
ロックが設けられ、前記各手段が、前記クロックに同期
して動作する。
【０００８】
【発明の実施の形態】以下、図１及び図２を参照しなが
ら本発明の実施の形態について詳細に説明する。図１
は、本発明の実施形態の構成を示すブロック図である。
図２は、図１に対応するタイミングチャートである。
ら本発明の実施の形態について詳細に説明する。図１
は、本発明の実施形態の構成を示すブロック図である。
図２は、図１に対応するタイミングチャートである。
【０００９】図１において、Ｄフリップフロップ１０の
Ｑ出力側（非反転出力側）は、Ｄフリップフロップ１
６，排他的論理和ゲート２０及び排他的論理和ゲート２
２にそれぞれ接続されている。Ｄフリップフロップ１６
のＱ出力側は、排他的論理和ゲート２０に接続されてい
る。排他的論理和ゲート２０の出力側は、ＲＳフリップ
フロップ２６のＳ端子に接続されている。
Ｑ出力側（非反転出力側）は、Ｄフリップフロップ１
６，排他的論理和ゲート２０及び排他的論理和ゲート２
２にそれぞれ接続されている。Ｄフリップフロップ１６
のＱ出力側は、排他的論理和ゲート２０に接続されてい
る。排他的論理和ゲート２０の出力側は、ＲＳフリップ
フロップ２６のＳ端子に接続されている。
【００１０】一方、Ｄフリップフロップ１２のＱ出力側
は、Ｄフリップフロップ１８，排他的論理和ゲート２４
及び排他的論理和ゲート２２にそれぞれ接続されてい
る。Ｄフリップフロップ１８のＱ出力側は、排他的論理
和ゲート２４に接続されている。排他的論理和ゲート２
４の出力側は、ＲＳフリップフロップ２６のＲ端子に接
続されている。排他的論理和ゲート２２の出力側は、Ｄ
フリップフロップ２８のＤ端子に接続されている。Ｄフ
リップフロップ２８のＱ出力側は、カウンタ３０のＥＮ
ＡＢＬＥ端子に接続されている。
は、Ｄフリップフロップ１８，排他的論理和ゲート２４
及び排他的論理和ゲート２２にそれぞれ接続されてい
る。Ｄフリップフロップ１８のＱ出力側は、排他的論理
和ゲート２４に接続されている。排他的論理和ゲート２
４の出力側は、ＲＳフリップフロップ２６のＲ端子に接
続されている。排他的論理和ゲート２２の出力側は、Ｄ
フリップフロップ２８のＤ端子に接続されている。Ｄフ
リップフロップ２８のＱ出力側は、カウンタ３０のＥＮ
ＡＢＬＥ端子に接続されている。
【００１１】ＲＳフリップフロップ２６のＱ出力側は、
カウンタ３０のＵＰ／ＤＯＷＮ端子に接続されている。
カウンタ３０の出力側は、デジタルフィルタ３８に接続
されている。
カウンタ３０のＵＰ／ＤＯＷＮ端子に接続されている。
カウンタ３０の出力側は、デジタルフィルタ３８に接続
されている。
【００１２】コントローラ３６の出力側は、クロック１
４，１／Ｎ分周器３２及びデジタルフィルタ３８にそれ
ぞれ接続されている。クロック１４の出力側は、Ｄフリ
ップフロップ１０，１２，１６，１８，２８，ＲＳフリ
ップフロップ２６，カウンタ３０の各ＣＬＫ端子及び１
／Ｎ分周器３２のＩＮ端子にそれぞれ接続されている。
１／Ｎ分周器３２の出力側は、ラッチクロック生成器３
４に接続されている。ラッチクロック生成器３４の出力
側は、カウンタ３０のＲＥＳＥＴ端子及びデジタルフィ
ルタ３８に接続されている。
４，１／Ｎ分周器３２及びデジタルフィルタ３８にそれ
ぞれ接続されている。クロック１４の出力側は、Ｄフリ
ップフロップ１０，１２，１６，１８，２８，ＲＳフリ
ップフロップ２６，カウンタ３０の各ＣＬＫ端子及び１
／Ｎ分周器３２のＩＮ端子にそれぞれ接続されている。
１／Ｎ分周器３２の出力側は、ラッチクロック生成器３
４に接続されている。ラッチクロック生成器３４の出力
側は、カウンタ３０のＲＥＳＥＴ端子及びデジタルフィ
ルタ３８に接続されている。
【００１３】次に、以上の各部の動作を説明する。Ｄフ
リップフロップ１０，１２には、それぞれ図２に示す論
理値信号Ａ及びＢが入力され、Ｄフリップフロップ１０
及び１２で図２に示すクロック信号ＣＬＯＣＫの立ち上
がりタイミングでラッチされる。ラッチされた信号波形
は、図２にＬＡＣＨＡ及びＬＡＣＨＢで示されている。
排他的論理和ゲート２２では、ラッチされた２つのビッ
ト列の対応するビットが異なるとき１になる論理演算を
行う。従って、排他的論理和ゲート２２では、ラッチさ
れた信号の排他的論理和がとられることにより位相差量
が検出される。
リップフロップ１０，１２には、それぞれ図２に示す論
理値信号Ａ及びＢが入力され、Ｄフリップフロップ１０
及び１２で図２に示すクロック信号ＣＬＯＣＫの立ち上
がりタイミングでラッチされる。ラッチされた信号波形
は、図２にＬＡＣＨＡ及びＬＡＣＨＢで示されている。
排他的論理和ゲート２２では、ラッチされた２つのビッ
ト列の対応するビットが異なるとき１になる論理演算を
行う。従って、排他的論理和ゲート２２では、ラッチさ
れた信号の排他的論理和がとられることにより位相差量
が検出される。
【００１４】Ｄフリッブフロップ１６及び排他的論理和
ゲート２０では、Ｄフリッブフロップ１０の前後のラッ
チ信号の排他的論理和をとることにより、信号波形Ａの
エッジが抽出される（図２のＸＯＲ１）。抽出されたエ
ッジ信号は、ＲＳフリップフロップ２６のＳ端子に入力
される。Ｄフリッブフロップ１８及び排他的論理和ゲー
ト２４では、Ｄフリッブフロップ１２の前後のラッチ信
号の排他的論理和をとることにより、信号波形Ｂのエッ
ジが抽出される（図２のＸＯＲ２）。抽出されたエッジ
信号は、ＲＳフリップフロップ２６のＲ端子に入力され
る。
ゲート２０では、Ｄフリッブフロップ１０の前後のラッ
チ信号の排他的論理和をとることにより、信号波形Ａの
エッジが抽出される（図２のＸＯＲ１）。抽出されたエ
ッジ信号は、ＲＳフリップフロップ２６のＳ端子に入力
される。Ｄフリッブフロップ１８及び排他的論理和ゲー
ト２４では、Ｄフリッブフロップ１２の前後のラッチ信
号の排他的論理和をとることにより、信号波形Ｂのエッ
ジが抽出される（図２のＸＯＲ２）。抽出されたエッジ
信号は、ＲＳフリップフロップ２６のＲ端子に入力され
る。
【００１５】ＲＳフリップフロップ２６では、Ｓ及びＲ
の各端子にそれぞれ入力された信号により位相差の符
号，すなわち進み位相か遅れ位相かが検出される（図２
のＵＰ／ＤＯＷＮ）。検出された位相差の符号信号は、
カウンタ３０のＵＰ／ＤＯＷＮ端子に入力される。位相
差量と位相差の符号信号のタイミングを合わせるため、
排他的論理和ゲート２２から検出された位相差量信号
は、Ｄフリップフロップ２８を介してカウンタ３０のＥ
ＮＡＢＬＥ端子に入力される。
の各端子にそれぞれ入力された信号により位相差の符
号，すなわち進み位相か遅れ位相かが検出される（図２
のＵＰ／ＤＯＷＮ）。検出された位相差の符号信号は、
カウンタ３０のＵＰ／ＤＯＷＮ端子に入力される。位相
差量と位相差の符号信号のタイミングを合わせるため、
排他的論理和ゲート２２から検出された位相差量信号
は、Ｄフリップフロップ２８を介してカウンタ３０のＥ
ＮＡＢＬＥ端子に入力される。
【００１６】カウンタ３０では、検出された位相差量信
号が適当なクロックでカウントされて、デジタル信号と
して出力される。すなわち、カウンタ３０では、ＲＳフ
リップフロップ２６で検出された位相差の符号信号に基
づいてカウントアップ，カウントダウンのいずれかが決
定される。例えば、位相差の符号信号が論理値の「１」
の進み位相の状態ではアップカウンタ、論理値の「０」
の遅れ位相の状態ではダウンカウンタという具合であ
る。そして、ＥＮＡＢＬＥ端子が論理値の「１」のと
き、すなわち位相差量信号が位相差があることを示す論
理値の「１」の状態のとき、カウント動作が行われる。
カウンタ３０のカウント値である出力信号は、１／Ｎ分
周器３２によって生成されたタッチクロックによってデ
ジタルフィルタ３８に送られるとともに、カウンタ３０
の値がリセットされる。デジタルフィルタ３８では、適
切な帯域のフィルタリングが行われる。これによって、
位相のデジタル信号が得られる。
号が適当なクロックでカウントされて、デジタル信号と
して出力される。すなわち、カウンタ３０では、ＲＳフ
リップフロップ２６で検出された位相差の符号信号に基
づいてカウントアップ，カウントダウンのいずれかが決
定される。例えば、位相差の符号信号が論理値の「１」
の進み位相の状態ではアップカウンタ、論理値の「０」
の遅れ位相の状態ではダウンカウンタという具合であ
る。そして、ＥＮＡＢＬＥ端子が論理値の「１」のと
き、すなわち位相差量信号が位相差があることを示す論
理値の「１」の状態のとき、カウント動作が行われる。
カウンタ３０のカウント値である出力信号は、１／Ｎ分
周器３２によって生成されたタッチクロックによってデ
ジタルフィルタ３８に送られるとともに、カウンタ３０
の値がリセットされる。デジタルフィルタ３８では、適
切な帯域のフィルタリングが行われる。これによって、
位相のデジタル信号が得られる。
【００１７】図３は、前記形態のデジタル位相比較器
を、光ディスクのトラッキングエラー検出に適用した実
施例である。図３において、４分割のフォトディテクタ
５０の各分割出力は、トラッキングエラーに応じた位相
差を含んだ信号である。これらの分割信号は、Ｉ−Ｖア
ンプ５２〜５８を介して、位相差補正用のディレイ回路
６０〜６６にそれぞれ供給される。そして、フォトディ
テクタ５０のうちの対角に位置するものの信号が加算さ
れる。すなわち、ディレイ回路６０，６４の出力が加算
器６８で加算され、ディレイ回路６２，６６の出力が加
算器７０で加算される。加算信号は、コンパレータ７
２，７４でそれぞれ２値化（デジタル化）される。そし
て、デジタル化された２つのデジタル信号Ａ，Ｂが、上
述したデジタル位相比較器８０に供給される。デジタル
位相比較器８０では、上述したようにして信号Ａ，Ｂの
位相比較が行われ、それらの位相差信号，すなわちデジ
タルのトラッキングエラー信号が得られる。
を、光ディスクのトラッキングエラー検出に適用した実
施例である。図３において、４分割のフォトディテクタ
５０の各分割出力は、トラッキングエラーに応じた位相
差を含んだ信号である。これらの分割信号は、Ｉ−Ｖア
ンプ５２〜５８を介して、位相差補正用のディレイ回路
６０〜６６にそれぞれ供給される。そして、フォトディ
テクタ５０のうちの対角に位置するものの信号が加算さ
れる。すなわち、ディレイ回路６０，６４の出力が加算
器６８で加算され、ディレイ回路６２，６６の出力が加
算器７０で加算される。加算信号は、コンパレータ７
２，７４でそれぞれ２値化（デジタル化）される。そし
て、デジタル化された２つのデジタル信号Ａ，Ｂが、上
述したデジタル位相比較器８０に供給される。デジタル
位相比較器８０では、上述したようにして信号Ａ，Ｂの
位相比較が行われ、それらの位相差信号，すなわちデジ
タルのトラッキングエラー信号が得られる。
【００１８】更に、以上の動作において、コントローラ
３６は、クロック１４の周波数（例えば１００ＭＨ
ｚ），１／Ｎ分周器３２の分周数Ｎ（例えばＮ＝５１
２）及びデジタルフィルタ３８の帯域を制御する。クロ
ック１４は、Ｄフリップフロップ１０，１２，１６，１
８，２８，ＲＳフリップフロップ２６及びカウンタ３０
のクロック信号（図２のＣＬＯＣＫ）を提供する。１／
Ｎ分周器３２及びラッチクロック生成器３４によってリ
セット信号が生成され、カウンタ３０及びデジタルフィ
ルタ３８に提供される。カウンタ３０は、このリセット
信号に基づいてラッチと同時にリセットされる。これら
により、クロック，デジタル変換，デジタルフィルタリ
ングの特性が適時変更される。
３６は、クロック１４の周波数（例えば１００ＭＨ
ｚ），１／Ｎ分周器３２の分周数Ｎ（例えばＮ＝５１
２）及びデジタルフィルタ３８の帯域を制御する。クロ
ック１４は、Ｄフリップフロップ１０，１２，１６，１
８，２８，ＲＳフリップフロップ２６及びカウンタ３０
のクロック信号（図２のＣＬＯＣＫ）を提供する。１／
Ｎ分周器３２及びラッチクロック生成器３４によってリ
セット信号が生成され、カウンタ３０及びデジタルフィ
ルタ３８に提供される。カウンタ３０は、このリセット
信号に基づいてラッチと同時にリセットされる。これら
により、クロック，デジタル変換，デジタルフィルタリ
ングの特性が適時変更される。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
次のような効果が得られる。 （１） 位相比較器のすべての回路がクロックに同期し
たデジタル回路で構成されており、全体をＬＳＩ化する
ことができる。 （２） 論理値信号の立ち上がりと立ち下がりの両方の
位相差を１つの回路で比較でき、回路の簡単化，低コス
ト化が可能である。 （３） すべてデジタル回路で構成可能なので、位相比
較器の特性を簡単に適宜変更することができる。 （４） 入力信号より十分高い周波数の動作クロックを
用いることにより、精度も十分確保することができる。 （５） 普通のトラッキング時とサーチなどの特殊処理
時という具合に、位相比較器の性能をそれぞれの特性に
応じた最適な状態にすることが可能である。
次のような効果が得られる。 （１） 位相比較器のすべての回路がクロックに同期し
たデジタル回路で構成されており、全体をＬＳＩ化する
ことができる。 （２） 論理値信号の立ち上がりと立ち下がりの両方の
位相差を１つの回路で比較でき、回路の簡単化，低コス
ト化が可能である。 （３） すべてデジタル回路で構成可能なので、位相比
較器の特性を簡単に適宜変更することができる。 （４） 入力信号より十分高い周波数の動作クロックを
用いることにより、精度も十分確保することができる。 （５） 普通のトラッキング時とサーチなどの特殊処理
時という具合に、位相比較器の性能をそれぞれの特性に
応じた最適な状態にすることが可能である。
【図１】本発明の実施形態の構成を示すブロック図であ
る。
る。
【図２】図１に対応するタイミングチャートである。
【図３】前記形態を、光ディスクのトラッキングエラー
検出に適用した実施例を示すブロック図である。
検出に適用した実施例を示すブロック図である。
【図４】従来の位相比較器の構成を示す図である。
１０，１２，１６，１８，２８…Ｄフリップフロップ
１４…クロック
２０，２２，２４…排他的論理和ゲート
２６…ＲＳフリップフロップ
３０…カウンタ
３２…１／Ｎ分周器
３４…ラッチクロック生成器
３６…コントローラ
３８…デジタルフィルタ
５０…フォトディテクタ
５２〜５８…アンプ
６０〜６６…ディレイ回路
６８，７０…加算器
７２，７４…コンパレータ
８０…デジタル位相比較器
１００…比較回路
１０２…チャージポンプ回路
Claims (2)
- 【請求項１】 第１及び第２の論理値信号の位相差を検
出するデジタル位相比較器において、 前記第１及び第２の論理値信号をそれぞれラッチする第
１のラッチ手段（10，12）， これら第１のラッチ手段（10，12）の出力をそれぞれラ
ッチする第２のラッチ手段（16,18）， 前記第１のラッチ手段（10，12）の出力に対して排他的
論理和を演算する第１の論理演算手段（22）， 前記第１の論理値信号に対して、前記第１のラッチ手段
（10）の出力と前記第２のラッチ手段（16）の出力の排
他的論理和を演算する第２の論理演算手段（20）， 前記第２の論理値信号に対して、前記第１のラッチ手段
（12）の出力と前記第２のラッチ手段（18）の出力の排
他的論理和を演算する第３の論理演算手段（24）， これら第２及び第３の論理演算手段（20,24）の出力を
ラッチする第３のラッチ手段（26）， 前記第１の論理演算手段（22）による排他的論理和の演
算出力をラッチする第４のラッチ手段（28）， 前記第３のラッチ手段（26）の出力に基づいて決定され
た方向に第４のラッチ手段（28）の出力をカウントする
カウンタ手段（30）， を備えたことを特徴とするデジタ
ル位相比較器。 - 【請求項２】 前記ラッチ手段の動作の基準となるクロ
ック，前記カウンタ手段のラッチクロックを備えてお
り、 前記各手段が、前記クロックに同期して動作する ことを
特徴とする請求項１記載のデジタル位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24948098A JP3463575B2 (ja) | 1998-09-03 | 1998-09-03 | デジタル位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24948098A JP3463575B2 (ja) | 1998-09-03 | 1998-09-03 | デジタル位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077990A JP2000077990A (ja) | 2000-03-14 |
| JP3463575B2 true JP3463575B2 (ja) | 2003-11-05 |
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ID=17193603
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24948098A Expired - Fee Related JP3463575B2 (ja) | 1998-09-03 | 1998-09-03 | デジタル位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3463575B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101295900B1 (ko) * | 2012-05-29 | 2013-08-12 | 주식회사 더즈텍 | 위상 검출기 및 이를 포함하는 위상 고정 루프 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100346574C (zh) * | 2003-03-04 | 2007-10-31 | 日本电信电话株式会社 | 相位比较电路和cdr电路 |
| US7368954B2 (en) | 2003-03-04 | 2008-05-06 | Nippon Telegraph And Telephone Corporation | Phase comparison circuit and CDR circuit |
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1998
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