JP3462403B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法、特にストレージノード上に粗面化導電性膜を
形成する半導体記憶装置の製造方法に関する。 【０００２】 【従来の技術】半導体記憶装置における粗面化導電性膜
は、半導体記憶装置における信号電荷を蓄積するための
メモリキャパシタの下部電極、すなわちストレージノー
ド（Storage Node）の形成に適用される。 【０００３】図１３は、従来の粗面化導電性膜の形成過
程を示す（例えば、特開平４−１２７５１９号公報等を
参照）。図１３において、図１３（ａ）のストレージノ
ード形成の過程では、ストレージノード１は電子銃式Ｓ
ｉ蒸着器などを用いて、７Å／秒の形成レートで、２０
００Åの厚さのアモルファスシリコン膜により作成され
る。図１３（ｂ）のアニールの過程では、半円球状の粗
面粒４を有する粗面化導電性膜は、ストレージノード１
をそのまま高真空中でアニ−ルすることにより形成され
る。上述のような従来の高真空型の粗面化導電性膜の作
成方法においては、アモルファスシリコン膜上を自然酸
化膜などのない清浄な表面、つまり清浄表面に保つ必要
があった。したがって、形成プロセスの安定性が良くな
く形成レートが低い、すなわち処理能力が低いという問
題があった。 【０００４】図１４は、上述の問題を解決し得る他の従
来の粗面化導電性膜の形成過程を示す（例えば、特開平
９−２１６６９７号公報等を参照）。図１４に示される
ように、図１４（ａ）のストレージノード形成の過程で
は、ストレージノード１がアモルファスシリコン膜で形
成される。その後、図１４（ｂ）の極薄酸化膜形成の過
程では、酸化膜を除去するのではなく、反対に膜厚を制
御した極薄酸化膜５がストレージノード１上に形成され
る。さらに図１４（ｃ）の核付け用膜形成の過程では、
極薄酸化膜５上にシリコン膜３が形成される。最後に図
１４（ｄ）のアニールの過程では、粗面粒４形成のため
にアニ−ルを行う。上述の従来の粗面化導電性膜の作成
方法の鍵となるのは、アモルファスシリコン膜で形成さ
れたストレージノード１上に極薄酸化膜５を形成するこ
とであった。これにより、制御性の良い低圧下で形成レ
ートが高い、すなわち処理能力が高い形成プロセスを用
いて、粗面粒を有するストレージノードを形成してい
た。 【０００５】 【発明が解決しようとする課題】ストレージノードには
構造の異なる各種のものがある。例えばシリコン基板上
に分離用酸化膜が形成され、その上に厚膜上のストレー
ジノードが形成された厚膜ストレージノードがあるが、
近年の半導体記憶装置の微細化にともない、厚膜ストレ
ージノードの膜厚は薄く、その高さは高くなるととも
に、厚膜ストレージノード同士の間隔も狭くなってき
た。他のストレージノードとして、シリコン基板上に分
離用酸化膜が形成され、その上にある幅を有する円筒凹
型ストレージノードがあるが、最近判明してきたことに
よると、円筒凹型ストレージノードは円筒の内側にキャ
パシタを形成するため、同じ膜厚を有する円筒凹型スト
レージノードであっても、粗面粒の厚みにより蓄積容量
が異なっている。したがって、これらのストレージノー
ドは従来の方法に対して最適な電極構造とはなっておら
ず、十分な蓄積容量の確保が困難になってきた。 【０００６】したがって、従来の粗面化導電性膜および
その形成方法（特開平９−２１６６９７号公報）を用い
るには、上述した近年の半導体記憶装置の微細化および
最近判明してきた点を考慮した上で、最適な粗面粒を有
するストレージノードを形成して必要な容量を確保する
必要がある。しかし上述の従来の粗面化導電性膜および
その形成方法においては、シラン系ガスを用いたシリコ
ン膜を作成する工程、そのシリコン膜をアニールする工
程における詳細なプロセス条件の規定は行われていなか
った。したがって最適な粗面粒を有するストレージノー
ドを形成して必要な容量を確保することが困難であると
いう問題があった。 【０００７】そこで、本発明の目的は、上記問題を解決
するためになされたものであり、制御性の良い低圧下で
形成レートが高い、すなわち処理能力が高い形成プロセ
スを用いて、かつ最適な粗面粒を有するストレージノー
ドを形成することにより、ストレージノードの形状や大
きさに関係なく必要な容量を確保でき、半導体記憶装置
の微細化にともないストレージノードが小型化した場合
にも必要な容量を確保でき、したがって信頼性を向上さ
せることが可能な半導体記憶装置および半導体記憶装置
のストレージノード上に粗面化導電性膜を形成する方法
を提供することにある。 【０００８】 【課題を解決するための手段】この発明の半導体記憶装
置は、粗面化導電性膜がストレージノード上に形成され
た半導体記憶装置であって、該ストレージノードは幅が
０．１μm以上の円筒凹型構造を有し、該粗面化導電性
膜は厚みが１０００Å以下の粗面粒を有するものであ
る。 【０００９】ここで、この発明の半導体記憶装置は、前
記ストレージノードの膜厚を１００Å以上９００Å以下
とすることができるものである。 【００１０】この発明の半導体記憶装置は、粗面化導電
性膜が複数のストレージノード上に各々形成された半導
体記憶装置であって、複数の該ストレージノード間の間
隔は０．１μm以上であり、該粗面化導電性膜は厚みが
１０００Å以下の粗面粒を有するものである。 【００１１】この発明の半導体記憶装置の製造方法は、
半導体ウェーハにアモルファスシリコンの導電性膜でス
トレージノードを形成する工程と、前記ストレージノー
ド上に極薄酸化膜を形成する工程と、前記極薄酸化膜上
に核付け用のシリコン膜を形成する工程と、前記ストレ
ージノードの表面上に粗面粒を形成するために前記シリ
コン膜が形成された前記ウェーハをアニール処理する工
程とを備えた半導体記憶装置のストレージノード上に粗
面化導電性膜を形成する方法であって、前記シリコン膜
を形成する工程におけるシリコン膜の形成温度と前記ア
ニール処理する工程におけるアニ−ル温度との差が１５
５℃以上であるものである。 【００１２】ここで、この発明の半導体記憶装置の製造
方法は、前記シリコン膜を形成する工程は、シラン系ガ
スの流量を７０sccm以下とし、シリコン膜の形成温度を
５６０℃以上７５０℃以下とすることができるものであ
る。 【００１３】ここで、この発明の半導体記憶装置の製造
方法は、前記シリコン膜を形成する工程は、シラン系ガ
スの流量（Ｆｓ）、シリコン膜の形成温度（ＴDEPO）お
よびシリコン膜の成膜形成レート（Å／min）の間に、 【数２】 の条件を満足することができるものである。 【００１４】ここで、この発明の半導体記憶装置の製造
方法は、前記シリコン膜を形成する工程におけるシリコ
ン膜の形成温度から前記アニール処理する工程における
アニール温度まで昇温させる場合の昇温レートは、５℃
／sec以上とすることができるものである。 【００１５】 【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。 【００１６】実施の形態１.図１は、構造の異なる２種
類のストレージノードを例示する。図１（ａ）におい
て、シリコン基板７上に分離用酸化膜６が形成され、そ
の上に厚膜ストレージノード２が形成されている。１０
は厚膜ストレージノード２同士の間隔、１１は厚膜スト
レージノード２の高さ、１２は厚膜ストレージノード２
の膜厚（シリコン膜３の厚さ）である。図１（ｂ）にお
いて、図１（ａ）と同様にシリコン基板７上に分離用酸
化膜６が形成され、その上に幅１３で膜厚（シリコン膜
３の厚さ）１２を有する円筒凹型ストレージノード８が
形成されている。図２は、円筒凹型ストレージノード８
（図１（ｂ）参照）の幅１３が０．２５μmの場合にお
ける、粗面粒４の厚さによる粗面化率を示す。図２にお
いて、横軸は粗面粒４の厚さ（後述の図３の１４）であ
り、縦軸は粗面化率である。ここで粗面化率とは、スト
レージノードを粗面化した場合の容量／ストレージノー
ドを粗面化しない場合の容量である。この時の粗面化処
理条件は、ジシランガス（Si2H6）によるシリコン膜３
の作成温度が５９５℃、ジシラン流量が１０sccm、圧力
は２．０Torrであり、アニールの温度が７５７℃、ホス
フィン（PH3）流量が２００sccm、圧力が２．０Torrで
ある。円筒凹型ストレージノード８の厚さ１２は３００
Åである。図２より、粗面粒４の厚さが約４５０Åの時
に粗面化率は最適となる。 【００１７】図３（ａ）、（ｂ）および（ｃ）は、粗面
粒の各種の粒径状態を示す。図３（ａ）、（ｂ）および
（ｃ）において、分離用酸化膜６にストレージノード１
が形成され、ストレージノード１の上に粗面粒４が形成
されている。図２と同条件の場合を考えると、図３
（ｂ）は粗面粒４の厚さ１４が約４５０Åである場合、
すなわち粗面化率が最適となる場合を示している。図３
（ａ）は粗面粒４の厚さ１４が最適な厚さよりも薄くな
った場合を示す。図３（ａ）に示すように、小さな粗面
粒４がまばらに形成されるので粗面化率は小さくなる。
厚さ１４の下限は粗面化率が少なくとも１．４倍以上得
られる場合と考えられ、図２より約１５０Åである。一
方、図３（ｃ）が示すように、粗面粒４の厚さ１４が最
適な厚さよりも厚くなると大きな粗面粒４が密に形成さ
れるので、表面積の増加は最適な厚さの場合と比べてほ
とんどない。すなわち、粗面化率は小さくなる。厚さ１
４の上限は粗面化率が少なくとも１．４倍以上得られる
場合と考えられ、図２より約７００Åである。 【００１８】図４は、幅１３の大きさによる最適な粗面
粒の厚さ１４を示す。図４において、横軸は幅１３であ
り、縦軸は最適な粗面粒の厚さ１４である。粗面化処理
の条件は上述の条件と同じである。図４に示すように、
幅１３の大きさにより最適な粗面粒の厚さ１４が異なる
傾向がみられる。幅１３の大きさが増加すると約１００
０Å付近で収束すると見積もられるので、最も厚い粗面
粒の厚さ１４は約１０００Åとなる。一方、幅１３の大
きさの減少とともに最適な粗面粒の厚さ１４は薄くな
る。幅１３の下限は約０．１μmであることがわかる。
ストレージノード８の膜厚１２を変化させても上述の傾
向は同じであり、最適粗面粒の厚さ１４の値が異なるだ
けであった。したがって、円筒凹型ストレージノードの
幅１３に応じて最適な高い粗面化率を確保することがで
きる。 【００１９】以上より、実施の形態１によればストレー
ジノードの幅が０．１μm以上の円筒凹型構造を有し、
粗面化導電性膜の厚みが１０００Å以下の粗面粒を有す
ることにより、高い粗面化率を得ることができるので、
十分な蓄積容量を確保することができる。 【００２０】実施の形態２.図１（ａ）の厚膜ストレー
ジノード２の場合も、実施の形態１と同様に、ある任意
の厚膜ストレージノード２同士の間隔１０に応じて最適
な粗面粒の厚さ１４が存在する。図５は、間隔１０の大
きさによる最適粗面粒の厚さ１４を示す。図５におい
て、横軸は間隔１０であり、縦軸は最適粗面粒の厚さ１
４である。図５と図４とを比較すると、実施の形態２は
実施の形態１と同様に、間隔１０の大きさにより最適な
粗面粒の厚さ１４が異なる傾向がみられ、両者は依存性
を持つことが分かる。間隔１０の大きさが増加すると約
１０００Å付近で収束すると見積もられるので、最も厚
い粗面粒の厚さ１４は約１０００Åとなる。一方、間隔
１０の大きさの減少とともに最適な粗面粒の厚さ１４は
薄くなる。間隔１０の下限は約０．１μmであることが
わかる。したがって、厚膜ストレージノード２同士の間
隔１０に応じて最適な粗面粒の厚さ１４を確保すること
ができる。 【００２１】以上より、実施の形態２によれば複数の該
ストレージノード間の間隔が０．１μm以上であり、粗
面化導電性膜の厚みが１０００Å以下の粗面粒を有する
ことにより、高い粗面化率を得ることができるので、十
分な蓄積容量を確保することができる。 【００２２】実施の形態３.図６は、円筒凹型ストレー
ジノード８の膜厚１２と粗面化率との関係を示す。図６
において、横軸は円筒凹型ストレージノード８の膜厚１
２であり、縦軸は粗面化率である。実施の形態３の粗面
化処理条件は、シリコン膜３の形成温度が５９５℃、ジ
シランガスの流量が１０sccm、圧力が２．０Torrであ
り、アニ−ル温度が７５７℃、ホスフィンガスの流量が
200sccm、圧力が２．０Torrである。粗面粒の厚さ１４
は、４５０Åである。図６に示されるように、ストレー
ジノード８の膜厚１２が増大すると粗面化率が減少して
いる。粗面化率が１．４を得ることができるストレージ
ノード８の膜厚１２は、９００Å以下であることがわか
る。粗面粒の厚さ１４を変化させても上述の傾向は同じ
であり、粗面化率の値が異なるだけであった。このよう
に円筒凹型ストレージノードの膜厚に応じて最適な高い
粗面化率を確保することができる。 【００２３】したがって、ストレージノード８の膜厚１
２は、作成可能な膜厚として１００Å以上であり粗面化
率が１．４を得ることができるために９００Å以下であ
ることが望ましい。しかし、なるべく小さな幅（０．２
μm程度）に適用することを考えて、１００Å以上３０
０Å以下にすることがさらに望ましい。 【００２４】以上より、実施の形態３によればストレー
ジノードの膜厚を１００Å以上９００Å以下とすること
により、高い粗面化率を得ることができるので、十分な
蓄積容量を確保することができる。 【００２５】実施の形態４.実施の形態４ないし７は、
半導体記憶装置のストレージノード上に粗面化導電性膜
を形成する方法である。最適な粗面粒を有するストレー
ジノードを形成して必要な容量を確保するための、シラ
ン系ガスを用いたシリコン膜を作成する工程、そのシリ
コン膜をアニールする工程における詳細なプロセス条件
の規定を以下順に説明する。図１２は、実施の形態４な
いし７に共通する概要工程フローを示す。図１２におい
て、まず半導体ウェーハにアモルファスシリコンの導電
性膜でストレージノードを形成する（ステップＳ１
０）。このストレージノード上に極薄酸化膜を形成する
（ステップＳ２０）。次に極薄酸化膜上に核付け用のシ
リコン膜を形成する（ステップＳ３０）。ストレージノ
ードの表面上に粗面粒を形成するためにシリコン膜が形
成されたウェーハをアニール処理する。ここで、シリコ
ン膜の形成温度とアニール温度との差が１５５℃以上で
あるようにアニール処理を行う（ステップＳ４０）。図
７は、実施の形態４におけるシリコン膜３の形成温度と
アニ−ル温度との差に対する粗面化率の関係を示す。図
７において、横軸はシリコン膜３の形成温度とアニ−ル
温度との温度差であり、縦軸は粗面化率である。このと
きの粗面化処理条件は、ジシランガスの流量が１０scc
m、圧力が２．０Torr、ホスフィンガスの流量が２００s
ccm、圧力が２．０Torrである。ストレージノードの構
造は円筒凹型構造であり、円筒凹型ストレージノード８
の膜厚１２は３００Åである。図７に示されるように、
粗面化率が少なくとも１．４を得られる温度差は１５５
℃以上であることが分かる。 【００２６】以上より、実施の形態４によれば、半導体
ウェーハにアモルファスシリコンの導電性膜でストレー
ジノードを形成し、ストレージノード上に極薄酸化膜を
形成し、極薄酸化膜上に核付け用のシリコン膜を形成
し、ストレージノードの表面上に粗面粒を形成するため
に前記シリコン膜が形成された前記ウェーハをアニール
処理するストレージノード上に粗面化導電性膜を形成す
る方法において、シリコン膜の形成温度とアニ−ル温度
との差を１５５℃以上とすることにより、高い粗面化率
を確保することができるので、十分な蓄積容量を確保す
ることができる。 【００２７】実施の形態５.実施の形態５は、実施の形
態４のシリコン膜を形成する工程（図１２のステップＳ
３０）において、シラン系ガスの流量とシリコン膜の形
成温度を規定している。図８は、シリコン膜３の形成温
度と粗面化率との関係を示す。図８において、横軸はシ
リコン膜３の形成温度であり、縦軸は粗面化率である。
このときの粗面化処理条件は、ジシランガスの流量が１
０sccm、圧力が２．０Torr、アニ−ル温度が７６７℃、
ホスフィンの流量が２００sccm、圧力が２．０Torrであ
る。ストレージノードの構造は円筒凹型構造であり、円
筒凹型ストレージノード８の膜厚１２は２５０Åであ
る。図８に示されるように、粗面化率が少なくとも１．
４を得られる形成温度は、５６０℃以上７５０℃以下で
あることが分かる。 【００２８】図９は、シラン系ガスの流量と粗面粒の厚
さとの関係を示す。図９において、横軸はシラン系ガス
の流量であり、縦軸は粗面粒の厚さである。このときの
粗面化処理条件は、シリコン膜の形成温度が６１５℃、
圧力が３．５Torr、アニ−ル温度が７６５℃、ホスフィ
ンの流量が２００sccm、圧力が３．５Torrである。スト
レージノードの構造は厚膜構造であり、厚膜ストレージ
ノード２の間隔１０は０．２μmである。上述のように
粗面粒の厚さが１０００Å以下であることを考えると、
図９に示されるようにシラン系ガスの流量の上限は７０
sccmとなる。 【００２９】以上より、実施の形態５によると、シリコ
ン膜３を形成する場合、シラン系ガスの流量を７０sccm
以下とし、シリコン膜３の形成温度を５６０℃以上７５
０℃以下とすることにより、ストレージノードの形状に
依存することなく、制御性が良くて高い粗面化率を得る
ことができる。したがって、ストレージノードの形状や
大きさに関係なく必要な容量を確保でき、半導体記憶装
置の微細化にともないストレージノードが小型化した場
合にも必要な容量を確保でき、したがって信頼性を向上
させることができる。 【００３０】実施の形態６.実施の形態６は、実施の形
態４のシリコン膜を形成する工程（図１２のステップＳ
３０）において、シラン系ガスの流量、シリコン膜の形
成温度およびシリコン膜の成膜レートを規定している。
粗面化処理におけるシリコン膜を形成する方法で、形成
温度を６１５℃、ジシラン流量を１０sccm、圧力を２．
０Torr、時間を２０秒で成膜すると、粗面化率は１．６
倍となる。この粗面化処理条件でシリコン膜３の形成温
度を変化させると、粗面化率は図８のようになる。図８
に示されるように、粗面化率を少なくとも１．４以上と
するためには形成温度は５６０℃以上であることが必要
である。図１０は、ジシラン流量が１０sccmと４０sccm
の時のシリコン膜３と成膜レートとの温度依存性を示
す。図１０において、横軸はシリコン膜３の形成温度で
あり、縦軸は成膜レートである。上記の、形成温度を６
１５℃、ジシラン流量を１０sccmとする条件での成膜レ
ートは、約１３００Å/minである。図１０より、ジシラ
ンの流量と形成温度から成膜レートがわかる。 【００３１】図４で示されたように最適粗面粒の厚さが
１０００Å以下であり、制御可能でかつ処理能力的に実
施できる最低限のウェーハ１枚当たりの成膜時間が１０
秒以上６０秒以下であるとすると、その成膜レートは１
０００Å／min以上６０００Å／min以下となる。この成
膜レートの範囲に入るように、形成温度を例えば５６０
℃以上７５０℃以下、シラン系ガスの流量を７０sccm以
下、圧力を０．５Torr以上５．０Torr以下、成膜時間を
１０秒以上６０秒以下とするのが望ましい。以上をまと
めると、シリコン膜３を形成する場合、シラン系ガスの
流量（Ｆｓ）、シリコン膜の形成温度（ＴDEPO）および
シリコン膜の成膜形成レート（Å／min）の間に、 【数３】 の条件が満足されることが望ましい。図１０にＦｓ＝１
０sccm、したがってＢ＝―１６０６．９の場合を示す。 【００３２】以上より、実施の形態６によればシラン系
ガスの流量（Ｆｓ）、シリコン膜の形成温度（ＴDEPO）
およびシリコン膜の成膜形成レート（Å／min）の間に
上述の条件が満足されることにより、膜を制御性良く作
成することができるので、高い処理能力で十分な蓄積容
量を確保することができる。 【００３３】実施の形態７.実施の形態７は、実施の形
態４のシリコン膜を形成する工程（図１２のステップＳ
３０）からアニール処理する工程（図１２のステップＳ
４０）における昇温レートを規定している。粗面化処理
を行う場合に、シリコン膜３の形成から粗面粒４形成の
ためのアニールまでの時間と、シリコン膜３の形成温度
からアニール温度までの温度差とを変化させることによ
り、粗面化率を変化させることができる。上述の時間と
温度差とを規格化するために昇温レート（℃／sec）に
換算する。図１１は、昇温レートと容量倍率との関係を
示す。図１１において、横軸は昇温レートであり、縦軸
は容量倍率である。このときの粗面化処理条件は、ジシ
ランの流量が１０sccm、圧力が２．０Torrであり、ホス
フィンの流量が２００sccm、圧力が２．０Torrである。
ストレージノードの構造は円筒凹型構造であり、円筒凹
型ストレージノード８の幅１３は０．２５μm、円筒凹
型ストレージノード８の膜厚１２は３００Åである。図
１１に示されるように、容量倍率を少なくとも１．４倍
以上得るためには、昇温レートは５℃／sec以上必要で
あることがわかる。 【００３４】以上より、実施の形態７によればシリコン
膜の形成温度からアニール温度まで昇温させる場合の昇
温レートを５℃／sec以上とすることにより、制御性良
く粗面粒の形成が可能となるので、高い処理能力で十分
な蓄積容量を確保することができる。 【００３５】 【発明の効果】以上説明したように、本発明の半導体記
憶装置および半導体記憶装置のストレージノード上に粗
面化導電性膜を形成する方法によれば、制御性の良い低
圧下で形成レートが高い、すなわち処理能力が高い形成
プロセスを用いて、かつ最適な粗面粒を有するストレー
ジノードを形成することにより、ストレージノードの形
状や大きさに関係なく必要な容量を確保できる。さら
に、半導体記憶装置の微細化にともないストレージノー
ドが小型化した場合にも必要な容量を確保でき、したが
って信頼性を向上させることが可能な半導体記憶装置お
よび半導体記憶装置のストレージノード上に粗面化導電
性膜を形成する方法を提供することができる。
製造方法、特にストレージノード上に粗面化導電性膜を
形成する半導体記憶装置の製造方法に関する。 【０００２】 【従来の技術】半導体記憶装置における粗面化導電性膜
は、半導体記憶装置における信号電荷を蓄積するための
メモリキャパシタの下部電極、すなわちストレージノー
ド（Storage Node）の形成に適用される。 【０００３】図１３は、従来の粗面化導電性膜の形成過
程を示す（例えば、特開平４−１２７５１９号公報等を
参照）。図１３において、図１３（ａ）のストレージノ
ード形成の過程では、ストレージノード１は電子銃式Ｓ
ｉ蒸着器などを用いて、７Å／秒の形成レートで、２０
００Åの厚さのアモルファスシリコン膜により作成され
る。図１３（ｂ）のアニールの過程では、半円球状の粗
面粒４を有する粗面化導電性膜は、ストレージノード１
をそのまま高真空中でアニ−ルすることにより形成され
る。上述のような従来の高真空型の粗面化導電性膜の作
成方法においては、アモルファスシリコン膜上を自然酸
化膜などのない清浄な表面、つまり清浄表面に保つ必要
があった。したがって、形成プロセスの安定性が良くな
く形成レートが低い、すなわち処理能力が低いという問
題があった。 【０００４】図１４は、上述の問題を解決し得る他の従
来の粗面化導電性膜の形成過程を示す（例えば、特開平
９−２１６６９７号公報等を参照）。図１４に示される
ように、図１４（ａ）のストレージノード形成の過程で
は、ストレージノード１がアモルファスシリコン膜で形
成される。その後、図１４（ｂ）の極薄酸化膜形成の過
程では、酸化膜を除去するのではなく、反対に膜厚を制
御した極薄酸化膜５がストレージノード１上に形成され
る。さらに図１４（ｃ）の核付け用膜形成の過程では、
極薄酸化膜５上にシリコン膜３が形成される。最後に図
１４（ｄ）のアニールの過程では、粗面粒４形成のため
にアニ−ルを行う。上述の従来の粗面化導電性膜の作成
方法の鍵となるのは、アモルファスシリコン膜で形成さ
れたストレージノード１上に極薄酸化膜５を形成するこ
とであった。これにより、制御性の良い低圧下で形成レ
ートが高い、すなわち処理能力が高い形成プロセスを用
いて、粗面粒を有するストレージノードを形成してい
た。 【０００５】 【発明が解決しようとする課題】ストレージノードには
構造の異なる各種のものがある。例えばシリコン基板上
に分離用酸化膜が形成され、その上に厚膜上のストレー
ジノードが形成された厚膜ストレージノードがあるが、
近年の半導体記憶装置の微細化にともない、厚膜ストレ
ージノードの膜厚は薄く、その高さは高くなるととも
に、厚膜ストレージノード同士の間隔も狭くなってき
た。他のストレージノードとして、シリコン基板上に分
離用酸化膜が形成され、その上にある幅を有する円筒凹
型ストレージノードがあるが、最近判明してきたことに
よると、円筒凹型ストレージノードは円筒の内側にキャ
パシタを形成するため、同じ膜厚を有する円筒凹型スト
レージノードであっても、粗面粒の厚みにより蓄積容量
が異なっている。したがって、これらのストレージノー
ドは従来の方法に対して最適な電極構造とはなっておら
ず、十分な蓄積容量の確保が困難になってきた。 【０００６】したがって、従来の粗面化導電性膜および
その形成方法（特開平９−２１６６９７号公報）を用い
るには、上述した近年の半導体記憶装置の微細化および
最近判明してきた点を考慮した上で、最適な粗面粒を有
するストレージノードを形成して必要な容量を確保する
必要がある。しかし上述の従来の粗面化導電性膜および
その形成方法においては、シラン系ガスを用いたシリコ
ン膜を作成する工程、そのシリコン膜をアニールする工
程における詳細なプロセス条件の規定は行われていなか
った。したがって最適な粗面粒を有するストレージノー
ドを形成して必要な容量を確保することが困難であると
いう問題があった。 【０００７】そこで、本発明の目的は、上記問題を解決
するためになされたものであり、制御性の良い低圧下で
形成レートが高い、すなわち処理能力が高い形成プロセ
スを用いて、かつ最適な粗面粒を有するストレージノー
ドを形成することにより、ストレージノードの形状や大
きさに関係なく必要な容量を確保でき、半導体記憶装置
の微細化にともないストレージノードが小型化した場合
にも必要な容量を確保でき、したがって信頼性を向上さ
せることが可能な半導体記憶装置および半導体記憶装置
のストレージノード上に粗面化導電性膜を形成する方法
を提供することにある。 【０００８】 【課題を解決するための手段】この発明の半導体記憶装
置は、粗面化導電性膜がストレージノード上に形成され
た半導体記憶装置であって、該ストレージノードは幅が
０．１μm以上の円筒凹型構造を有し、該粗面化導電性
膜は厚みが１０００Å以下の粗面粒を有するものであ
る。 【０００９】ここで、この発明の半導体記憶装置は、前
記ストレージノードの膜厚を１００Å以上９００Å以下
とすることができるものである。 【００１０】この発明の半導体記憶装置は、粗面化導電
性膜が複数のストレージノード上に各々形成された半導
体記憶装置であって、複数の該ストレージノード間の間
隔は０．１μm以上であり、該粗面化導電性膜は厚みが
１０００Å以下の粗面粒を有するものである。 【００１１】この発明の半導体記憶装置の製造方法は、
半導体ウェーハにアモルファスシリコンの導電性膜でス
トレージノードを形成する工程と、前記ストレージノー
ド上に極薄酸化膜を形成する工程と、前記極薄酸化膜上
に核付け用のシリコン膜を形成する工程と、前記ストレ
ージノードの表面上に粗面粒を形成するために前記シリ
コン膜が形成された前記ウェーハをアニール処理する工
程とを備えた半導体記憶装置のストレージノード上に粗
面化導電性膜を形成する方法であって、前記シリコン膜
を形成する工程におけるシリコン膜の形成温度と前記ア
ニール処理する工程におけるアニ−ル温度との差が１５
５℃以上であるものである。 【００１２】ここで、この発明の半導体記憶装置の製造
方法は、前記シリコン膜を形成する工程は、シラン系ガ
スの流量を７０sccm以下とし、シリコン膜の形成温度を
５６０℃以上７５０℃以下とすることができるものであ
る。 【００１３】ここで、この発明の半導体記憶装置の製造
方法は、前記シリコン膜を形成する工程は、シラン系ガ
スの流量（Ｆｓ）、シリコン膜の形成温度（ＴDEPO）お
よびシリコン膜の成膜形成レート（Å／min）の間に、 【数２】 の条件を満足することができるものである。 【００１４】ここで、この発明の半導体記憶装置の製造
方法は、前記シリコン膜を形成する工程におけるシリコ
ン膜の形成温度から前記アニール処理する工程における
アニール温度まで昇温させる場合の昇温レートは、５℃
／sec以上とすることができるものである。 【００１５】 【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。 【００１６】実施の形態１.図１は、構造の異なる２種
類のストレージノードを例示する。図１（ａ）におい
て、シリコン基板７上に分離用酸化膜６が形成され、そ
の上に厚膜ストレージノード２が形成されている。１０
は厚膜ストレージノード２同士の間隔、１１は厚膜スト
レージノード２の高さ、１２は厚膜ストレージノード２
の膜厚（シリコン膜３の厚さ）である。図１（ｂ）にお
いて、図１（ａ）と同様にシリコン基板７上に分離用酸
化膜６が形成され、その上に幅１３で膜厚（シリコン膜
３の厚さ）１２を有する円筒凹型ストレージノード８が
形成されている。図２は、円筒凹型ストレージノード８
（図１（ｂ）参照）の幅１３が０．２５μmの場合にお
ける、粗面粒４の厚さによる粗面化率を示す。図２にお
いて、横軸は粗面粒４の厚さ（後述の図３の１４）であ
り、縦軸は粗面化率である。ここで粗面化率とは、スト
レージノードを粗面化した場合の容量／ストレージノー
ドを粗面化しない場合の容量である。この時の粗面化処
理条件は、ジシランガス（Si2H6）によるシリコン膜３
の作成温度が５９５℃、ジシラン流量が１０sccm、圧力
は２．０Torrであり、アニールの温度が７５７℃、ホス
フィン（PH3）流量が２００sccm、圧力が２．０Torrで
ある。円筒凹型ストレージノード８の厚さ１２は３００
Åである。図２より、粗面粒４の厚さが約４５０Åの時
に粗面化率は最適となる。 【００１７】図３（ａ）、（ｂ）および（ｃ）は、粗面
粒の各種の粒径状態を示す。図３（ａ）、（ｂ）および
（ｃ）において、分離用酸化膜６にストレージノード１
が形成され、ストレージノード１の上に粗面粒４が形成
されている。図２と同条件の場合を考えると、図３
（ｂ）は粗面粒４の厚さ１４が約４５０Åである場合、
すなわち粗面化率が最適となる場合を示している。図３
（ａ）は粗面粒４の厚さ１４が最適な厚さよりも薄くな
った場合を示す。図３（ａ）に示すように、小さな粗面
粒４がまばらに形成されるので粗面化率は小さくなる。
厚さ１４の下限は粗面化率が少なくとも１．４倍以上得
られる場合と考えられ、図２より約１５０Åである。一
方、図３（ｃ）が示すように、粗面粒４の厚さ１４が最
適な厚さよりも厚くなると大きな粗面粒４が密に形成さ
れるので、表面積の増加は最適な厚さの場合と比べてほ
とんどない。すなわち、粗面化率は小さくなる。厚さ１
４の上限は粗面化率が少なくとも１．４倍以上得られる
場合と考えられ、図２より約７００Åである。 【００１８】図４は、幅１３の大きさによる最適な粗面
粒の厚さ１４を示す。図４において、横軸は幅１３であ
り、縦軸は最適な粗面粒の厚さ１４である。粗面化処理
の条件は上述の条件と同じである。図４に示すように、
幅１３の大きさにより最適な粗面粒の厚さ１４が異なる
傾向がみられる。幅１３の大きさが増加すると約１００
０Å付近で収束すると見積もられるので、最も厚い粗面
粒の厚さ１４は約１０００Åとなる。一方、幅１３の大
きさの減少とともに最適な粗面粒の厚さ１４は薄くな
る。幅１３の下限は約０．１μmであることがわかる。
ストレージノード８の膜厚１２を変化させても上述の傾
向は同じであり、最適粗面粒の厚さ１４の値が異なるだ
けであった。したがって、円筒凹型ストレージノードの
幅１３に応じて最適な高い粗面化率を確保することがで
きる。 【００１９】以上より、実施の形態１によればストレー
ジノードの幅が０．１μm以上の円筒凹型構造を有し、
粗面化導電性膜の厚みが１０００Å以下の粗面粒を有す
ることにより、高い粗面化率を得ることができるので、
十分な蓄積容量を確保することができる。 【００２０】実施の形態２.図１（ａ）の厚膜ストレー
ジノード２の場合も、実施の形態１と同様に、ある任意
の厚膜ストレージノード２同士の間隔１０に応じて最適
な粗面粒の厚さ１４が存在する。図５は、間隔１０の大
きさによる最適粗面粒の厚さ１４を示す。図５におい
て、横軸は間隔１０であり、縦軸は最適粗面粒の厚さ１
４である。図５と図４とを比較すると、実施の形態２は
実施の形態１と同様に、間隔１０の大きさにより最適な
粗面粒の厚さ１４が異なる傾向がみられ、両者は依存性
を持つことが分かる。間隔１０の大きさが増加すると約
１０００Å付近で収束すると見積もられるので、最も厚
い粗面粒の厚さ１４は約１０００Åとなる。一方、間隔
１０の大きさの減少とともに最適な粗面粒の厚さ１４は
薄くなる。間隔１０の下限は約０．１μmであることが
わかる。したがって、厚膜ストレージノード２同士の間
隔１０に応じて最適な粗面粒の厚さ１４を確保すること
ができる。 【００２１】以上より、実施の形態２によれば複数の該
ストレージノード間の間隔が０．１μm以上であり、粗
面化導電性膜の厚みが１０００Å以下の粗面粒を有する
ことにより、高い粗面化率を得ることができるので、十
分な蓄積容量を確保することができる。 【００２２】実施の形態３.図６は、円筒凹型ストレー
ジノード８の膜厚１２と粗面化率との関係を示す。図６
において、横軸は円筒凹型ストレージノード８の膜厚１
２であり、縦軸は粗面化率である。実施の形態３の粗面
化処理条件は、シリコン膜３の形成温度が５９５℃、ジ
シランガスの流量が１０sccm、圧力が２．０Torrであ
り、アニ−ル温度が７５７℃、ホスフィンガスの流量が
200sccm、圧力が２．０Torrである。粗面粒の厚さ１４
は、４５０Åである。図６に示されるように、ストレー
ジノード８の膜厚１２が増大すると粗面化率が減少して
いる。粗面化率が１．４を得ることができるストレージ
ノード８の膜厚１２は、９００Å以下であることがわか
る。粗面粒の厚さ１４を変化させても上述の傾向は同じ
であり、粗面化率の値が異なるだけであった。このよう
に円筒凹型ストレージノードの膜厚に応じて最適な高い
粗面化率を確保することができる。 【００２３】したがって、ストレージノード８の膜厚１
２は、作成可能な膜厚として１００Å以上であり粗面化
率が１．４を得ることができるために９００Å以下であ
ることが望ましい。しかし、なるべく小さな幅（０．２
μm程度）に適用することを考えて、１００Å以上３０
０Å以下にすることがさらに望ましい。 【００２４】以上より、実施の形態３によればストレー
ジノードの膜厚を１００Å以上９００Å以下とすること
により、高い粗面化率を得ることができるので、十分な
蓄積容量を確保することができる。 【００２５】実施の形態４.実施の形態４ないし７は、
半導体記憶装置のストレージノード上に粗面化導電性膜
を形成する方法である。最適な粗面粒を有するストレー
ジノードを形成して必要な容量を確保するための、シラ
ン系ガスを用いたシリコン膜を作成する工程、そのシリ
コン膜をアニールする工程における詳細なプロセス条件
の規定を以下順に説明する。図１２は、実施の形態４な
いし７に共通する概要工程フローを示す。図１２におい
て、まず半導体ウェーハにアモルファスシリコンの導電
性膜でストレージノードを形成する（ステップＳ１
０）。このストレージノード上に極薄酸化膜を形成する
（ステップＳ２０）。次に極薄酸化膜上に核付け用のシ
リコン膜を形成する（ステップＳ３０）。ストレージノ
ードの表面上に粗面粒を形成するためにシリコン膜が形
成されたウェーハをアニール処理する。ここで、シリコ
ン膜の形成温度とアニール温度との差が１５５℃以上で
あるようにアニール処理を行う（ステップＳ４０）。図
７は、実施の形態４におけるシリコン膜３の形成温度と
アニ−ル温度との差に対する粗面化率の関係を示す。図
７において、横軸はシリコン膜３の形成温度とアニ−ル
温度との温度差であり、縦軸は粗面化率である。このと
きの粗面化処理条件は、ジシランガスの流量が１０scc
m、圧力が２．０Torr、ホスフィンガスの流量が２００s
ccm、圧力が２．０Torrである。ストレージノードの構
造は円筒凹型構造であり、円筒凹型ストレージノード８
の膜厚１２は３００Åである。図７に示されるように、
粗面化率が少なくとも１．４を得られる温度差は１５５
℃以上であることが分かる。 【００２６】以上より、実施の形態４によれば、半導体
ウェーハにアモルファスシリコンの導電性膜でストレー
ジノードを形成し、ストレージノード上に極薄酸化膜を
形成し、極薄酸化膜上に核付け用のシリコン膜を形成
し、ストレージノードの表面上に粗面粒を形成するため
に前記シリコン膜が形成された前記ウェーハをアニール
処理するストレージノード上に粗面化導電性膜を形成す
る方法において、シリコン膜の形成温度とアニ−ル温度
との差を１５５℃以上とすることにより、高い粗面化率
を確保することができるので、十分な蓄積容量を確保す
ることができる。 【００２７】実施の形態５.実施の形態５は、実施の形
態４のシリコン膜を形成する工程（図１２のステップＳ
３０）において、シラン系ガスの流量とシリコン膜の形
成温度を規定している。図８は、シリコン膜３の形成温
度と粗面化率との関係を示す。図８において、横軸はシ
リコン膜３の形成温度であり、縦軸は粗面化率である。
このときの粗面化処理条件は、ジシランガスの流量が１
０sccm、圧力が２．０Torr、アニ−ル温度が７６７℃、
ホスフィンの流量が２００sccm、圧力が２．０Torrであ
る。ストレージノードの構造は円筒凹型構造であり、円
筒凹型ストレージノード８の膜厚１２は２５０Åであ
る。図８に示されるように、粗面化率が少なくとも１．
４を得られる形成温度は、５６０℃以上７５０℃以下で
あることが分かる。 【００２８】図９は、シラン系ガスの流量と粗面粒の厚
さとの関係を示す。図９において、横軸はシラン系ガス
の流量であり、縦軸は粗面粒の厚さである。このときの
粗面化処理条件は、シリコン膜の形成温度が６１５℃、
圧力が３．５Torr、アニ−ル温度が７６５℃、ホスフィ
ンの流量が２００sccm、圧力が３．５Torrである。スト
レージノードの構造は厚膜構造であり、厚膜ストレージ
ノード２の間隔１０は０．２μmである。上述のように
粗面粒の厚さが１０００Å以下であることを考えると、
図９に示されるようにシラン系ガスの流量の上限は７０
sccmとなる。 【００２９】以上より、実施の形態５によると、シリコ
ン膜３を形成する場合、シラン系ガスの流量を７０sccm
以下とし、シリコン膜３の形成温度を５６０℃以上７５
０℃以下とすることにより、ストレージノードの形状に
依存することなく、制御性が良くて高い粗面化率を得る
ことができる。したがって、ストレージノードの形状や
大きさに関係なく必要な容量を確保でき、半導体記憶装
置の微細化にともないストレージノードが小型化した場
合にも必要な容量を確保でき、したがって信頼性を向上
させることができる。 【００３０】実施の形態６.実施の形態６は、実施の形
態４のシリコン膜を形成する工程（図１２のステップＳ
３０）において、シラン系ガスの流量、シリコン膜の形
成温度およびシリコン膜の成膜レートを規定している。
粗面化処理におけるシリコン膜を形成する方法で、形成
温度を６１５℃、ジシラン流量を１０sccm、圧力を２．
０Torr、時間を２０秒で成膜すると、粗面化率は１．６
倍となる。この粗面化処理条件でシリコン膜３の形成温
度を変化させると、粗面化率は図８のようになる。図８
に示されるように、粗面化率を少なくとも１．４以上と
するためには形成温度は５６０℃以上であることが必要
である。図１０は、ジシラン流量が１０sccmと４０sccm
の時のシリコン膜３と成膜レートとの温度依存性を示
す。図１０において、横軸はシリコン膜３の形成温度で
あり、縦軸は成膜レートである。上記の、形成温度を６
１５℃、ジシラン流量を１０sccmとする条件での成膜レ
ートは、約１３００Å/minである。図１０より、ジシラ
ンの流量と形成温度から成膜レートがわかる。 【００３１】図４で示されたように最適粗面粒の厚さが
１０００Å以下であり、制御可能でかつ処理能力的に実
施できる最低限のウェーハ１枚当たりの成膜時間が１０
秒以上６０秒以下であるとすると、その成膜レートは１
０００Å／min以上６０００Å／min以下となる。この成
膜レートの範囲に入るように、形成温度を例えば５６０
℃以上７５０℃以下、シラン系ガスの流量を７０sccm以
下、圧力を０．５Torr以上５．０Torr以下、成膜時間を
１０秒以上６０秒以下とするのが望ましい。以上をまと
めると、シリコン膜３を形成する場合、シラン系ガスの
流量（Ｆｓ）、シリコン膜の形成温度（ＴDEPO）および
シリコン膜の成膜形成レート（Å／min）の間に、 【数３】 の条件が満足されることが望ましい。図１０にＦｓ＝１
０sccm、したがってＢ＝―１６０６．９の場合を示す。 【００３２】以上より、実施の形態６によればシラン系
ガスの流量（Ｆｓ）、シリコン膜の形成温度（ＴDEPO）
およびシリコン膜の成膜形成レート（Å／min）の間に
上述の条件が満足されることにより、膜を制御性良く作
成することができるので、高い処理能力で十分な蓄積容
量を確保することができる。 【００３３】実施の形態７.実施の形態７は、実施の形
態４のシリコン膜を形成する工程（図１２のステップＳ
３０）からアニール処理する工程（図１２のステップＳ
４０）における昇温レートを規定している。粗面化処理
を行う場合に、シリコン膜３の形成から粗面粒４形成の
ためのアニールまでの時間と、シリコン膜３の形成温度
からアニール温度までの温度差とを変化させることによ
り、粗面化率を変化させることができる。上述の時間と
温度差とを規格化するために昇温レート（℃／sec）に
換算する。図１１は、昇温レートと容量倍率との関係を
示す。図１１において、横軸は昇温レートであり、縦軸
は容量倍率である。このときの粗面化処理条件は、ジシ
ランの流量が１０sccm、圧力が２．０Torrであり、ホス
フィンの流量が２００sccm、圧力が２．０Torrである。
ストレージノードの構造は円筒凹型構造であり、円筒凹
型ストレージノード８の幅１３は０．２５μm、円筒凹
型ストレージノード８の膜厚１２は３００Åである。図
１１に示されるように、容量倍率を少なくとも１．４倍
以上得るためには、昇温レートは５℃／sec以上必要で
あることがわかる。 【００３４】以上より、実施の形態７によればシリコン
膜の形成温度からアニール温度まで昇温させる場合の昇
温レートを５℃／sec以上とすることにより、制御性良
く粗面粒の形成が可能となるので、高い処理能力で十分
な蓄積容量を確保することができる。 【００３５】 【発明の効果】以上説明したように、本発明の半導体記
憶装置および半導体記憶装置のストレージノード上に粗
面化導電性膜を形成する方法によれば、制御性の良い低
圧下で形成レートが高い、すなわち処理能力が高い形成
プロセスを用いて、かつ最適な粗面粒を有するストレー
ジノードを形成することにより、ストレージノードの形
状や大きさに関係なく必要な容量を確保できる。さら
に、半導体記憶装置の微細化にともないストレージノー
ドが小型化した場合にも必要な容量を確保でき、したが
って信頼性を向上させることが可能な半導体記憶装置お
よび半導体記憶装置のストレージノード上に粗面化導電
性膜を形成する方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の適用対象となる構造の異なる２種類
のストレージノードを例示する図である。 【図２】 本発明の実施の形態１における円筒凹型スト
レージノードの幅が０．２５μmの場合の、粗面粒の厚
さによる粗面化率を示す図である。 【図３】 本発明の実施の形態１における粗面粒の各種
の粒径状態を示す図である。 【図４】 本発明の実施の形態１におけるストレージノ
ードの幅の大きさによる最適な粗面粒の厚さを示す図で
ある。 【図５】 本発明の実施の形態２におけるストレージノ
ードの間隔の大きさによる最適粗面粒の厚さを示す図で
ある。 【図６】 本発明の実施の形態３における円筒凹型スト
レージノードの膜厚と粗面化率との関係を示す図であ
る。 【図７】 本発明の実施の形態４におけるシリコン膜の
形成温度とアニ−ル温度との差に対する粗面化率の関係
を示す図である。 【図８】 本発明の実施の形態５におけるシリコン膜の
形成温度と粗面化率との関係を示す図である。 【図９】 本発明の実施の形態５におけるシラン系ガス
の流量と粗面粒の厚さとの関係を示す図である。 【図１０】 本発明の実施の形態６におけるジシラン流
量が１０sccmと４０sccmの時のシリコン膜３と成膜レー
トとの温度依存性を示す図である。 【図１１】 本発明の実施の形態７における昇温レート
と容量倍率との関係を示す図である。 【図１２】 本発明の実施の形態４ないし７における工
程フローを示す図である。 【図１３】 従来の粗面化導電性膜の形成過程を示す図
である。 【図１４】 従来の極薄酸化膜形成による粗面化導電性
膜の形成過程を示す図である。 【符号の説明】 １ ストレージノード、 ２ 厚膜ストレージノード、
３ 核付け用シリコン膜、 ４ 粗面粒、 ５ 極薄
酸化膜、 ６ 分離用酸化膜、 ７ シリコン基板、
８ 円筒凹型ストレージノード、 １０ 厚膜ストレー
ジノード間の間隔、 １１ 厚膜ストレージノードの高
さ、 １２ 円筒凹型ストレージノードの膜厚、 １３
円筒凹型ストレージノードの幅、 １４ 粗面粒の厚
さ。
のストレージノードを例示する図である。 【図２】 本発明の実施の形態１における円筒凹型スト
レージノードの幅が０．２５μmの場合の、粗面粒の厚
さによる粗面化率を示す図である。 【図３】 本発明の実施の形態１における粗面粒の各種
の粒径状態を示す図である。 【図４】 本発明の実施の形態１におけるストレージノ
ードの幅の大きさによる最適な粗面粒の厚さを示す図で
ある。 【図５】 本発明の実施の形態２におけるストレージノ
ードの間隔の大きさによる最適粗面粒の厚さを示す図で
ある。 【図６】 本発明の実施の形態３における円筒凹型スト
レージノードの膜厚と粗面化率との関係を示す図であ
る。 【図７】 本発明の実施の形態４におけるシリコン膜の
形成温度とアニ−ル温度との差に対する粗面化率の関係
を示す図である。 【図８】 本発明の実施の形態５におけるシリコン膜の
形成温度と粗面化率との関係を示す図である。 【図９】 本発明の実施の形態５におけるシラン系ガス
の流量と粗面粒の厚さとの関係を示す図である。 【図１０】 本発明の実施の形態６におけるジシラン流
量が１０sccmと４０sccmの時のシリコン膜３と成膜レー
トとの温度依存性を示す図である。 【図１１】 本発明の実施の形態７における昇温レート
と容量倍率との関係を示す図である。 【図１２】 本発明の実施の形態４ないし７における工
程フローを示す図である。 【図１３】 従来の粗面化導電性膜の形成過程を示す図
である。 【図１４】 従来の極薄酸化膜形成による粗面化導電性
膜の形成過程を示す図である。 【符号の説明】 １ ストレージノード、 ２ 厚膜ストレージノード、
３ 核付け用シリコン膜、 ４ 粗面粒、 ５ 極薄
酸化膜、 ６ 分離用酸化膜、 ７ シリコン基板、
８ 円筒凹型ストレージノード、 １０ 厚膜ストレー
ジノード間の間隔、 １１ 厚膜ストレージノードの高
さ、 １２ 円筒凹型ストレージノードの膜厚、 １３
円筒凹型ストレージノードの幅、 １４ 粗面粒の厚
さ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 岡本 佳彦
東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内
(56)参考文献 特開 平９−237877（ＪＰ，Ａ)
特開 平10−189898（ＪＰ，Ａ)
特開 平５−175448（ＪＰ，Ａ)
特開 平５−315543（ＪＰ，Ａ)
特開 平６−5805（ＪＰ，Ａ)
特開 平10−294436（ＪＰ，Ａ)
特開 平４−127519（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/108
H01L 21/8242
H01L 27/04
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体ウェーハにアモルファスシリコン
の導電性膜でストレージノードを形成する工程と、 前記ストレージノード上に極薄酸化膜を形成する工程
と、 前記極薄酸化膜上に核付け用のシリコン膜を形成する工
程と、 前記ストレージノードの表面上に粗面粒を形成するため
に前記シリコン膜が形成された前記ウェーハをアニール
処理する工程とを備えたストレージノード上に粗面化導
電性膜を形成する方法であって、前記シリコン膜を形成する工程は、シラン系ガスの流量
を７０sccm以下とし、シリコン膜の形成温度を５６０℃
以上７５０℃以下とし、かつ、 シラン系ガスの流量（Ｆｓ）、シリコン膜の形成温度
（Ｔ ＤＥＰＯ ）およびシリコン膜の成膜形成レート（Å
／min）の間に、 【数１】 Ｄ Ｒ ＝Ａ×Ｔ ＤＥＰＯ ＋Ｂ （Ａ＝４．７、Ｂ＝４
６．２３×Ｆｓ−２０６９．２） Ｆｓ（sccm）:シラン系ガスの流量（Ｆｓ≦７０sccm） Ｔ ＤＥＰＯ （℃）:シリコン膜の形成温度（５６０℃≦
Ｔ ＤＥＰＯ ≦７５０℃） Ｄ Ｒ （Å／min）:シリコン膜の成膜形成レート（１００
０Å／min≦Ｄ Ｒ ≦６０００Å／min） の条件が満足され、 前記シリコン膜を形成する工程におけるシリコン膜の形
成温度と前記アニール処理する工程におけるアニ−ル温
度との差が１５５℃以上であり、かつ、 前記シリコン膜を形成する工程におけるシリコン膜の形
成温度から前記アニール処理する工程におけるアニール
温度まで昇温させる場合の昇温レートは、５℃／sec以
上である ことを特徴とする半導体記憶装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31480698A JP3462403B2 (ja) | 1998-11-05 | 1998-11-05 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
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| JP31480698A JP3462403B2 (ja) | 1998-11-05 | 1998-11-05 | 半導体記憶装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000150818A JP2000150818A (ja) | 2000-05-30 |
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ID=18057835
Family Applications (1)
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| JP31480698A Expired - Fee Related JP3462403B2 (ja) | 1998-11-05 | 1998-11-05 | 半導体記憶装置の製造方法 |
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| JP (1) | JP3462403B2 (ja) |
-
1998
- 1998-11-05 JP JP31480698A patent/JP3462403B2/ja not_active Expired - Fee Related
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| JP2000150818A (ja) | 2000-05-30 |
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