JP3452337B2 - アクティブマトリックス液晶表示素子 - Google Patents
アクティブマトリックス液晶表示素子Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は液晶に電圧を印加しな
い状態で透明である所謂ノーマリホワイトモードのアク
ティブマトリックス液晶表示素子（ＡＭＬＣＤと記す）
に関し、特にその白欠陥の黒欠陥化に関する。 【０００２】 【従来の技術】ノーマリホワイトモードでは、ある画素
に対応したＴＦＴ（薄膜トランジスタ）がソース〜ドレ
イン間が常にショートとなる不良であると、そき画素の
表示電極（画素電極とも言う）と共通電極との間、従っ
て両電極間の液晶には電圧が印加されないので、常に透
明となり、白欠陥となる。これは常に不透明となる黒欠
陥よりも目立ち、表示品位を著しく低下させる。そこ
で、この白欠陥の画素をレーザ溶接の技術を応用して黒
欠陥に変える方法が、特開平４−２１８２３号公報（文
献と言う）で提案された。 【０００３】この方法は図２（文献の第１図及び第２
図と同じ）に示すように、画素電極１５及びソースバス
１９の各一部とそれぞれ絶縁層２２を介して対向してい
る短絡用金属層（Ｃr ，Ｍｏなど）２８が形成される。
また短絡用金属層２８と対向している画素電極１５及び
ソースバス１９の各部分に溶接用金属層（Ｃr ，Ｍｏな
ど）２９，３１がそれそれ形成される。外部から溶接用
金属層２９，３１と短絡用金属層２８との重なり部分に
レーザ３４をそれぞれ照射して、これら溶接用金属層を
溶かし、かつ絶縁層２２を破壊し、溶融金属３５，３６
でそれぞれ短絡用金属層２８と溶接用金属層２９，３１
とを短絡する。画素電極１５は短絡用金属層２８を通じ
てソースバス１９と接続される。 【０００４】ソースバス１９の電圧（ＴＦＴのソース電
圧）ＶS の中心電位ＶSOは、図３に示すように、共通電
極に印加されるコモン電圧ＶC との間に通常若干の直流
的電位差（例えば２〜３Ｖ）があるため、その欠陥画素
の画素電極１５と共通電極との間の液晶に電圧が印加さ
れ、この欠陥画素は常時不透明の黒欠陥となる。 【０００５】 【発明が解決しようとする課題】最近、ソースドライ
バの出力電力が小さく、液晶の誘電異方性等により発
生するＤＣ電圧を補償でき、画素の電荷保持特性がよ
くなるＡＭＬＣＤの駆動方法を提案する目的で特願平６
−１０８１０８号（文献と言う）が提案された。この
駆動方法では、図４，図５において、ゲート電圧ＶGiに
は、ゲートパルスＰG の直ぐ前方に第１バイアス電圧Ｖ
x1または第２バイアス電圧ＶX2が交互に付加される。こ
れにより、ゲートパルスＰG の後にバイアス電圧を付加
する方法に比べて画素の電荷保持特性を改善できる。液
晶セルの共通電極４ｂに外部より印加するコモン電圧Ｖ
C と平均値（Ｖx1＋ＶX2）／２との間には液晶パルスの
特性に応じた関係式が成立し、どちらか一方を調整する
ことによって、ＶC とドレイン電圧の中心値Ｖdoとを一
致させることができる。ＶC ＝Ｖdoに設定するのは交流
駆動するために必要なことである。 【０００６】Ｖx1−ＶX2やソースドライバ出力電圧Ｖ
Spp を調整してドレイン電圧ＶDpp を任意に設定するこ
ともできる。特に、ＶSpp を映像信号成分の最大許容振
幅Ｖaに等しく設定して、ソースドライバ出力の省電力
化を図ることができる。また平均値（Ｖx1＋ＶX2）／２
を調整して、ＶDpp の中心値Ｖdo（＝ＶC ）をＶSpp の
中心値ＶSoに一致させて、液晶の誘電異方性等により発
生するＤＣ電圧を補償している。 【０００７】しかしながら、前述のような新しい駆動方
法を用いると、従来の技術の項で述べた、ノーマリホワ
イトモードのＡＭＬＣＤの白欠陥を黒欠陥化する方法が
適用できないと言う新たな問題が生じて来た。即ち、レ
ーザ溶接によって表示電極４ａを電気的にソースバスＳ
に接続しても、ソースバスの中心電位ＶSo≒ＶC に設定
されているので、直流的な電圧が液晶に印加されず、従
って白欠陥画素を黒欠陥画素に変えることができないの
である。 【０００８】この発明の目的は、文献の駆動方法を用
いるノーマリホワイトモーのドＡＭＬＣＤに対して、そ
の白欠陥画素の黒欠陥化を可能にしようとするものであ
る。 【０００９】 【課題を解決するための手段】前記文献の駆動方法を
用いるノーマリホワイトモードのＡＭＬＣＤにおいて、
この発明では、画素電極４ａのゲートバスＧi+1 と対向
する延長領域上に溶接用金属層が形成される。 【００１０】 【実施例】この発明によるＡＭＬＣＤも図４（文献の
図１と同じ）に示す等価回路図で表される。ソースドラ
イバ２に列状のソースバスＳ1 〜Ｓ11が順に接続され、
ゲートドライバ３に行状のゲートバスＧ1 〜Ｇm+1 が順
に接続される。ゲートバスＧi ，Ｇi+1 （ｉ＝１〜ｍ）
とソースバスＳj （ｊ＝１〜ｎ）とが作る網目内に液晶
画素Ｌijが配されている。ゲートバスＧi 及びソースバ
スＳj の交叉点付近にＴＦＴＱijが各バスに電気的に接
続されて配される。各液晶画素Ｌijの液晶セル４を挟む
一方の表示電極４ａがＴＦＴＱijのドレインＤに接続さ
れ、他方の電極は各セルに共通の共通電極４ｂとされ
る。各画素Ｌijにそれぞれ信号蓄積キャパシタ５が形成
され、その一方の電極は表示電極４ａに接続され、他方
の電極はゲートバスＧi+1 に接続される。前記の信号蓄
積キャパシタ５は、図１に示すように、液晶画素Ｌijの
表示電極４ａの端がゲートバスＧi+1 と重なるように延
長されて、両者の間にゲート絶縁膜を誘電体として形成
された静電容量である。 【００１１】ソースドライバ２から各ソースバスＳ
j に、ｊ列の画素Ｌ1j，Ｌ2j，…Ｌmjにそれぞれ供給す
るためのほゞ１Ｈ（水平走査時間）の信号電圧（ソース
バス駆動電圧またはソース電圧とも言う）Ｖ1j，Ｖ2j，
…Ｖmj（まとめてＶsjまたはＶSで表す）が順次出力さ
れる。またゲートドライバ３からゲートバスＧ1 ，
Ｇ2 ，…Ｇm+1 に、ほゞ１Ｈの間高レベル、他の期間は
低レベルとなり、それぞれ１Ｈずつ順次シフトされたパ
ルス状の走査電圧（ゲートバス駆動電圧またはゲート電
圧とも言う）ＶG1，ＶG2，…ＶGm+1がそれぞれ出力され
る。これにより各行のＴＦＴは順次オンに制御される。
図４Ｂは図４Ａの１つの網目内画素の等価回路を示した
図であり、ＣgdはＴＦＴのゲート〜ドレイン間に存在す
る寄生容量であり、ＣLCは液晶セル４の画素容量、ＣS
は信号蓄積キャパシタ５のストレージ容量である。 【００１２】図５は文献の駆動方法において図４Ｂの
液晶画素Ｌij駆動時のソース電圧Ｖ Sj（簡単化のためＶ
S で表す）、ゲート電圧ＶGiの代表的な波形を示したも
のである。ＶC は共通電極４ｂに印加されるコモン電圧
である。ＶS-及びＶS+は、それぞれ液晶画素に対する交
流化駆動を行うための負書き込み時及び正書き込み時の
バイアス電圧（映像信号成分Ｖa ＝０時のソース電圧）
である。映像信号成分の最大振幅Ｖa は矢印で表されて
おり、その長さで大きさを、その向きで画素に書き込ま
れるべき極性を表す。 【００１３】ゲート電圧ＶG の非選択レベルＶGLと選択
レベルＶGHとの差をＶg ，交流化信号（図示せず）に従
って与えられる２つのバイアス電圧をＶX1，ＶX2で表
す。文献では、ゲートドライバ３より各ゲートバスＶ
Gi（ｉ＝１〜ｍ＋１）に与えるゲート（駆動）電圧ＶGi
には、１フレーム期間にほゞ１Ｈずつ順次高レベルＶGH
となり、他の期間は低レベルＶGLとなる矩形状のゲート
パルスＰG と、その各ゲートパルスＰG の立上がり時点
と、その立上がり時点よりほゞ１Ｈの期間だけ早い時点
との間に、ゲート電圧ＶGiに、第１バイアス電圧ＶX1ま
たは第２バイアス電圧ＶX2が、第ｉ−１行の画素の交流
駆動における負書き込み期間及び正書き込み期間にそれ
ぞれ対応して、交互に付加される。 【００１４】液晶を交流駆動するために、コモン電圧Ｖ
C はドレイン電圧の中心値Ｖdoと等しくなるように設定
される。また液晶の誘電異方性等により発生するＤＣ電
圧を補償するために、平均値（ＶX1＋ＶX2）／２を調整
して、コモン電圧ＶC （＝Ｖ do）はＶSpp の中心値ＶSO
に一致するようにされている。この発明では、画素電極
４ａのゲートバスＧi+1 と対向する延長領域（蓄積容量
電極部）４ａ−１上に溶接用金属層２９が形成される。
溶接用金属層２９はソースバスの導電性を良くするため
にＩＴＯ等の上に形成する金属層と同時に形成できる。 【００１５】画素Ｌijが白欠陥であれば、図１Ｂに示す
ようにガラス基板１１側よりレーザ３４を照射して、溶
接用金属層を溶融させると共に、溶接用金属層２９とゲ
ートバスＧi+1 との間のゲート絶縁層２４を筋状に破壊
して、その破壊された筋状の領域を溶融金属３５で充填
させる。これにより画素電極４ａは常にゲートバスＧ
i+1 と電気的に接続され、ゲート電圧ＶGi+1が印加され
る。ゲート電圧ＶGi+1とコモン電圧ＶC との間に直流値
なレベル差が存在し、これが液晶セル４に印加されるの
で、画素Ｌijは黒欠陥となる。 【００１６】なお、溶接用金属層２９はライトシールド
用金属層（図示せず）と同時に形成することもできる。
図１はＴＦＴのゲート電極を半導体層に対してガラス基
板１１と反対側としたトップゲート形ＴＦＴと対応する
が、ゲート電極が半導体層に対してガラス基板側にある
ボトムゲート形ＴＦＴにもこの発明は適用できる。 【００１７】 【発明の効果】この発明によれば、文献により駆動さ
れるノーマリホワイトモードのＡＭＬＣＤの白欠陥画素
に対して、レーザを照射することによって容易に黒欠陥
に変更することができ、製品の歩留りを向上することが
てきる。この発明では、画素電極４ａの蓄積容量電極部
４ａ−１上に溶接用金属層２９をソースバス用金属層と
同時に形成することができるので、生産性が頗るよい。 【００１８】また、レーザ溶接箇所は１箇所でよいの
で、従来の図２の場合（２箇所必要）より作業効率がよ
い。
い状態で透明である所謂ノーマリホワイトモードのアク
ティブマトリックス液晶表示素子（ＡＭＬＣＤと記す）
に関し、特にその白欠陥の黒欠陥化に関する。 【０００２】 【従来の技術】ノーマリホワイトモードでは、ある画素
に対応したＴＦＴ（薄膜トランジスタ）がソース〜ドレ
イン間が常にショートとなる不良であると、そき画素の
表示電極（画素電極とも言う）と共通電極との間、従っ
て両電極間の液晶には電圧が印加されないので、常に透
明となり、白欠陥となる。これは常に不透明となる黒欠
陥よりも目立ち、表示品位を著しく低下させる。そこ
で、この白欠陥の画素をレーザ溶接の技術を応用して黒
欠陥に変える方法が、特開平４−２１８２３号公報（文
献と言う）で提案された。 【０００３】この方法は図２（文献の第１図及び第２
図と同じ）に示すように、画素電極１５及びソースバス
１９の各一部とそれぞれ絶縁層２２を介して対向してい
る短絡用金属層（Ｃr ，Ｍｏなど）２８が形成される。
また短絡用金属層２８と対向している画素電極１５及び
ソースバス１９の各部分に溶接用金属層（Ｃr ，Ｍｏな
ど）２９，３１がそれそれ形成される。外部から溶接用
金属層２９，３１と短絡用金属層２８との重なり部分に
レーザ３４をそれぞれ照射して、これら溶接用金属層を
溶かし、かつ絶縁層２２を破壊し、溶融金属３５，３６
でそれぞれ短絡用金属層２８と溶接用金属層２９，３１
とを短絡する。画素電極１５は短絡用金属層２８を通じ
てソースバス１９と接続される。 【０００４】ソースバス１９の電圧（ＴＦＴのソース電
圧）ＶS の中心電位ＶSOは、図３に示すように、共通電
極に印加されるコモン電圧ＶC との間に通常若干の直流
的電位差（例えば２〜３Ｖ）があるため、その欠陥画素
の画素電極１５と共通電極との間の液晶に電圧が印加さ
れ、この欠陥画素は常時不透明の黒欠陥となる。 【０００５】 【発明が解決しようとする課題】最近、ソースドライ
バの出力電力が小さく、液晶の誘電異方性等により発
生するＤＣ電圧を補償でき、画素の電荷保持特性がよ
くなるＡＭＬＣＤの駆動方法を提案する目的で特願平６
−１０８１０８号（文献と言う）が提案された。この
駆動方法では、図４，図５において、ゲート電圧ＶGiに
は、ゲートパルスＰG の直ぐ前方に第１バイアス電圧Ｖ
x1または第２バイアス電圧ＶX2が交互に付加される。こ
れにより、ゲートパルスＰG の後にバイアス電圧を付加
する方法に比べて画素の電荷保持特性を改善できる。液
晶セルの共通電極４ｂに外部より印加するコモン電圧Ｖ
C と平均値（Ｖx1＋ＶX2）／２との間には液晶パルスの
特性に応じた関係式が成立し、どちらか一方を調整する
ことによって、ＶC とドレイン電圧の中心値Ｖdoとを一
致させることができる。ＶC ＝Ｖdoに設定するのは交流
駆動するために必要なことである。 【０００６】Ｖx1−ＶX2やソースドライバ出力電圧Ｖ
Spp を調整してドレイン電圧ＶDpp を任意に設定するこ
ともできる。特に、ＶSpp を映像信号成分の最大許容振
幅Ｖaに等しく設定して、ソースドライバ出力の省電力
化を図ることができる。また平均値（Ｖx1＋ＶX2）／２
を調整して、ＶDpp の中心値Ｖdo（＝ＶC ）をＶSpp の
中心値ＶSoに一致させて、液晶の誘電異方性等により発
生するＤＣ電圧を補償している。 【０００７】しかしながら、前述のような新しい駆動方
法を用いると、従来の技術の項で述べた、ノーマリホワ
イトモードのＡＭＬＣＤの白欠陥を黒欠陥化する方法が
適用できないと言う新たな問題が生じて来た。即ち、レ
ーザ溶接によって表示電極４ａを電気的にソースバスＳ
に接続しても、ソースバスの中心電位ＶSo≒ＶC に設定
されているので、直流的な電圧が液晶に印加されず、従
って白欠陥画素を黒欠陥画素に変えることができないの
である。 【０００８】この発明の目的は、文献の駆動方法を用
いるノーマリホワイトモーのドＡＭＬＣＤに対して、そ
の白欠陥画素の黒欠陥化を可能にしようとするものであ
る。 【０００９】 【課題を解決するための手段】前記文献の駆動方法を
用いるノーマリホワイトモードのＡＭＬＣＤにおいて、
この発明では、画素電極４ａのゲートバスＧi+1 と対向
する延長領域上に溶接用金属層が形成される。 【００１０】 【実施例】この発明によるＡＭＬＣＤも図４（文献の
図１と同じ）に示す等価回路図で表される。ソースドラ
イバ２に列状のソースバスＳ1 〜Ｓ11が順に接続され、
ゲートドライバ３に行状のゲートバスＧ1 〜Ｇm+1 が順
に接続される。ゲートバスＧi ，Ｇi+1 （ｉ＝１〜ｍ）
とソースバスＳj （ｊ＝１〜ｎ）とが作る網目内に液晶
画素Ｌijが配されている。ゲートバスＧi 及びソースバ
スＳj の交叉点付近にＴＦＴＱijが各バスに電気的に接
続されて配される。各液晶画素Ｌijの液晶セル４を挟む
一方の表示電極４ａがＴＦＴＱijのドレインＤに接続さ
れ、他方の電極は各セルに共通の共通電極４ｂとされ
る。各画素Ｌijにそれぞれ信号蓄積キャパシタ５が形成
され、その一方の電極は表示電極４ａに接続され、他方
の電極はゲートバスＧi+1 に接続される。前記の信号蓄
積キャパシタ５は、図１に示すように、液晶画素Ｌijの
表示電極４ａの端がゲートバスＧi+1 と重なるように延
長されて、両者の間にゲート絶縁膜を誘電体として形成
された静電容量である。 【００１１】ソースドライバ２から各ソースバスＳ
j に、ｊ列の画素Ｌ1j，Ｌ2j，…Ｌmjにそれぞれ供給す
るためのほゞ１Ｈ（水平走査時間）の信号電圧（ソース
バス駆動電圧またはソース電圧とも言う）Ｖ1j，Ｖ2j，
…Ｖmj（まとめてＶsjまたはＶSで表す）が順次出力さ
れる。またゲートドライバ３からゲートバスＧ1 ，
Ｇ2 ，…Ｇm+1 に、ほゞ１Ｈの間高レベル、他の期間は
低レベルとなり、それぞれ１Ｈずつ順次シフトされたパ
ルス状の走査電圧（ゲートバス駆動電圧またはゲート電
圧とも言う）ＶG1，ＶG2，…ＶGm+1がそれぞれ出力され
る。これにより各行のＴＦＴは順次オンに制御される。
図４Ｂは図４Ａの１つの網目内画素の等価回路を示した
図であり、ＣgdはＴＦＴのゲート〜ドレイン間に存在す
る寄生容量であり、ＣLCは液晶セル４の画素容量、ＣS
は信号蓄積キャパシタ５のストレージ容量である。 【００１２】図５は文献の駆動方法において図４Ｂの
液晶画素Ｌij駆動時のソース電圧Ｖ Sj（簡単化のためＶ
S で表す）、ゲート電圧ＶGiの代表的な波形を示したも
のである。ＶC は共通電極４ｂに印加されるコモン電圧
である。ＶS-及びＶS+は、それぞれ液晶画素に対する交
流化駆動を行うための負書き込み時及び正書き込み時の
バイアス電圧（映像信号成分Ｖa ＝０時のソース電圧）
である。映像信号成分の最大振幅Ｖa は矢印で表されて
おり、その長さで大きさを、その向きで画素に書き込ま
れるべき極性を表す。 【００１３】ゲート電圧ＶG の非選択レベルＶGLと選択
レベルＶGHとの差をＶg ，交流化信号（図示せず）に従
って与えられる２つのバイアス電圧をＶX1，ＶX2で表
す。文献では、ゲートドライバ３より各ゲートバスＶ
Gi（ｉ＝１〜ｍ＋１）に与えるゲート（駆動）電圧ＶGi
には、１フレーム期間にほゞ１Ｈずつ順次高レベルＶGH
となり、他の期間は低レベルＶGLとなる矩形状のゲート
パルスＰG と、その各ゲートパルスＰG の立上がり時点
と、その立上がり時点よりほゞ１Ｈの期間だけ早い時点
との間に、ゲート電圧ＶGiに、第１バイアス電圧ＶX1ま
たは第２バイアス電圧ＶX2が、第ｉ−１行の画素の交流
駆動における負書き込み期間及び正書き込み期間にそれ
ぞれ対応して、交互に付加される。 【００１４】液晶を交流駆動するために、コモン電圧Ｖ
C はドレイン電圧の中心値Ｖdoと等しくなるように設定
される。また液晶の誘電異方性等により発生するＤＣ電
圧を補償するために、平均値（ＶX1＋ＶX2）／２を調整
して、コモン電圧ＶC （＝Ｖ do）はＶSpp の中心値ＶSO
に一致するようにされている。この発明では、画素電極
４ａのゲートバスＧi+1 と対向する延長領域（蓄積容量
電極部）４ａ−１上に溶接用金属層２９が形成される。
溶接用金属層２９はソースバスの導電性を良くするため
にＩＴＯ等の上に形成する金属層と同時に形成できる。 【００１５】画素Ｌijが白欠陥であれば、図１Ｂに示す
ようにガラス基板１１側よりレーザ３４を照射して、溶
接用金属層を溶融させると共に、溶接用金属層２９とゲ
ートバスＧi+1 との間のゲート絶縁層２４を筋状に破壊
して、その破壊された筋状の領域を溶融金属３５で充填
させる。これにより画素電極４ａは常にゲートバスＧ
i+1 と電気的に接続され、ゲート電圧ＶGi+1が印加され
る。ゲート電圧ＶGi+1とコモン電圧ＶC との間に直流値
なレベル差が存在し、これが液晶セル４に印加されるの
で、画素Ｌijは黒欠陥となる。 【００１６】なお、溶接用金属層２９はライトシールド
用金属層（図示せず）と同時に形成することもできる。
図１はＴＦＴのゲート電極を半導体層に対してガラス基
板１１と反対側としたトップゲート形ＴＦＴと対応する
が、ゲート電極が半導体層に対してガラス基板側にある
ボトムゲート形ＴＦＴにもこの発明は適用できる。 【００１７】 【発明の効果】この発明によれば、文献により駆動さ
れるノーマリホワイトモードのＡＭＬＣＤの白欠陥画素
に対して、レーザを照射することによって容易に黒欠陥
に変更することができ、製品の歩留りを向上することが
てきる。この発明では、画素電極４ａの蓄積容量電極部
４ａ−１上に溶接用金属層２９をソースバス用金属層と
同時に形成することができるので、生産性が頗るよい。 【００１８】また、レーザ溶接箇所は１箇所でよいの
で、従来の図２の場合（２箇所必要）より作業効率がよ
い。
【図面の簡単な説明】
【図１】この発明のＡＭＬＣＤの要部の構造を示す図
で、Ａは平面図、ＢはＡのａ−ａ′断面図。 【図２】従来の文献のＡＭＬＣＤの要部の構造を示す
図で、Ａは平面図、ＢはＡのＡ−Ａ′断面図。 【図３】図１のＡＭＬＣＤの要部の波形図。 【図４】Ａは文献で提案されたＡＭＬＣＤの等価回路
図、ＢはＡの１つの画素とその近傍の等価回路図。 【図５】図４の要部の動作波形図。
で、Ａは平面図、ＢはＡのａ−ａ′断面図。 【図２】従来の文献のＡＭＬＣＤの要部の構造を示す
図で、Ａは平面図、ＢはＡのＡ−Ａ′断面図。 【図３】図１のＡＭＬＣＤの要部の波形図。 【図４】Ａは文献で提案されたＡＭＬＣＤの等価回路
図、ＢはＡの１つの画素とその近傍の等価回路図。 【図５】図４の要部の動作波形図。
フロントページの続き
(72)発明者 橋本 和也
兵庫県神戸市西区高塚台４−３−１ ホ
シデン株式会社 開発技術研究所内
(72)発明者 鵜川 雄成
兵庫県神戸市西区高塚台４−３−１ ホ
シデン株式会社 開発技術研究所内
(56)参考文献 特開 昭59−101693（ＪＰ，Ａ)
特開 平３−121420（ＪＰ，Ａ)
特開 平４−21823（ＪＰ，Ａ)
特開 平４−136918（ＪＰ，Ａ)
特開 平４−265943（ＪＰ，Ａ)
特開 平４−367821（ＪＰ，Ａ)
特開 平５−289106（ＪＰ，Ａ)
特開 平７−140441（ＪＰ，Ａ)
特開 平９−325354（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1368
G02F 1/1343
G02F 1/133
G02F 1/13 101
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ソースドライバに列状のソースバスＳ1
〜Ｓn が順に接続され、ゲートドライバに行状のゲート
バスＧ1 〜Ｇm+1 が順に接続され、それらゲートバスＧ
i ，Ｇi+1 （ｉ＝１〜ｍ）とソースバスＳj （ｊ＝１〜
ｎ）とが作る網目内に液晶画素Ｌijが配され、ゲートバ
スＧi 及びソースバスＳj の交叉点付近にＴＦＴ
（Ｑij）が各バスに接続されて配され、液晶画素Ｌijの
表示電極がＴＦＴのドレインに接続され、それら各液晶
画素Ｌijの表示電極と対向する電極は共通電極とされ、 各液晶画素Ｌijの表示電極がゲートバスＧi+1 と重なる
ように延長されて、両者の間にゲート絶縁膜を誘電体と
する信号蓄積キャパシタ（ＣS ）が形成され、 ゲートドライバより各ゲートバスＧi （ｉ＝１〜ｍ＋
１）に与えるゲート電圧ＶGiには、１フレーム期間にほ
ゞ１Ｈ（水平走査時間）ずつ順次選択レベル（高レベ
ル）ＶGHとなり、他の期間は非選択レベル（低レベル）
ＶGLとなるゲートパルスＰG と、その各ゲートパルスの
立上がり時点と、その立上がり時点よりほゞ１Ｈだけ早
い時点との間に、第１バイアス電圧Ｖx1または第２バイ
アス電圧Ｖx2が、第ｉ−１行の画素の交流駆動における
負書き込み期間及び正書き込み期間にそれぞれ対応して
交互に付加される、ノーマリホワイトモードのアクティ
ブマトリックス液晶表示素子において、 前記表示電極の前記ゲートバスＧi+1 と対向する延長領
域上に溶接用金属層が形成されていることを特徴とする
アクティブマトリックス液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30769094A JP3452337B2 (ja) | 1994-12-12 | 1994-12-12 | アクティブマトリックス液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30769094A JP3452337B2 (ja) | 1994-12-12 | 1994-12-12 | アクティブマトリックス液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08160467A JPH08160467A (ja) | 1996-06-21 |
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