JP3445721B2 - 正負パルス式高電圧電源 - Google Patents
正負パルス式高電圧電源Info
- Publication number
- JP3445721B2 JP3445721B2 JP10952597A JP10952597A JP3445721B2 JP 3445721 B2 JP3445721 B2 JP 3445721B2 JP 10952597 A JP10952597 A JP 10952597A JP 10952597 A JP10952597 A JP 10952597A JP 3445721 B2 JP3445721 B2 JP 3445721B2
- Authority
- JP
- Japan
- Prior art keywords
- switching
- voltage
- positive
- transformer
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Inverter Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、放電電極等に正負
のパルス高電圧を印加するための正負パルス式高電圧電
源に関し、例えばプラズマ発生装置、コロナ放電処理装
置、イオン発生器、除電装置、スパッタリング装置、レ
ーザ発生装置、あるいはオゾン発生器等の電源として広
範囲に使用できる電源に関する。
のパルス高電圧を印加するための正負パルス式高電圧電
源に関し、例えばプラズマ発生装置、コロナ放電処理装
置、イオン発生器、除電装置、スパッタリング装置、レ
ーザ発生装置、あるいはオゾン発生器等の電源として広
範囲に使用できる電源に関する。
【０００２】
【従来の技術】例えばプラズマ発生装置によりプラズマ
を発生させる場合、立ち上がり／立ち下がりが速く、パ
ルス幅の狭い正・負の高圧パルス信号、つまり正負の高
圧インパルス信号を放電電極に印加することが有効であ
る。
を発生させる場合、立ち上がり／立ち下がりが速く、パ
ルス幅の狭い正・負の高圧パルス信号、つまり正負の高
圧インパルス信号を放電電極に印加することが有効であ
る。
【０００３】正負のインパルス信号を発生する方法とし
ては、パルス幅スイッチ方式や位相制御方式があるが、
これらはパルスの幅を変化できても、図４１に示すよう
に、１つの周期中に正・負の信号が等間隔に生じてしま
い、図４２に例示するような正・負のパルス信号が接近
し、かつ、その周期を任意に設定することはできない。
ては、パルス幅スイッチ方式や位相制御方式があるが、
これらはパルスの幅を変化できても、図４１に示すよう
に、１つの周期中に正・負の信号が等間隔に生じてしま
い、図４２に例示するような正・負のパルス信号が接近
し、かつ、その周期を任意に設定することはできない。
【０００４】図４２に例示するような波形のもとに高圧
の正・負のパルス信号を放電電極に印加するためには、
半導体スイッチ素子を用いたインバータ回路と、正・負
の直流電源とを組み合わせ、インバータ回路の各スイッ
チング素子を適宜に制御する方法が考えられる。この方
法においては、正・負の直流電源の電圧を高くし、その
高電圧信号をインバータ回路でスイッチングして直接的
に負荷である放電電極に印加する方法と、電源電圧は低
くして、負荷の前段で昇圧トランスにより昇圧する方法
が考えられる。
の正・負のパルス信号を放電電極に印加するためには、
半導体スイッチ素子を用いたインバータ回路と、正・負
の直流電源とを組み合わせ、インバータ回路の各スイッ
チング素子を適宜に制御する方法が考えられる。この方
法においては、正・負の直流電源の電圧を高くし、その
高電圧信号をインバータ回路でスイッチングして直接的
に負荷である放電電極に印加する方法と、電源電圧は低
くして、負荷の前段で昇圧トランスにより昇圧する方法
が考えられる。
【０００５】
【発明が解決しようとする課題】ところで、高電圧信号
をインバータ回路でスイッチングする方法を採用する場
合には、半導体素子のスイッチング耐圧に鑑み、インバ
ータ回路内の各スイッチを多数の半導体素子を直列結合
して構成することが必要となる。例えば、負荷に印加す
べき高電圧が５ｋＶであったとし、半導体素子１個当た
りの耐圧が１６００Ｖであったとすると、インバータ回
路内の一つのスイッチを、図４３に示すように少なくと
も４個の半導体素子Ｔ1 〜Ｔ4 の直列結合により形成
し、４×１６００Ｖ＝６４００Ｖの耐圧が得られるよう
に考慮する必要が生じる。
をインバータ回路でスイッチングする方法を採用する場
合には、半導体素子のスイッチング耐圧に鑑み、インバ
ータ回路内の各スイッチを多数の半導体素子を直列結合
して構成することが必要となる。例えば、負荷に印加す
べき高電圧が５ｋＶであったとし、半導体素子１個当た
りの耐圧が１６００Ｖであったとすると、インバータ回
路内の一つのスイッチを、図４３に示すように少なくと
も４個の半導体素子Ｔ1 〜Ｔ4 の直列結合により形成
し、４×１６００Ｖ＝６４００Ｖの耐圧が得られるよう
に考慮する必要が生じる。
【０００６】このような構成において一つの半導体素子
がショートすると、スイッチの耐圧は３×１６００Ｖ＝
４８００Ｖとなり、全ての半導体素子が破壊してしまう
ことになる。また、一つのスイッチ内の各半導体素子の
動作にばらつき（立ち上がり／立ち下がり／ストレージ
タイム等）があった場合、例えば図４４にタイムチャー
トを示すように、Ｔ1 〜Ｔ3 がオフに成っているにも係
わらずＴ4 が未だオンの状態が継続する等によって、こ
のＴ4 が破壊する。従って、余裕を持ってより多数の半
導体素子を直列結合して一つのスイッチを形成しても、
素子のばらつきいかんによってはその破壊を防止するこ
とはできないという問題があり、結局、この構成によっ
ては実用的な回路を得ることは困難である。
がショートすると、スイッチの耐圧は３×１６００Ｖ＝
４８００Ｖとなり、全ての半導体素子が破壊してしまう
ことになる。また、一つのスイッチ内の各半導体素子の
動作にばらつき（立ち上がり／立ち下がり／ストレージ
タイム等）があった場合、例えば図４４にタイムチャー
トを示すように、Ｔ1 〜Ｔ3 がオフに成っているにも係
わらずＴ4 が未だオンの状態が継続する等によって、こ
のＴ4 が破壊する。従って、余裕を持ってより多数の半
導体素子を直列結合して一つのスイッチを形成しても、
素子のばらつきいかんによってはその破壊を防止するこ
とはできないという問題があり、結局、この構成によっ
ては実用的な回路を得ることは困難である。
【０００７】一方、以上のような不具合を解消するため
には、インバータ回路の各スイッチを１個の半導体素子
によって形成するとともに、正・負の直流電源の出力電
圧をその半導体素子の耐圧に見合ったものとし、負荷の
前段で昇圧トランスによって昇圧する方法を採用すれば
いいことになるが、この方法では、トランスの１次−２
次間の巻線比が大となってしまい、負荷に印加されるパ
ルス電圧の立ち上がり／立ち下がり速度が低下するとい
う新たな問題が生じる。例えば、１次側の電圧を３００
Ｖに設定し、２次側に１０ｋＶの電圧を得ようとする場
合には、１次巻数を４０ターンとして計算すると、１０
ｋＶ／３００Ｖ＝３３であるから、２次巻数は１３２０
ターンとなる。このようなトランス構成によると、図４
５に全体としての等価回路を示すように、線間、相間の
浮遊容量Ｃ1 が大きくなり、かつ、２次インダクタンス
Ｌ3 、線抵抗Ｒが大きくなってしまうことから、（Ｒ＋
Ｌ 3 ）と負荷Ｃにより形成される積分回路の時定数が大
となり、立ち上がり／立ち下がり波形が悪化してしま
う。
には、インバータ回路の各スイッチを１個の半導体素子
によって形成するとともに、正・負の直流電源の出力電
圧をその半導体素子の耐圧に見合ったものとし、負荷の
前段で昇圧トランスによって昇圧する方法を採用すれば
いいことになるが、この方法では、トランスの１次−２
次間の巻線比が大となってしまい、負荷に印加されるパ
ルス電圧の立ち上がり／立ち下がり速度が低下するとい
う新たな問題が生じる。例えば、１次側の電圧を３００
Ｖに設定し、２次側に１０ｋＶの電圧を得ようとする場
合には、１次巻数を４０ターンとして計算すると、１０
ｋＶ／３００Ｖ＝３３であるから、２次巻数は１３２０
ターンとなる。このようなトランス構成によると、図４
５に全体としての等価回路を示すように、線間、相間の
浮遊容量Ｃ1 が大きくなり、かつ、２次インダクタンス
Ｌ3 、線抵抗Ｒが大きくなってしまうことから、（Ｒ＋
Ｌ 3 ）と負荷Ｃにより形成される積分回路の時定数が大
となり、立ち上がり／立ち下がり波形が悪化してしま
う。
【０００８】本発明はこのような実情に鑑みてなさたも
ので、互いに接近した正負の高電圧パルス信号を任意の
周期で発生して負荷に印加することのできる実用的な回
路で、しかもそのパルスの立ち上がり／立ち下がり速度
を速くすることのできる正負パルス式高電圧電源の提供
を目的としている。
ので、互いに接近した正負の高電圧パルス信号を任意の
周期で発生して負荷に印加することのできる実用的な回
路で、しかもそのパルスの立ち上がり／立ち下がり速度
を速くすることのできる正負パルス式高電圧電源の提供
を目的としている。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１に係る発明の正負パルス式高電圧電源は、
その要部の等価回路図例を図１に示すように、正の直流
電圧を発生する正電圧発生部＋Ｅと、負の直流電圧を発
生する負電圧発生部−Ｅと、複数の半導体スイッチング
素子を直列接続してなる第１、第２および第３のスイッ
チング部ＳＷ１、ＳＷ２およびＳＷ３と、第１、第２お
よび第３のスイッチング部ＳＷ１、ＳＷ２およびＳＷ３
の半導体スイッチング素子を各スイッチング部ごとに同
時にオン・オフさせるドライブ回路（図示せず）と、パ
ルス電圧信号を昇圧する昇圧トランスＴを有し、前記正
電圧発生部＋Ｅとコモン端子ＣＯＭとの間に第１および
第３のスイッチング部ＳＷ１およびＳＷ３を直列接続
し、第１のスイッチング部ＳＷ１と第３のスイッチング
部ＳＷ３との接続点を昇圧トランスＴの１次側に接続
し、かつ、その昇圧トランスＴの２次側を負荷Ｒに接続
して、第１のスイッチング部ＳＷ１がオンになったとき
前記正電圧発生部＋Ｅの正電圧が昇圧トランスＴで昇圧
されたうえで負荷Ｒに印加され、また前記負電圧発生部
＋Ｅと昇圧トランスＴの１次側との間に第２のスイッチ
ング部ＳＷ２を接続して、この第２のスイッチング部Ｓ
Ｗ２がオンになったときに負電圧発生部−Ｅの負電圧が
昇圧トランスＴで昇圧されたうえで負荷Ｒに印加される
ようにし、第１のスイッチング部ＳＷ１をオンにして負
荷Ｒに正電圧が印加された後、負荷Ｒにチャージされた
正の電荷が、昇圧トランスＴおよび第３のスイッチング
部ＳＷ３を介してコモン端子ＣＯＭに至る回路によって
ディスチャージされ、次に、前記第２のスイッチング部
ＳＷ２をオンにして負荷Ｒに負電圧が印加された後、負
荷Ｒにチャージされた負の電荷が、コモン端子ＣＯＭか
ら第３のスイッチング部ＳＷ３を介して昇圧トランスＴ
に至る回路によってディスチャージされるよう、各スイ
ッチング部内の半導体スイッチング素子を所定の順序で
周期的にオン・オフすることによって特徴づけられる。
め、請求項１に係る発明の正負パルス式高電圧電源は、
その要部の等価回路図例を図１に示すように、正の直流
電圧を発生する正電圧発生部＋Ｅと、負の直流電圧を発
生する負電圧発生部−Ｅと、複数の半導体スイッチング
素子を直列接続してなる第１、第２および第３のスイッ
チング部ＳＷ１、ＳＷ２およびＳＷ３と、第１、第２お
よび第３のスイッチング部ＳＷ１、ＳＷ２およびＳＷ３
の半導体スイッチング素子を各スイッチング部ごとに同
時にオン・オフさせるドライブ回路（図示せず）と、パ
ルス電圧信号を昇圧する昇圧トランスＴを有し、前記正
電圧発生部＋Ｅとコモン端子ＣＯＭとの間に第１および
第３のスイッチング部ＳＷ１およびＳＷ３を直列接続
し、第１のスイッチング部ＳＷ１と第３のスイッチング
部ＳＷ３との接続点を昇圧トランスＴの１次側に接続
し、かつ、その昇圧トランスＴの２次側を負荷Ｒに接続
して、第１のスイッチング部ＳＷ１がオンになったとき
前記正電圧発生部＋Ｅの正電圧が昇圧トランスＴで昇圧
されたうえで負荷Ｒに印加され、また前記負電圧発生部
＋Ｅと昇圧トランスＴの１次側との間に第２のスイッチ
ング部ＳＷ２を接続して、この第２のスイッチング部Ｓ
Ｗ２がオンになったときに負電圧発生部−Ｅの負電圧が
昇圧トランスＴで昇圧されたうえで負荷Ｒに印加される
ようにし、第１のスイッチング部ＳＷ１をオンにして負
荷Ｒに正電圧が印加された後、負荷Ｒにチャージされた
正の電荷が、昇圧トランスＴおよび第３のスイッチング
部ＳＷ３を介してコモン端子ＣＯＭに至る回路によって
ディスチャージされ、次に、前記第２のスイッチング部
ＳＷ２をオンにして負荷Ｒに負電圧が印加された後、負
荷Ｒにチャージされた負の電荷が、コモン端子ＣＯＭか
ら第３のスイッチング部ＳＷ３を介して昇圧トランスＴ
に至る回路によってディスチャージされるよう、各スイ
ッチング部内の半導体スイッチング素子を所定の順序で
周期的にオン・オフすることによって特徴づけられる。
【００１０】また、本発明において片方向性の半導体ス
イッチング素子を用いる場合には、以上の請求項１に係
る発明における第３のスイッチング部ＳＷ２を、２つの
スイッチング部に置換することができる。その２つのス
イッチング部を構成する半導体スイッチング素子とし
て、各スイッチング部内では同一方向で、かつ、２つの
スイッチング部どうしでは互いに逆方向性の半導体スイ
ッチング素子を用いる。
イッチング素子を用いる場合には、以上の請求項１に係
る発明における第３のスイッチング部ＳＷ２を、２つの
スイッチング部に置換することができる。その２つのス
イッチング部を構成する半導体スイッチング素子とし
て、各スイッチング部内では同一方向で、かつ、２つの
スイッチング部どうしでは互いに逆方向性の半導体スイ
ッチング素子を用いる。
【００１１】そして、以下に示す請求項２または３に係
る発明においては、第３および第４のスイッチング部に
よって、請求項１における第３のスイッチング部を構成
するものである。
る発明においては、第３および第４のスイッチング部に
よって、請求項１における第３のスイッチング部を構成
するものである。
【００１２】請求項２に係る発明は、その実施の形態を
表す図２の等価回路図に示すように、正の直流電圧を発
生する正電圧発生部＋Ｅと、負の直流電圧を発生する負
電圧発生部−Ｅと、それぞれ複数の半導体スイッチング
素子を直列接続してなる第１、第２、第３および第４の
スイッチング部ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４
と、これら第１、第２、第３および第４のスイッチング
部ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４の半導体スイッ
チング素子を各スイッチングごとに同時にオン・オフさ
せるドライブ回路（図示せず）と、パルス電圧信号を昇
圧する昇圧トランスＴを有し、前記正電圧発生部＋Ｅと
コモン端子ＣＯＭとの間に第１、第３および第４のスイ
ッチング部ＳＷ１、ＳＷ３およびＳＷ４を直列接続し、
第１のスイッチング部ＳＷ１と第３のスイッチング部Ｓ
Ｗ３との接続点を昇圧トランスＴの１次側に接続し、か
つ、その昇圧トランスＴの２次側を負荷Ｒに接続して、
第１のスイッチング部ＳＷ１がオンになったとき前記正
電圧発生部＋Ｅの正電圧が昇圧トランスＴで昇圧された
うえで負荷Ｒに印加され、また前記負電圧発生部−Ｅと
昇圧トランスＴの１次側との間に第２のスイッチング部
ＳＷ２を接続して、この第２のスイッチング部ＳＷ２が
オンになったときに負電圧発生部−Ｅの負電圧が昇圧ト
ランスＴで昇圧されたうえで負荷Ｒに印加されるように
し、第１のスイッチング部ＳＷ１をオンにして負荷Ｒに
正電圧が印加された後、負荷Ｒにチャージされた正の電
荷が、昇圧トランスＴ、および第３、第４のスイッチン
グ部ＳＷ３、ＳＷ４またはこれらに並列接続されたダイ
オードＤ３、Ｄ４を介してコモン端子ＣＯＭに至る回路
によってディスチャージされ、次に、前記第２のスイッ
チング部ＳＷ２をオンにして負荷Ｒに負電圧が印加され
た後、負荷Ｒにチャージされた負の電荷が、コモン端子
ＣＯＭから第４、第３のスイッチング部ＳＷ４、ＳＷ３
またはこれらに並列接続されたダイオードＤ４、Ｄ３を
介して昇圧トランスＴに至る回路によってディスチャー
ジされるよう、各スイッチング部内の半導体スイッチン
グ素子を所定の順序で周期的にオン・オフすることによ
って特徴づけられる。
表す図２の等価回路図に示すように、正の直流電圧を発
生する正電圧発生部＋Ｅと、負の直流電圧を発生する負
電圧発生部−Ｅと、それぞれ複数の半導体スイッチング
素子を直列接続してなる第１、第２、第３および第４の
スイッチング部ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４
と、これら第１、第２、第３および第４のスイッチング
部ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４の半導体スイッ
チング素子を各スイッチングごとに同時にオン・オフさ
せるドライブ回路（図示せず）と、パルス電圧信号を昇
圧する昇圧トランスＴを有し、前記正電圧発生部＋Ｅと
コモン端子ＣＯＭとの間に第１、第３および第４のスイ
ッチング部ＳＷ１、ＳＷ３およびＳＷ４を直列接続し、
第１のスイッチング部ＳＷ１と第３のスイッチング部Ｓ
Ｗ３との接続点を昇圧トランスＴの１次側に接続し、か
つ、その昇圧トランスＴの２次側を負荷Ｒに接続して、
第１のスイッチング部ＳＷ１がオンになったとき前記正
電圧発生部＋Ｅの正電圧が昇圧トランスＴで昇圧された
うえで負荷Ｒに印加され、また前記負電圧発生部−Ｅと
昇圧トランスＴの１次側との間に第２のスイッチング部
ＳＷ２を接続して、この第２のスイッチング部ＳＷ２が
オンになったときに負電圧発生部−Ｅの負電圧が昇圧ト
ランスＴで昇圧されたうえで負荷Ｒに印加されるように
し、第１のスイッチング部ＳＷ１をオンにして負荷Ｒに
正電圧が印加された後、負荷Ｒにチャージされた正の電
荷が、昇圧トランスＴ、および第３、第４のスイッチン
グ部ＳＷ３、ＳＷ４またはこれらに並列接続されたダイ
オードＤ３、Ｄ４を介してコモン端子ＣＯＭに至る回路
によってディスチャージされ、次に、前記第２のスイッ
チング部ＳＷ２をオンにして負荷Ｒに負電圧が印加され
た後、負荷Ｒにチャージされた負の電荷が、コモン端子
ＣＯＭから第４、第３のスイッチング部ＳＷ４、ＳＷ３
またはこれらに並列接続されたダイオードＤ４、Ｄ３を
介して昇圧トランスＴに至る回路によってディスチャー
ジされるよう、各スイッチング部内の半導体スイッチン
グ素子を所定の順序で周期的にオン・オフすることによ
って特徴づけられる。
【００１３】また、同じ目的を達成するための他の構成
である請求項３に係る発明の正負パルス式高電圧電源
は、その実施の形態を表す等価回路図を図２１に示すよ
うに、正の直流電圧を発生する正電圧発生部＋Ｅと、負
の直流電圧を発生する負電圧発生部−Ｅと、それぞれ複
数の半導体スイッチング素子を直列接続してなる第１、
第２、第３および第４のスイッチング部ＳＷ１、ＳＷ
２、ＳＷ３およびＳＷ４と、それら第１、第２、第３お
よび第４のスイッチング部ＳＷ１、ＳＷ２、ＳＷ３およ
びＳＷ４のスイッチング部の半導体スイッチング素子を
各スイッチング部ごとに同時にオン・オフさせるドライ
ブ回路と（図示せず）、パルス電圧信号を昇圧する昇圧
トランスＴを有し、前記正電圧発生部＋Ｅとコモン端子
ＣＯＭとの間に第１、第３および第４のスイッチング部
ＳＷ１、ＳＷ３およびＳＷ４を直列接続し、第１のスイ
ッチング部ＳＷ１と第３のスイッチング部ＳＷ３との接
続点に昇圧トランスＴの１次側を接続し、かつ、その昇
圧トランスＴの２次側を負荷Ｒに接続して、第１のスイ
ッチング部ＳＷ１がオンになったとき前記正電圧発生部
＋Ｅの正電圧が昇圧トランスＴで昇圧されたうえで負荷
Ｒに印加され、また第３のスイッチング部ＳＷ３と第４
のスイッチング部ＳＷ４との接続点と前記負電圧発生部
＋Ｅとの間に第２のスイッチング部ＳＷ４を接続して、
第３および第２のスイッチング部ＳＷ３およびＳＷ２が
オンになったとき負電圧発生部−Ｅの負電圧が昇圧トラ
ンスＴで昇圧されたうえで負荷Ｒに印加されるように
し、前記ドライブ回路は、第１のスイッチング部ＳＷ１
をオンにして負荷Ｒに正電圧が印加された後、負荷Ｒに
チャージされた正の電荷が、昇圧トランスＴ、および第
３、第４のスイッチング部ＳＷ３、ＳＷ４またはこれら
に並列接続されたダイオードＤ３、Ｄ４を介してコモン
端子ＣＯＭに至る回路によってコモン端子にディスチャ
ージされ、次に、前記第３および第２のスイッチング部
ＳＷ３およびＳＷ２をオンにして負荷Ｒに負電圧が印加
された後、負荷Ｒにチャージされた負の電荷が、コモン
端子ＣＯＭから第４、第３のスイッチング部ＳＷ４、Ｓ
Ｗ３またはこれらに並列接続されたダイオードＤ４、Ｄ
３を介して昇圧トランスＴに至る回路によってディスチ
ャージされるように、各スイッチング部内の半導体スイ
ッチング素子を所定の順序で周期的にオン・オフするこ
とによって特徴づけられる。
である請求項３に係る発明の正負パルス式高電圧電源
は、その実施の形態を表す等価回路図を図２１に示すよ
うに、正の直流電圧を発生する正電圧発生部＋Ｅと、負
の直流電圧を発生する負電圧発生部−Ｅと、それぞれ複
数の半導体スイッチング素子を直列接続してなる第１、
第２、第３および第４のスイッチング部ＳＷ１、ＳＷ
２、ＳＷ３およびＳＷ４と、それら第１、第２、第３お
よび第４のスイッチング部ＳＷ１、ＳＷ２、ＳＷ３およ
びＳＷ４のスイッチング部の半導体スイッチング素子を
各スイッチング部ごとに同時にオン・オフさせるドライ
ブ回路と（図示せず）、パルス電圧信号を昇圧する昇圧
トランスＴを有し、前記正電圧発生部＋Ｅとコモン端子
ＣＯＭとの間に第１、第３および第４のスイッチング部
ＳＷ１、ＳＷ３およびＳＷ４を直列接続し、第１のスイ
ッチング部ＳＷ１と第３のスイッチング部ＳＷ３との接
続点に昇圧トランスＴの１次側を接続し、かつ、その昇
圧トランスＴの２次側を負荷Ｒに接続して、第１のスイ
ッチング部ＳＷ１がオンになったとき前記正電圧発生部
＋Ｅの正電圧が昇圧トランスＴで昇圧されたうえで負荷
Ｒに印加され、また第３のスイッチング部ＳＷ３と第４
のスイッチング部ＳＷ４との接続点と前記負電圧発生部
＋Ｅとの間に第２のスイッチング部ＳＷ４を接続して、
第３および第２のスイッチング部ＳＷ３およびＳＷ２が
オンになったとき負電圧発生部−Ｅの負電圧が昇圧トラ
ンスＴで昇圧されたうえで負荷Ｒに印加されるように
し、前記ドライブ回路は、第１のスイッチング部ＳＷ１
をオンにして負荷Ｒに正電圧が印加された後、負荷Ｒに
チャージされた正の電荷が、昇圧トランスＴ、および第
３、第４のスイッチング部ＳＷ３、ＳＷ４またはこれら
に並列接続されたダイオードＤ３、Ｄ４を介してコモン
端子ＣＯＭに至る回路によってコモン端子にディスチャ
ージされ、次に、前記第３および第２のスイッチング部
ＳＷ３およびＳＷ２をオンにして負荷Ｒに負電圧が印加
された後、負荷Ｒにチャージされた負の電荷が、コモン
端子ＣＯＭから第４、第３のスイッチング部ＳＷ４、Ｓ
Ｗ３またはこれらに並列接続されたダイオードＤ４、Ｄ
３を介して昇圧トランスＴに至る回路によってディスチ
ャージされるように、各スイッチング部内の半導体スイ
ッチング素子を所定の順序で周期的にオン・オフするこ
とによって特徴づけられる。
【００１４】ここで、請求項１に係る発明における第１
〜第３のスイッチング部、および、請求項２または３に
係る発明における第１〜第４のスイッチング部を、それ
ぞれ２つもしくは３つの半導体スイッチング素子を直列
接続して構成することが好ましい。
〜第３のスイッチング部、および、請求項２または３に
係る発明における第１〜第４のスイッチング部を、それ
ぞれ２つもしくは３つの半導体スイッチング素子を直列
接続して構成することが好ましい。
【００１５】また、同じく以上の各発明における正電圧
発生部および負電圧発生部の発生電圧は、それぞれ＋１
０００Ｖ〜＋４０００Ｖおよび−１０００Ｖ〜−４００
０Ｖの範囲とすることが好ましい。
発生部および負電圧発生部の発生電圧は、それぞれ＋１
０００Ｖ〜＋４０００Ｖおよび−１０００Ｖ〜−４００
０Ｖの範囲とすることが好ましい。
【００１６】更に、以上の各発明における昇圧トランス
による昇圧倍率は、５〜２０倍の範囲とすることが好ま
しい。本発明では、複数ではあるが少数の半導体スイッ
チング素子を直列接続することにより１つのスイッチン
グ部を構成してその耐圧を適宜に上げ、そのようなスイ
ッチング部を３個（請求項１）、あるいは４個（請求項
２、３）、それぞれの発明に記載したように接続して、
ドライブ回路でオン・オフ制御することにより、適当な
電圧の正・負のでパルス信号を生成し、その電圧パルス
を昇圧トランスで昇圧したうえで負荷に印加するととも
に、負荷に充電された電荷分を、昇圧トランスおよびス
イッチング部を通じてコモン端子に至る導通路によって
ディスチャージするように構成することで、立ち上がり
／立ち下がり速度が速く、しかも使用時に素子の破壊の
恐れの極めて少ない、実用的な正負パルス式電源回路を
得ている。
による昇圧倍率は、５〜２０倍の範囲とすることが好ま
しい。本発明では、複数ではあるが少数の半導体スイッ
チング素子を直列接続することにより１つのスイッチン
グ部を構成してその耐圧を適宜に上げ、そのようなスイ
ッチング部を３個（請求項１）、あるいは４個（請求項
２、３）、それぞれの発明に記載したように接続して、
ドライブ回路でオン・オフ制御することにより、適当な
電圧の正・負のでパルス信号を生成し、その電圧パルス
を昇圧トランスで昇圧したうえで負荷に印加するととも
に、負荷に充電された電荷分を、昇圧トランスおよびス
イッチング部を通じてコモン端子に至る導通路によって
ディスチャージするように構成することで、立ち上がり
／立ち下がり速度が速く、しかも使用時に素子の破壊の
恐れの極めて少ない、実用的な正負パルス式電源回路を
得ている。
【００１７】ここで、各スイッチング部によりスイッチ
ングされる信号の電圧は、±１０００〜４０００Ｖにす
ることで、各スイッチング部を、直列結合された２個ま
たは３個の半導体スイッチング素子によって構成してそ
の各素子の破壊の恐れを少なくすることができ、また、
昇圧トランスによる昇圧倍率を５〜２０倍の範囲とする
ことで、昇圧トランスの線抵抗や浮遊容量および２次イ
ンダクタンスが、負荷を含んで等価的に形成される積分
回路の時定数を小さくすることに有効であり、負荷に印
加される電圧パルスの立ち上がり／立ち下がり波形を悪
化させることがない。
ングされる信号の電圧は、±１０００〜４０００Ｖにす
ることで、各スイッチング部を、直列結合された２個ま
たは３個の半導体スイッチング素子によって構成してそ
の各素子の破壊の恐れを少なくすることができ、また、
昇圧トランスによる昇圧倍率を５〜２０倍の範囲とする
ことで、昇圧トランスの線抵抗や浮遊容量および２次イ
ンダクタンスが、負荷を含んで等価的に形成される積分
回路の時定数を小さくすることに有効であり、負荷に印
加される電圧パルスの立ち上がり／立ち下がり波形を悪
化させることがない。
【００１８】また、各スイッチング部の半導体スイッチ
ング素子に対してあまり高い電圧を印加しないことは、
それを駆動するドライブ回路（ゲート回路）にホトカプ
ラ方式を採用できるなど、比較的簡単なドライブ回路を
用いることができるという利点もある。
ング素子に対してあまり高い電圧を印加しないことは、
それを駆動するドライブ回路（ゲート回路）にホトカプ
ラ方式を採用できるなど、比較的簡単なドライブ回路を
用いることができるという利点もある。
【００１９】
【発明の実施の形態】図２は請求項２に係る発明の実施
の形態の要部構成を示す等価回路図である。この図２に
おいて、第１，第２，第３および第４のスイッチング部
ＳＷ１，ＳＷ２，ＳＷ３，およびＳＷ４は、それぞれ、
図３に例示するように、ＦＥＴやＩＧＢＴ等の半導体ス
イッチング素子を例えば２個直列結合することによって
構成されたもので、各スイッチング部内においては、そ
れを構成する各半導体スイッチング素子は同時にオン・
オフされる。また、各スイッチング部ＳＷ１，ＳＷ２，
ＳＷ３，およびＳＷ４には、それぞれダイオードＤ１，
Ｄ２，Ｄ３およびＤ４が並列に接続されている。
の形態の要部構成を示す等価回路図である。この図２に
おいて、第１，第２，第３および第４のスイッチング部
ＳＷ１，ＳＷ２，ＳＷ３，およびＳＷ４は、それぞれ、
図３に例示するように、ＦＥＴやＩＧＢＴ等の半導体ス
イッチング素子を例えば２個直列結合することによって
構成されたもので、各スイッチング部内においては、そ
れを構成する各半導体スイッチング素子は同時にオン・
オフされる。また、各スイッチング部ＳＷ１，ＳＷ２，
ＳＷ３，およびＳＷ４には、それぞれダイオードＤ１，
Ｄ２，Ｄ３およびＤ４が並列に接続されている。
【００２０】第１のスイッチング部ＳＷ１と第３のスイ
ッチング部ＳＷ３と第４のスイッチング部ＳＷ４は、正
電圧発生部である正極性の直流電源＋Ｅとコモン端子Ｃ
ＯＭの間に直列接続されている。また、第２のスイッチ
ング部ＳＷ２は、負電圧発生部である負極性の直流電源
−Ｅと昇圧トランスＴの１次側巻線の一端に接続され、
また、この昇圧トランスＴの１次巻線の一端には第１の
スイッチング部ＳＷ１と第３のスイッチング部ＳＷ３と
の接続点も接続されている。昇圧トランスＴの１次側巻
線の他端はアースに接続されており、その２次側巻線は
一端が負荷Ｒに、他端がコモン端子ＣＯＭに接続されて
いる。
ッチング部ＳＷ３と第４のスイッチング部ＳＷ４は、正
電圧発生部である正極性の直流電源＋Ｅとコモン端子Ｃ
ＯＭの間に直列接続されている。また、第２のスイッチ
ング部ＳＷ２は、負電圧発生部である負極性の直流電源
−Ｅと昇圧トランスＴの１次側巻線の一端に接続され、
また、この昇圧トランスＴの１次巻線の一端には第１の
スイッチング部ＳＷ１と第３のスイッチング部ＳＷ３と
の接続点も接続されている。昇圧トランスＴの１次側巻
線の他端はアースに接続されており、その２次側巻線は
一端が負荷Ｒに、他端がコモン端子ＣＯＭに接続されて
いる。
【００２１】上記した各スイッチング部ＳＷ１〜ＳＷ４
は、ドライブ回路（図示せず）からのそれぞれの半導体
スイッチング素子に供給されるゲート信号により、図４
にタイミングチャートを示すようにオン・オフ動作し、
これにより、昇圧トランスＴの１次側に同図に示すよう
な波形で電圧が印加され、この電圧は昇圧された後に負
荷Ｒに印加される。
は、ドライブ回路（図示せず）からのそれぞれの半導体
スイッチング素子に供給されるゲート信号により、図４
にタイミングチャートを示すようにオン・オフ動作し、
これにより、昇圧トランスＴの１次側に同図に示すよう
な波形で電圧が印加され、この電圧は昇圧された後に負
荷Ｒに印加される。
【００２２】〔表１〕は、図４の昇圧トランスＴの１次
側への印加電圧波形における〜の各部での各スイッ
チング部ＳＷ１〜ＳＷ４のオン・オフ状態を表してい
る。また、図５〜図８には、各時点におけるスイッチン
グ部ＳＷ〜ＳＷ４の動作状態に基づく電荷の流れの説明
図を示し、これらの図ないしは表を参照しつつ、以下、
本実施の形態の動作例を説明する。
側への印加電圧波形における〜の各部での各スイッ
チング部ＳＷ１〜ＳＷ４のオン・オフ状態を表してい
る。また、図５〜図８には、各時点におけるスイッチン
グ部ＳＷ〜ＳＷ４の動作状態に基づく電荷の流れの説明
図を示し、これらの図ないしは表を参照しつつ、以下、
本実施の形態の動作例を説明する。
【００２３】
【表１】
【００２４】４個のスイッチング部ＳＷ１〜ＳＷ４を全
てオフにした図１の状態（〔表１〕の）から、図５に
示すようにスイッチング部ＳＷ１をオンにすると（〔表
１〕の）、正極性の直流電源＋Ｅから第１のスイッチ
ング部ＳＷ１および昇圧トランスＴの１次側を通りコモ
ン端子ＣＯＭへ向かう（Ｉ1 の方向）電流が流れるの
で、正極性の電源電圧＋Ｅに比例した立ち上がりの良い
正のパルス電圧が昇圧トランスＴの１次側に加わり、負
荷Ｒはその昇圧後のパルス電圧により正極性に充電され
る。 次いで、所定時間後に図６に示すように第１のス
イッチング部ＳＷ１をオフにし、その直後に第３のスイ
ッチング部ＳＷ３を瞬間的にオンにすると（〔表１〕の
）、負荷Ｒにチャージされた電荷分は、コモン端子Ｃ
ＯＭから昇圧トランスＴの１次側、オンとなった第３の
スイッチング部ＳＷ３、更には第４のスイッチング部Ｓ
Ｗ４に並列接続された第４のダイオードＤ４を通じて再
びコモン端子ＣＯＭに通じる電流の流れ（Ｉ2 の方向）
により、実質的にディスチャージされ、負荷Ｒに対して
立ち下がりの良いパルス電圧となる。
てオフにした図１の状態（〔表１〕の）から、図５に
示すようにスイッチング部ＳＷ１をオンにすると（〔表
１〕の）、正極性の直流電源＋Ｅから第１のスイッチ
ング部ＳＷ１および昇圧トランスＴの１次側を通りコモ
ン端子ＣＯＭへ向かう（Ｉ1 の方向）電流が流れるの
で、正極性の電源電圧＋Ｅに比例した立ち上がりの良い
正のパルス電圧が昇圧トランスＴの１次側に加わり、負
荷Ｒはその昇圧後のパルス電圧により正極性に充電され
る。 次いで、所定時間後に図６に示すように第１のス
イッチング部ＳＷ１をオフにし、その直後に第３のスイ
ッチング部ＳＷ３を瞬間的にオンにすると（〔表１〕の
）、負荷Ｒにチャージされた電荷分は、コモン端子Ｃ
ＯＭから昇圧トランスＴの１次側、オンとなった第３の
スイッチング部ＳＷ３、更には第４のスイッチング部Ｓ
Ｗ４に並列接続された第４のダイオードＤ４を通じて再
びコモン端子ＣＯＭに通じる電流の流れ（Ｉ2 の方向）
により、実質的にディスチャージされ、負荷Ｒに対して
立ち下がりの良いパルス電圧となる。
【００２５】また、所定時間後に図７に示すように第４
のスイッチング部ＳＷ４をオフにし、その直後に第２の
スイッチング部ＳＷ２をオンにすると（〔表１〕の
）、今度は昇圧トランスＴの１次側から第２のスイッ
チング部ＳＷ２を通じて負極性の直流電源−Ｅに向かう
電流が流れる（Ｉ3 の方向）ので、負極性の電源電圧−
Ｅの昇圧に比例した立ち下がりの良い負のパルス電圧が
昇圧トランスＴの１次側に加わり、負荷Ｒはその昇圧後
のパルス電圧により負極性に充電される。
のスイッチング部ＳＷ４をオフにし、その直後に第２の
スイッチング部ＳＷ２をオンにすると（〔表１〕の
）、今度は昇圧トランスＴの１次側から第２のスイッ
チング部ＳＷ２を通じて負極性の直流電源−Ｅに向かう
電流が流れる（Ｉ3 の方向）ので、負極性の電源電圧−
Ｅの昇圧に比例した立ち下がりの良い負のパルス電圧が
昇圧トランスＴの１次側に加わり、負荷Ｒはその昇圧後
のパルス電圧により負極性に充電される。
【００２６】次に、所定時間後に図８に示すように第２
のスイッチング部ＳＷ２をオフにし、その直後に第４の
スイッチング部ＳＷ４を瞬間的にオンにすると（〔表
１〕の）、負荷Ｒ側にチャージした負の電荷分が、コ
モン端子ＣＯＭからオンとなった第４のスイッチング部
ＳＷ４およびオフになっている第３のスイッチング部Ｓ
Ｗ３に並列接続された第３のダイオードＤ３を介し、更
に昇圧トランスＴの１次側を通じて再びコモン端子ＣＯ
Ｍに至る流れ（Ｉ4 の方向）により実質的にディスチャ
ージされるので、このときも負荷Ｒに対して立ち上がり
の良い負のパルス電圧となる。
のスイッチング部ＳＷ２をオフにし、その直後に第４の
スイッチング部ＳＷ４を瞬間的にオンにすると（〔表
１〕の）、負荷Ｒ側にチャージした負の電荷分が、コ
モン端子ＣＯＭからオンとなった第４のスイッチング部
ＳＷ４およびオフになっている第３のスイッチング部Ｓ
Ｗ３に並列接続された第３のダイオードＤ３を介し、更
に昇圧トランスＴの１次側を通じて再びコモン端子ＣＯ
Ｍに至る流れ（Ｉ4 の方向）により実質的にディスチャ
ージされるので、このときも負荷Ｒに対して立ち上がり
の良い負のパルス電圧となる。
【００２７】このような動作を繰り返すことにより、図
４のタイムチャートの最下段に示したように、昇圧トラ
ンスＴの１次側に立ち上がり・立ち下がり特性の良好な
正負のパルス電圧が周期的に印加される。そして、その
パルス電圧は昇圧トランスＴにより昇圧されたうえで、
負荷Ｒに印加される。
４のタイムチャートの最下段に示したように、昇圧トラ
ンスＴの１次側に立ち上がり・立ち下がり特性の良好な
正負のパルス電圧が周期的に印加される。そして、その
パルス電圧は昇圧トランスＴにより昇圧されたうえで、
負荷Ｒに印加される。
【００２８】ここで、この実施の形態において、負荷Ｒ
に印加すべき高圧パルスが±１０ｋＶであったとしたと
き、各構成部材の好適な選択について述べると、各スイ
ッチング部ＳＷ１〜ＳＷ４には、最大定格耐圧１６００
ＶのＩＧＢＴ等の半導体スイッチング素子を２個直列結
合して組にしたもの、例えば２個入りのモジュール型Ｉ
ＧＢＴ等ををそれぞれ用いる。これにより、各スイッチ
ング部ＳＷ１〜ＳＷ４の耐圧は３２００Ｖとなる。
に印加すべき高圧パルスが±１０ｋＶであったとしたと
き、各構成部材の好適な選択について述べると、各スイ
ッチング部ＳＷ１〜ＳＷ４には、最大定格耐圧１６００
ＶのＩＧＢＴ等の半導体スイッチング素子を２個直列結
合して組にしたもの、例えば２個入りのモジュール型Ｉ
ＧＢＴ等ををそれぞれ用いる。これにより、各スイッチ
ング部ＳＷ１〜ＳＷ４の耐圧は３２００Ｖとなる。
【００２９】一方、正極性および負極性の直流電源＋Ｅ
および−Ｅの電源電圧を＋１５００Ｖおよび−１５００
Ｖとして、耐圧３２００Ｖの各スイッチング部ＳＷ１〜
ＳＷ４に印加してスイッチングする。
および−Ｅの電源電圧を＋１５００Ｖおよび−１５００
Ｖとして、耐圧３２００Ｖの各スイッチング部ＳＷ１〜
ＳＷ４に印加してスイッチングする。
【００３０】そして、このような設定により昇圧トラン
スＴの１次巻線には±１５００Ｖのパルス電圧が印加さ
れるから、これを±１０ｋＶに昇圧するためには、１次
のターン数を４０と仮定すると、２次のターン数は２６
６（４０×１０ｋＶ／１．５ｋＶ）となる。
スＴの１次巻線には±１５００Ｖのパルス電圧が印加さ
れるから、これを±１０ｋＶに昇圧するためには、１次
のターン数を４０と仮定すると、２次のターン数は２６
６（４０×１０ｋＶ／１．５ｋＶ）となる。
【００３１】２次巻線のターン数がこの程度であれば、
前記した図４５に示した等価回路においてＣ1 で示した
線間および相間の浮遊容量が、同図の説明において示し
た例に比して大幅に小さくなり、２次インダクタンスＬ
3 および線抵抗Ｒ1 も小さくすることができるので、
（Ｒ1 ＋Ｌ3 ）と負荷により形成される積分回路の時定
数が小さくなり、立ち上がり／立ち下がりの速い高圧パ
ルス電圧を負荷に対して印加することが可能となる。
前記した図４５に示した等価回路においてＣ1 で示した
線間および相間の浮遊容量が、同図の説明において示し
た例に比して大幅に小さくなり、２次インダクタンスＬ
3 および線抵抗Ｒ1 も小さくすることができるので、
（Ｒ1 ＋Ｌ3 ）と負荷により形成される積分回路の時定
数が小さくなり、立ち上がり／立ち下がりの速い高圧パ
ルス電圧を負荷に対して印加することが可能となる。
【００３２】また、各スイッチング部ＳＷ１〜ＳＷ４
は、２個の半導体スイッチング素子を直列結合すること
により３２００Ｖの耐圧を得て、実際に印加する電圧は
１５００Ｖであるから、例え片方の半導体スイッチング
素子が破壊しても全体は破壊することがなく、実用的な
回路が得られる。
は、２個の半導体スイッチング素子を直列結合すること
により３２００Ｖの耐圧を得て、実際に印加する電圧は
１５００Ｖであるから、例え片方の半導体スイッチング
素子が破壊しても全体は破壊することがなく、実用的な
回路が得られる。
【００３３】また、この回路の利点は、昇圧トランスＴ
を含む負荷Ｒのインピーダンスが非常に高くとも、負荷
Ｒに充電された正の電荷分を第３のスイッチング部ＳＷ
３と第４のダイオードＤ４により、また、負の電荷分を
第４のスイッチング部ＳＷ４と第３のダイオードＤ３に
より確実にディスチャージできることと、正負の電圧を
印加するときにも、第１のスイッチング部ＳＷ１または
第２のスイッチング部ＳＷ２により高速に負荷Ｒを充電
できるため、立ち上がり・立ち下がりが非常に速い正負
のパルス電圧を得ることができる。
を含む負荷Ｒのインピーダンスが非常に高くとも、負荷
Ｒに充電された正の電荷分を第３のスイッチング部ＳＷ
３と第４のダイオードＤ４により、また、負の電荷分を
第４のスイッチング部ＳＷ４と第３のダイオードＤ３に
より確実にディスチャージできることと、正負の電圧を
印加するときにも、第１のスイッチング部ＳＷ１または
第２のスイッチング部ＳＷ２により高速に負荷Ｒを充電
できるため、立ち上がり・立ち下がりが非常に速い正負
のパルス電圧を得ることができる。
【００３４】次に、以上の実施の形態と回路構成は全く
同じとし、各スイッチング部ＳＷ１〜ＳＷ４のオン・オ
フ動作タイミングを上記の例とは変えた例について述べ
る。図８にそのタイミングチャートを示し、また、〔表
２〕には、図９の昇圧トランスＴの１次側への印加電圧
波形における〜の各部での各スイッチング部ＳＷ１
〜ＳＷ４のオン・オフ状態を示す。更に、図１０〜図１
４には、各時点におけるスイッチング部ＳＷ１〜ＳＷ４
の動作状態に基づく電荷の流れの説明図を示す。
同じとし、各スイッチング部ＳＷ１〜ＳＷ４のオン・オ
フ動作タイミングを上記の例とは変えた例について述べ
る。図８にそのタイミングチャートを示し、また、〔表
２〕には、図９の昇圧トランスＴの１次側への印加電圧
波形における〜の各部での各スイッチング部ＳＷ１
〜ＳＷ４のオン・オフ状態を示す。更に、図１０〜図１
４には、各時点におけるスイッチング部ＳＷ１〜ＳＷ４
の動作状態に基づく電荷の流れの説明図を示す。
【００３５】
【表２】
【００３６】まず、図１０に示すように第１のスイッチ
ング部ＳＷ１をオフ、第３および第４のスイッチング部
ＳＷ３およびＳＷ４をオン、第２のスイッチング部ＳＷ
２をオフにした状態では（〔表２〕の）、昇圧トラン
スＴの１次側の両端がともにコモン端子ＣＯＭに接続さ
れるために正負いずれの電圧も印加されず、従って負荷
Ｒには何らの電圧も印加されない。この状態から図１１
に示すように、第３のスイッチング部ＳＷ３をオフにし
た直後に第１のスイッチング部ＳＷ１をオンにすると
（〔表２〕の）、正極性の直流電源＋Ｅから、オンと
なった第１のスイッチング部ＳＷ１および昇圧トランス
Ｔの１次側を通ってアースへ向かう（Ｉ1の方向）電流
が流れるので、正極性の電源電圧＋Ｅに比例した立ち上
がりの良い正のパルス電圧が昇圧トランスＴの１次側に
加わり、昇圧の後に負荷Ｒに印加され、負荷Ｒが正極性
に充電される。
ング部ＳＷ１をオフ、第３および第４のスイッチング部
ＳＷ３およびＳＷ４をオン、第２のスイッチング部ＳＷ
２をオフにした状態では（〔表２〕の）、昇圧トラン
スＴの１次側の両端がともにコモン端子ＣＯＭに接続さ
れるために正負いずれの電圧も印加されず、従って負荷
Ｒには何らの電圧も印加されない。この状態から図１１
に示すように、第３のスイッチング部ＳＷ３をオフにし
た直後に第１のスイッチング部ＳＷ１をオンにすると
（〔表２〕の）、正極性の直流電源＋Ｅから、オンと
なった第１のスイッチング部ＳＷ１および昇圧トランス
Ｔの１次側を通ってアースへ向かう（Ｉ1の方向）電流
が流れるので、正極性の電源電圧＋Ｅに比例した立ち上
がりの良い正のパルス電圧が昇圧トランスＴの１次側に
加わり、昇圧の後に負荷Ｒに印加され、負荷Ｒが正極性
に充電される。
【００３７】次いで、図１２に示すように、第１のスイ
ッチング部ＳＷ１をオフにした直後に第３のスイッチン
グ部ＳＷ３をオンにすると（〔表２〕の）、負荷Ｒ側
にチャージした正の電荷分が、コモン端子ＣＯＭから昇
圧トランスＴの１次側およびオンとなった第３のスイッ
チング部ＳＷ３、更には引き続きオンとなっている第４
のスイッチング部ＳＷ４を介してコモン端子ＣＯＭに至
る流れ（Ｉ2 の方向）によって、実質的にディスチャー
ジされるので、負荷Ｒに対して立ち下がりの良い正のパ
ルス電圧となる。
ッチング部ＳＷ１をオフにした直後に第３のスイッチン
グ部ＳＷ３をオンにすると（〔表２〕の）、負荷Ｒ側
にチャージした正の電荷分が、コモン端子ＣＯＭから昇
圧トランスＴの１次側およびオンとなった第３のスイッ
チング部ＳＷ３、更には引き続きオンとなっている第４
のスイッチング部ＳＷ４を介してコモン端子ＣＯＭに至
る流れ（Ｉ2 の方向）によって、実質的にディスチャー
ジされるので、負荷Ｒに対して立ち下がりの良い正のパ
ルス電圧となる。
【００３８】また、図１３に示すように、第４のスイッ
チング部ＳＷ４をオフにした直後に第２のスイッチング
部ＳＷ２をオンにすると（〔表２〕の）、今度は、昇
圧トランスＴの１次側からオンとなった第２のスイッチ
ング部ＳＷ２を通じて負極性の直流電源−Ｅに向かう電
流が流れる（Ｉ3 の方向）ので、負極性の電源電圧−Ｅ
のに比例した立ち下がりの良い負のパルス電圧が昇圧ト
ランスＴの１次側に加わり、負荷Ｒはその昇圧後のパル
ス電圧により負極性に充電される。
チング部ＳＷ４をオフにした直後に第２のスイッチング
部ＳＷ２をオンにすると（〔表２〕の）、今度は、昇
圧トランスＴの１次側からオンとなった第２のスイッチ
ング部ＳＷ２を通じて負極性の直流電源−Ｅに向かう電
流が流れる（Ｉ3 の方向）ので、負極性の電源電圧−Ｅ
のに比例した立ち下がりの良い負のパルス電圧が昇圧ト
ランスＴの１次側に加わり、負荷Ｒはその昇圧後のパル
ス電圧により負極性に充電される。
【００３９】次いで図１４に示すように、第２のスイッ
チング部ＷＳ２をオフにした直後に第４のスイッチング
部ＳＷ４をオンにすると（〔表２〕の）、負荷Ｒ側に
チャージした負の電荷分が、コモン端子ＣＯＭからオン
となった第４のスイッチング部ＳＷ４および引き続きオ
ンとなっている第３のスイッチング部ＳＷ３、更には昇
圧トランスＴの１次側を通って再びコモン端子ＣＯＭに
至る流れ（Ｉ4 の方向）により実質的にディスチャージ
されるので、このときも負荷Ｒに対して立ち上がりの良
い負のパルス電圧となる。
チング部ＷＳ２をオフにした直後に第４のスイッチング
部ＳＷ４をオンにすると（〔表２〕の）、負荷Ｒ側に
チャージした負の電荷分が、コモン端子ＣＯＭからオン
となった第４のスイッチング部ＳＷ４および引き続きオ
ンとなっている第３のスイッチング部ＳＷ３、更には昇
圧トランスＴの１次側を通って再びコモン端子ＣＯＭに
至る流れ（Ｉ4 の方向）により実質的にディスチャージ
されるので、このときも負荷Ｒに対して立ち上がりの良
い負のパルス電圧となる。
【００４０】次に、回路構成は上記各例と同じである
が、各スイッチング部ＳＷ１〜ＳＷ４のオン・オフ動作
タイミングが更に異なる例について述べる。図１５にそ
のタイミングチャートを示し、また、〔表３〕には、図
１４の昇圧トランスＴの１次側への印加電圧波形におけ
る〜の各部での各スイッチング部ＳＷ１〜ＳＷ４の
オン・オフ状態を示す。更に、図１６〜図２０には、各
時点におけるスイッチング部ＳＷ１〜ＳＷ４の動作状態
に基づく電荷の流れの説明図を示す。
が、各スイッチング部ＳＷ１〜ＳＷ４のオン・オフ動作
タイミングが更に異なる例について述べる。図１５にそ
のタイミングチャートを示し、また、〔表３〕には、図
１４の昇圧トランスＴの１次側への印加電圧波形におけ
る〜の各部での各スイッチング部ＳＷ１〜ＳＷ４の
オン・オフ状態を示す。更に、図１６〜図２０には、各
時点におけるスイッチング部ＳＷ１〜ＳＷ４の動作状態
に基づく電荷の流れの説明図を示す。
【００４１】
【表３】
【００４２】まず、図１６に示すように第１，第２，第
３および第４の全てのスイッチング部ＳＷ１，ＳＷ２，
ＳＷ３およびＳＷ４をともにオフにした状態では（〔表
３〕の）、昇圧トランスＴの１次側、従って負荷Ｒに
は正負いずれの電圧も印加されない。この状態から図１
７に示すように第１のスイッチング部ＳＷ１をオンにす
ると（〔表３〕の）、正極性の直流電源＋Ｅから、オ
ンとなった第１のスイッチング部ＳＷ１および昇圧トラ
ンスＴの１次側を通ってコモン端子ＣＯＭへ向かう（Ｉ
1 の方向）電流が流れるので、正極性の電源電圧＋Ｅに
比例した立ち上がりの良い正のパルス電圧が昇圧トラン
スＴの１次側に加わり、昇圧後に負荷Ｒに印加されて負
荷Ｒが正極性に充電される。
３および第４の全てのスイッチング部ＳＷ１，ＳＷ２，
ＳＷ３およびＳＷ４をともにオフにした状態では（〔表
３〕の）、昇圧トランスＴの１次側、従って負荷Ｒに
は正負いずれの電圧も印加されない。この状態から図１
７に示すように第１のスイッチング部ＳＷ１をオンにす
ると（〔表３〕の）、正極性の直流電源＋Ｅから、オ
ンとなった第１のスイッチング部ＳＷ１および昇圧トラ
ンスＴの１次側を通ってコモン端子ＣＯＭへ向かう（Ｉ
1 の方向）電流が流れるので、正極性の電源電圧＋Ｅに
比例した立ち上がりの良い正のパルス電圧が昇圧トラン
スＴの１次側に加わり、昇圧後に負荷Ｒに印加されて負
荷Ｒが正極性に充電される。
【００４３】次いで、図１８に示すように、第１のスイ
ッチング部ＳＷ１をオフにした直後に第３およひ第４の
スイッチング部ＳＷ３およびＳＷ４を同時にオンにする
と（〔表３〕の）、負荷Ｒ側にチャージした正の電荷
分が、昇圧トランスＴの１次側から第３および第４のス
イッチング部ＳＷ３およびＳＷ４を通じてコモン端子Ｃ
ＯＭに至る流れ（Ｉ2 の方向）によって実質的にディス
チャージされるので、負荷Ｒに対して立ち下がりの良い
正のパルス電圧となる。
ッチング部ＳＷ１をオフにした直後に第３およひ第４の
スイッチング部ＳＷ３およびＳＷ４を同時にオンにする
と（〔表３〕の）、負荷Ｒ側にチャージした正の電荷
分が、昇圧トランスＴの１次側から第３および第４のス
イッチング部ＳＷ３およびＳＷ４を通じてコモン端子Ｃ
ＯＭに至る流れ（Ｉ2 の方向）によって実質的にディス
チャージされるので、負荷Ｒに対して立ち下がりの良い
正のパルス電圧となる。
【００４４】また、図１９に示すように、第３および第
４のスイッチング部ＳＷ３およびＳＷ４を同時にオフに
した直後に第２のスイッチング部ＳＷ２をオンにすると
（〔表〕の）、今度は、昇圧トランスＴの１次側から
オンとなった第２のスイッチング部ＳＷ２を通じて負極
性の直流電源−Ｅへ向かう（Ｉ3 の方向）電流が流れる
ので、負極性の電源電圧−Ｅに比例した立ち下がりの良
い負のパルス電圧が昇圧トランスＴの１次側に流れ、昇
圧後に負荷に印加されて負荷Ｒが負極性に充電される。
４のスイッチング部ＳＷ３およびＳＷ４を同時にオフに
した直後に第２のスイッチング部ＳＷ２をオンにすると
（〔表〕の）、今度は、昇圧トランスＴの１次側から
オンとなった第２のスイッチング部ＳＷ２を通じて負極
性の直流電源−Ｅへ向かう（Ｉ3 の方向）電流が流れる
ので、負極性の電源電圧−Ｅに比例した立ち下がりの良
い負のパルス電圧が昇圧トランスＴの１次側に流れ、昇
圧後に負荷に印加されて負荷Ｒが負極性に充電される。
【００４５】次いで図２０に示すように、第２のスイッ
チング部ＳＷ２をオフにした直後に第３および第４のス
イッチング部ＳＷ３およびＳＷ４を同時にオンにすると
（〔表３〕の）、負荷Ｒ側にチャージした負の電荷分
が、コモン端子ＣＯＭから第３および第４のスイッチン
グ部ＳＷ３およびＳＷ４を通じて昇圧トランスＴの１次
側に至る流れ（Ｉ4 の方向）によって実質的にディスチ
ャージされるので、このときも負荷Ｒに対して立ち上が
りの良い負のパルス電圧となる。
チング部ＳＷ２をオフにした直後に第３および第４のス
イッチング部ＳＷ３およびＳＷ４を同時にオンにすると
（〔表３〕の）、負荷Ｒ側にチャージした負の電荷分
が、コモン端子ＣＯＭから第３および第４のスイッチン
グ部ＳＷ３およびＳＷ４を通じて昇圧トランスＴの１次
側に至る流れ（Ｉ4 の方向）によって実質的にディスチ
ャージされるので、このときも負荷Ｒに対して立ち上が
りの良い負のパルス電圧となる。
【００４６】さて、次に請求項３に係る発明の実施の形
態について述べる。その等価回路図を図２１に示す。こ
の回路においては、第１，第３および第４のスイッチン
グ部ＳＷ１，ＳＷ３およびＳＷ４は、先の例と同様に正
極性の直流電源＋Ｅとアースの間に直列接続されている
が、第１のスイッチング部ＳＷ１と第３のスイッチング
部ＳＷ３の接続点に昇圧トランスＴの１次側が接続され
ている点、および、第３のスイッチング部ＳＷ３と第４
のスイッチング部ＳＷ４との接続点と負極性の直流電源
−Ｅとの間に、第２のスイッチング部ＳＷ２が挿入され
ている点に特徴かある。
態について述べる。その等価回路図を図２１に示す。こ
の回路においては、第１，第３および第４のスイッチン
グ部ＳＷ１，ＳＷ３およびＳＷ４は、先の例と同様に正
極性の直流電源＋Ｅとアースの間に直列接続されている
が、第１のスイッチング部ＳＷ１と第３のスイッチング
部ＳＷ３の接続点に昇圧トランスＴの１次側が接続され
ている点、および、第３のスイッチング部ＳＷ３と第４
のスイッチング部ＳＷ４との接続点と負極性の直流電源
−Ｅとの間に、第２のスイッチング部ＳＷ２が挿入され
ている点に特徴かある。
【００４７】この実施の形態の各スイッチング部のオン
・オフ動作は、先に示した図１５に示したタイミングチ
ャートと同じであり、その昇圧トランスＴの１次側への
印加電圧波形における〜の各部での各スイッチング
部ＳＷ１〜ＳＷ４のオン・オフ状態の関係も〔表２〕と
全く同様である。図２２〜図２５に、各時点におけるス
イッチング部ＳＷ１〜ＳＷ４の動作状態に基づく電荷の
流れの説明図を示し、これらの図を参照しつつこの実施
の形態の動作を説明する。
・オフ動作は、先に示した図１５に示したタイミングチ
ャートと同じであり、その昇圧トランスＴの１次側への
印加電圧波形における〜の各部での各スイッチング
部ＳＷ１〜ＳＷ４のオン・オフ状態の関係も〔表２〕と
全く同様である。図２２〜図２５に、各時点におけるス
イッチング部ＳＷ１〜ＳＷ４の動作状態に基づく電荷の
流れの説明図を示し、これらの図を参照しつつこの実施
の形態の動作を説明する。
【００４８】まず、図２１に示すように第１のスイッチ
ング部ＳＷ１をオフ、第３および第４のスイッチング部
ＳＷ３およびＳＷ４をともにオン、第２のスイッチング
部ＳＷ２をオフにした状態では（〔表２〕の）、昇圧
トランスＴの１次側の両端はともにコモン端子ＣＯＭに
接続されるため、負荷Ｒには正負いずれの電圧も印加さ
れない。この状態から図２２に示すように、第３のスイ
ッチング部ＳＷ３をオフにした直後に第１のスイッチン
グ部ＳＷ１をオンにすると（〔表２〕の）、正極性の
直流電源＋Ｅから、オンとなった第１のスイッチング部
ＳＷ１および昇圧トランスＴの１次側を通りアースへ向
かう（Ｉ1 の方向）電流が流れるので、正極性の電源電
圧＋Ｅに比例した立ち上がりの良い正のパルス電圧が昇
圧トランスＴの１次側に加わり、負荷Ｒはその昇圧後の
パルス電圧により正極性に充電される。
ング部ＳＷ１をオフ、第３および第４のスイッチング部
ＳＷ３およびＳＷ４をともにオン、第２のスイッチング
部ＳＷ２をオフにした状態では（〔表２〕の）、昇圧
トランスＴの１次側の両端はともにコモン端子ＣＯＭに
接続されるため、負荷Ｒには正負いずれの電圧も印加さ
れない。この状態から図２２に示すように、第３のスイ
ッチング部ＳＷ３をオフにした直後に第１のスイッチン
グ部ＳＷ１をオンにすると（〔表２〕の）、正極性の
直流電源＋Ｅから、オンとなった第１のスイッチング部
ＳＷ１および昇圧トランスＴの１次側を通りアースへ向
かう（Ｉ1 の方向）電流が流れるので、正極性の電源電
圧＋Ｅに比例した立ち上がりの良い正のパルス電圧が昇
圧トランスＴの１次側に加わり、負荷Ｒはその昇圧後の
パルス電圧により正極性に充電される。
【００４９】次いで、図２３に示すように、第１のスイ
ッチング部ＳＷ１をオフにした直後に第３のスイッチン
グ部ＳＷ３をオンにすると（〔表２〕の）、負荷Ｒ側
にチャージした正の電荷分が、昇圧トランスＴの１次側
からオンとなった第３のスイッチング部ＳＷ３および引
き続きオンになっている第４のスイッチング部ＳＷ４を
介してコモン端子ＣＯＭに至る流れ（Ｉ2 の方向）によ
って実質的にディスチャージされるので、負荷Ｒに対し
て立ち下がりの良い正のパルス電圧となる。
ッチング部ＳＷ１をオフにした直後に第３のスイッチン
グ部ＳＷ３をオンにすると（〔表２〕の）、負荷Ｒ側
にチャージした正の電荷分が、昇圧トランスＴの１次側
からオンとなった第３のスイッチング部ＳＷ３および引
き続きオンになっている第４のスイッチング部ＳＷ４を
介してコモン端子ＣＯＭに至る流れ（Ｉ2 の方向）によ
って実質的にディスチャージされるので、負荷Ｒに対し
て立ち下がりの良い正のパルス電圧となる。
【００５０】また図２４に示すように、第４のスイッチ
ング部ＳＷ４をオフにした直後に第２のスイッチング部
ＳＷ２をオンにすると（〔表２〕の）、昇圧トランス
Ｔの１次側から引き続きオンになっている第３のスイッ
チング部ＳＷ３およびオンとなった第２のスイッチング
部ＳＷ２を通じて負極性の直流電源−Ｅへ向かう（Ｉ 3
の方向）電流が流れるので、負極性の電源電圧−Ｅに比
例した立ち下がりの良い負のパルス電圧が昇圧トランス
Ｔの１次側に加わり、負荷Ｒはその昇圧後のパルス電圧
により負極性に充電される。
ング部ＳＷ４をオフにした直後に第２のスイッチング部
ＳＷ２をオンにすると（〔表２〕の）、昇圧トランス
Ｔの１次側から引き続きオンになっている第３のスイッ
チング部ＳＷ３およびオンとなった第２のスイッチング
部ＳＷ２を通じて負極性の直流電源−Ｅへ向かう（Ｉ 3
の方向）電流が流れるので、負極性の電源電圧−Ｅに比
例した立ち下がりの良い負のパルス電圧が昇圧トランス
Ｔの１次側に加わり、負荷Ｒはその昇圧後のパルス電圧
により負極性に充電される。
【００５１】次いで、図２５に示すように、第２のスイ
ッチング部ＳＷ２をオフにした直後に第４のスイッチン
グ部ＳＷ４をオンにすると（〔表２〕の）、負荷Ｒに
チャージした負の電荷分が、コモン端子ＣＯＭからオン
となった第４のスイッチング部ＳＷ４および引き続きオ
ンになっている第３のスイッチング部ＳＷ３を介して、
昇圧トランスＴの１次側を経てコモン端子ＣＯＭへ至る
流れ（Ｉ4 の方向）により実質的にディスチャージされ
るので、このときも負荷Ｒに対して立ち上がりの良い負
のパルス電圧となる。
ッチング部ＳＷ２をオフにした直後に第４のスイッチン
グ部ＳＷ４をオンにすると（〔表２〕の）、負荷Ｒに
チャージした負の電荷分が、コモン端子ＣＯＭからオン
となった第４のスイッチング部ＳＷ４および引き続きオ
ンになっている第３のスイッチング部ＳＷ３を介して、
昇圧トランスＴの１次側を経てコモン端子ＣＯＭへ至る
流れ（Ｉ4 の方向）により実質的にディスチャージされ
るので、このときも負荷Ｒに対して立ち上がりの良い負
のパルス電圧となる。
【００５２】次に回路構成は図２１のものと同様である
が、４個のスイッチング部ＳＷ１〜ＳＷ４のオン・オフ
動作タイミングを上記の例とは変えた例について述べ
る。図２６にそのタイミングチャートを示し、〔表４〕
には、図２６の昇圧トランスＴの１次側への印加電圧波
形における〜の各部での各スイッチング部ＳＷ１〜
ＳＷ４のオン・オフ状態を示す。更に、図２７〜図３１
には、各時点におけるスイッチング部ＳＷ１〜ＳＷ４の
動作状態に基づく電荷の流れの説明図を示す。
が、４個のスイッチング部ＳＷ１〜ＳＷ４のオン・オフ
動作タイミングを上記の例とは変えた例について述べ
る。図２６にそのタイミングチャートを示し、〔表４〕
には、図２６の昇圧トランスＴの１次側への印加電圧波
形における〜の各部での各スイッチング部ＳＷ１〜
ＳＷ４のオン・オフ状態を示す。更に、図２７〜図３１
には、各時点におけるスイッチング部ＳＷ１〜ＳＷ４の
動作状態に基づく電荷の流れの説明図を示す。
【００５３】
【表４】
【００５４】図２７に示すように４個のスイッチング部
ＳＷ１〜ＳＷ４を全てオフにした状態（〔表４〕の）
から、図２８に示すように第１のスイッチング部ＳＷ１
をオンにすると（〔表４〕の）、正極性の直流電源＋
Ｅから、オンとなった第１のスイッチング部ＳＷ１およ
び昇圧トランスＴの１次側を通ってコモン端子ＣＯＭへ
向かう（Ｉ1 の方向）電流が流れるので、正極性の電源
電圧＋Ｅに比例した立ち上がりの良い正のパルス電圧が
昇圧トランスＴの１次側に加わり、負荷Ｒはその昇圧後
の電圧パルスにより正極性に充電される。
ＳＷ１〜ＳＷ４を全てオフにした状態（〔表４〕の）
から、図２８に示すように第１のスイッチング部ＳＷ１
をオンにすると（〔表４〕の）、正極性の直流電源＋
Ｅから、オンとなった第１のスイッチング部ＳＷ１およ
び昇圧トランスＴの１次側を通ってコモン端子ＣＯＭへ
向かう（Ｉ1 の方向）電流が流れるので、正極性の電源
電圧＋Ｅに比例した立ち上がりの良い正のパルス電圧が
昇圧トランスＴの１次側に加わり、負荷Ｒはその昇圧後
の電圧パルスにより正極性に充電される。
【００５５】次いで、所定時間後に図２９に示すよう
に、第１のスイッチング部ＳＷ１をオフにし、その直後
に第３のスイッチング部ＳＷ３をオンにすると（〔表
４〕の）、負荷Ｒ側にチャージした正の電荷分が、昇
圧トランスＴの１次側からオンとなった第３のスイッチ
ング部ＳＷ３およびオフになっている第４のスイッチン
グ部ＳＷ４に並列接続された第４のダイオードＤ４を介
してコモン端子ＣＯＭへ至る流れ（Ｉ2 の方向）によっ
て実質的にディスチャージされるので、負荷Ｒに対して
立ち下がりの良い正のパルス電圧となる。
に、第１のスイッチング部ＳＷ１をオフにし、その直後
に第３のスイッチング部ＳＷ３をオンにすると（〔表
４〕の）、負荷Ｒ側にチャージした正の電荷分が、昇
圧トランスＴの１次側からオンとなった第３のスイッチ
ング部ＳＷ３およびオフになっている第４のスイッチン
グ部ＳＷ４に並列接続された第４のダイオードＤ４を介
してコモン端子ＣＯＭへ至る流れ（Ｉ2 の方向）によっ
て実質的にディスチャージされるので、負荷Ｒに対して
立ち下がりの良い正のパルス電圧となる。
【００５６】また、図３０に示すように、第３のスイッ
チング部ＳＷ３をオンにしたまま、第２のスイッチング
部ＳＷ２をオンにすると（〔表４〕の）、昇圧トラン
スＴの１次側から、オンになっている第３のスイッチン
グ部ＳＷ３およびオンとなった第２のスイッチング部Ｓ
Ｗ２を通じて負極性の直流電源−Ｅに向かう（Ｉ3 の方
向）電流が流れるので、負極性の電源電圧−Ｅに比例し
た立ち下がりの良い負のパルス電圧が昇圧トランスＴの
１次側に加わり、負荷Ｒはその昇圧後のパルス電圧によ
り負極性に充電される。
チング部ＳＷ３をオンにしたまま、第２のスイッチング
部ＳＷ２をオンにすると（〔表４〕の）、昇圧トラン
スＴの１次側から、オンになっている第３のスイッチン
グ部ＳＷ３およびオンとなった第２のスイッチング部Ｓ
Ｗ２を通じて負極性の直流電源−Ｅに向かう（Ｉ3 の方
向）電流が流れるので、負極性の電源電圧−Ｅに比例し
た立ち下がりの良い負のパルス電圧が昇圧トランスＴの
１次側に加わり、負荷Ｒはその昇圧後のパルス電圧によ
り負極性に充電される。
【００５７】次いで、所定時間後に図３１に示すよう
に、第３および第２のスイッチング部ＳＷ３およびＳＷ
２をオフにしてから、第４のスイッチング部ＳＷ４を瞬
間的にオンにすると（〔表４〕の）、負荷Ｒ側にチャ
ージした負の電荷分が、コモン端子ＣＯＭからオンにな
った第４のスイッチング部ＳＷ４およびオフとなった第
３のスイッチング部ＳＷ３に並列接続された第３のダイ
オードＤ３を介して、更に昇圧トランスＴの１次側を経
てアースに至る流れ（Ｉ4 の方向）によって実質的にデ
ィスチャージされるので、このときも負荷Ｒに対して立
ち上がりの良い負のパルス電圧となる。
に、第３および第２のスイッチング部ＳＷ３およびＳＷ
２をオフにしてから、第４のスイッチング部ＳＷ４を瞬
間的にオンにすると（〔表４〕の）、負荷Ｒ側にチャ
ージした負の電荷分が、コモン端子ＣＯＭからオンにな
った第４のスイッチング部ＳＷ４およびオフとなった第
３のスイッチング部ＳＷ３に並列接続された第３のダイ
オードＤ３を介して、更に昇圧トランスＴの１次側を経
てアースに至る流れ（Ｉ4 の方向）によって実質的にデ
ィスチャージされるので、このときも負荷Ｒに対して立
ち上がりの良い負のパルス電圧となる。
【００５８】次に、回路構成は図２１のものと同様であ
るが、４個のスイッチング部ＳＷ１〜ＳＷ４のオン・オ
フ動作タイミングを上記各例とは更に変えた例について
述べる。図３２にそのタイミングチャートを示し、〔表
５〕には、図３２の昇圧トランスＴの１次側への印加電
圧波形における〜の各部での各スイッチング部ＳＷ
１〜ＳＷ４のオン・オフ状態を示す。更に、図３３〜図
３７には、各時点におけるスイッチング部ＳＷ１〜ＳＷ
４の動作状態に基づく電荷の流れの説明図を示す。
るが、４個のスイッチング部ＳＷ１〜ＳＷ４のオン・オ
フ動作タイミングを上記各例とは更に変えた例について
述べる。図３２にそのタイミングチャートを示し、〔表
５〕には、図３２の昇圧トランスＴの１次側への印加電
圧波形における〜の各部での各スイッチング部ＳＷ
１〜ＳＷ４のオン・オフ状態を示す。更に、図３３〜図
３７には、各時点におけるスイッチング部ＳＷ１〜ＳＷ
４の動作状態に基づく電荷の流れの説明図を示す。
【００５９】
【表５】
【００６０】４個のスイッチング部ＳＷ１〜ＳＷ４を図
３３のように全てオフにした状態（〔表５〕の）か
ら、図３４に示すように第１のスイッチング部ＳＷ１を
オンにすると（〔表５〕の）、正極性の直流電源＋Ｅ
から、オンとなった第１のスイッチング部ＳＷ１および
昇圧トランスＴの１次側を通りコモン端子ＣＯＭへ向か
う（Ｉ1 の方向）電流が流れるので、正極性の電源電圧
＋Ｅに比例した立ち上がりの良い正のパルス電圧が昇圧
トランスＴの１次側に加わり、負荷Ｒはその昇圧後のパ
ルス電圧により正極性に充電される。
３３のように全てオフにした状態（〔表５〕の）か
ら、図３４に示すように第１のスイッチング部ＳＷ１を
オンにすると（〔表５〕の）、正極性の直流電源＋Ｅ
から、オンとなった第１のスイッチング部ＳＷ１および
昇圧トランスＴの１次側を通りコモン端子ＣＯＭへ向か
う（Ｉ1 の方向）電流が流れるので、正極性の電源電圧
＋Ｅに比例した立ち上がりの良い正のパルス電圧が昇圧
トランスＴの１次側に加わり、負荷Ｒはその昇圧後のパ
ルス電圧により正極性に充電される。
【００６１】次いで、所定時間後に図３５に示すように
第１のスイッチング部ＳＷ１をオフにし、その直後に第
３および第４のスイッチング部ＳＷ３およびＳＷ４を同
時にオンにすると（〔表５〕の）、負荷Ｒ側にチャー
ジした正の電荷分が、昇圧トランスＴの１次側からオン
となった第３および第４のスイッチング部ＳＷ３および
ＳＷ４を介してコモン端子ＣＯＭに至る流れ（Ｉ2 の方
向）によって、実質的にディスチャージされるので、負
荷Ｒに対して立ち下がりの良い正のパルス電圧となる。
第１のスイッチング部ＳＷ１をオフにし、その直後に第
３および第４のスイッチング部ＳＷ３およびＳＷ４を同
時にオンにすると（〔表５〕の）、負荷Ｒ側にチャー
ジした正の電荷分が、昇圧トランスＴの１次側からオン
となった第３および第４のスイッチング部ＳＷ３および
ＳＷ４を介してコモン端子ＣＯＭに至る流れ（Ｉ2 の方
向）によって、実質的にディスチャージされるので、負
荷Ｒに対して立ち下がりの良い正のパルス電圧となる。
【００６２】また、図３６に示すように、第３のスイッ
チング部ＳＷ３はオンにしたまま、第４のスイッチング
部ＳＷ４をオフにした直後に第２のスイッチング部ＳＷ
２をオンにすると（〔表５〕の）、昇圧トランスＴの
１次側からオンになっている第３のスイッチング部ＳＷ
３およびオンとなった第２のスイッチング部ＳＷ２を通
じて負極性の直流電源−Ｅへ向かう（Ｉ3 の方向）電流
が流れるので、負極性の電源電圧−Ｅに比例した立ち下
がりの良いパルス電圧が昇圧トランスＴの１次側に加わ
り、負荷Ｒはその昇圧後のパルス電圧によって負極性に
充電される。
チング部ＳＷ３はオンにしたまま、第４のスイッチング
部ＳＷ４をオフにした直後に第２のスイッチング部ＳＷ
２をオンにすると（〔表５〕の）、昇圧トランスＴの
１次側からオンになっている第３のスイッチング部ＳＷ
３およびオンとなった第２のスイッチング部ＳＷ２を通
じて負極性の直流電源−Ｅへ向かう（Ｉ3 の方向）電流
が流れるので、負極性の電源電圧−Ｅに比例した立ち下
がりの良いパルス電圧が昇圧トランスＴの１次側に加わ
り、負荷Ｒはその昇圧後のパルス電圧によって負極性に
充電される。
【００６３】次いで、所定時間後に図３７に示すよう
に、第３および第２のスイッチング部ＳＷ３およびＳＷ
２をオフにしてから、第３および第４のスイッチング部
ＳＷ３およびＳＷ４を同時に瞬間的にオンにすると
（〔表５〕の）、負荷Ｒ側にチャージした負の電荷分
が、実質的に、コモン端子ＣＯＭからオンとなった第３
および第４のスイッチング部ＳＷ３およびＳＷ４を介し
て、更に昇圧トランスＴの１次側を経てコモン端子ＣＯ
Ｍへ至る流れ（Ｉ4 の方向）によりディスチャージされ
るので、このときも負荷Ｒに対して立ち上がりの良い負
のパルス電圧となる。
に、第３および第２のスイッチング部ＳＷ３およびＳＷ
２をオフにしてから、第３および第４のスイッチング部
ＳＷ３およびＳＷ４を同時に瞬間的にオンにすると
（〔表５〕の）、負荷Ｒ側にチャージした負の電荷分
が、実質的に、コモン端子ＣＯＭからオンとなった第３
および第４のスイッチング部ＳＷ３およびＳＷ４を介し
て、更に昇圧トランスＴの１次側を経てコモン端子ＣＯ
Ｍへ至る流れ（Ｉ4 の方向）によりディスチャージされ
るので、このときも負荷Ｒに対して立ち上がりの良い負
のパルス電圧となる。
【００６４】図３８は、上述した回路構成を利用する高
電圧電源の全体の概要構成を示す図である。この図３８
に示す高電圧電源は、上記した各等価回路で表される４
組のスイッチング部ＳＷ１〜ＳＷ４からなるスイッチン
グインバータ回路１と、正電圧発生回路９と負電圧発生
回路１１、および、これらにより生成された正および負
のパルス電圧信号を昇圧する昇圧トランス２（上記した
昇圧トランスＴに相当）を主体とするものであり、これ
らによって生成された正負交互の周期的な高圧パルス信
号を、負荷である例えば除電器の放電電極３に印加する
場合の具体例を示すものである。
電圧電源の全体の概要構成を示す図である。この図３８
に示す高電圧電源は、上記した各等価回路で表される４
組のスイッチング部ＳＷ１〜ＳＷ４からなるスイッチン
グインバータ回路１と、正電圧発生回路９と負電圧発生
回路１１、および、これらにより生成された正および負
のパルス電圧信号を昇圧する昇圧トランス２（上記した
昇圧トランスＴに相当）を主体とするものであり、これ
らによって生成された正負交互の周期的な高圧パルス信
号を、負荷である例えば除電器の放電電極３に印加する
場合の具体例を示すものである。
【００６５】スイッチングインバータ１の前段には、そ
れから出力されるパルス信号の正負それぞれの電圧を調
整する正電圧調整部４および負電圧調整部５、周波数を
調整する周波数調整部６、パルス幅を調整するパルス幅
調整部７、変調させる変調部８等が設けられている。こ
れらの各部について概説する。
れから出力されるパルス信号の正負それぞれの電圧を調
整する正電圧調整部４および負電圧調整部５、周波数を
調整する周波数調整部６、パルス幅を調整するパルス幅
調整部７、変調させる変調部８等が設けられている。こ
れらの各部について概説する。
【００６６】正電圧調整部４は、正電圧発生回路９から
出力される正の直流電圧を電圧設定器１０により任意に
設定でき、また負電圧調整部５は、負電圧発生回路１１
から出力される負の直流電圧を電圧前提器１２により任
意に設定できるようになっている。これら正・負の電圧
発生回路４、５からの正負の直流電圧はスイッチングイ
ンバータ回路１に入力され、このスイッチングインバー
タ回路１は前記した各等価回路に示した構成および動作
により、正・負のパルス電圧信号を出力する。
出力される正の直流電圧を電圧設定器１０により任意に
設定でき、また負電圧調整部５は、負電圧発生回路１１
から出力される負の直流電圧を電圧前提器１２により任
意に設定できるようになっている。これら正・負の電圧
発生回路４、５からの正負の直流電圧はスイッチングイ
ンバータ回路１に入力され、このスイッチングインバー
タ回路１は前記した各等価回路に示した構成および動作
により、正・負のパルス電圧信号を出力する。
【００６７】周波数調整部６は、外部からの制御用の信
号の電圧を周波数に変換する電圧−周波数変換回路１３
に、スイッチ１４を介して周波数調整器（可変抵抗）１
５を接続し、この周波数調整器１５をＲとするＣＲ発振
回路の原理により、例えば５〜１０Ｖの電圧の外部信号
を５０〜５００Ｈｚの周波数に変換できるようになって
いる。
号の電圧を周波数に変換する電圧−周波数変換回路１３
に、スイッチ１４を介して周波数調整器（可変抵抗）１
５を接続し、この周波数調整器１５をＲとするＣＲ発振
回路の原理により、例えば５〜１０Ｖの電圧の外部信号
を５０〜５００Ｈｚの周波数に変換できるようになって
いる。
【００６８】パルス幅調整部７は、周波数調整部６から
の出力パルスのパルス幅（時間幅）をパルス幅調整器１
６による電圧調整機能によって、パルス幅制御回路１７
で変化させる。その方法としては、差動増幅器を使用
し、その基準入力電圧に対して、もう一方の入力電圧を
変化させることによりパルス幅を変化させる等の方法を
挙げることができる。パルス幅制御回路１７の一対の出
力端子からは、パルス幅調整されたパルス信号が交互に
出力される。
の出力パルスのパルス幅（時間幅）をパルス幅調整器１
６による電圧調整機能によって、パルス幅制御回路１７
で変化させる。その方法としては、差動増幅器を使用
し、その基準入力電圧に対して、もう一方の入力電圧を
変化させることによりパルス幅を変化させる等の方法を
挙げることができる。パルス幅制御回路１７の一対の出
力端子からは、パルス幅調整されたパルス信号が交互に
出力される。
【００６９】変調部８は、パルス幅調整部７から出力さ
れるパルス信号に対して、変調を与えるか否かを変調用
スイッチ１８により選択できるように、２つのＯＲ回路
１９と２０とクロック発振回路２１、および２つのＡＮ
Ｄ回路２２，２３によって構成されている。パルス幅制
御回路１７の一対の出力端子から出力されたパルス信号
は、一方ではＡＮＤ回路２２，２３にそれぞれ入力さ
れ、他方では、ＯＲ回路１９によって一つに合流されて
クロック発振回路２１へ入力される。変調用スイッチ１
８は、アースに接続されているため、これをオンにした
ときには、ＯＲ回路２０はクロック発振回路２１からの
クロック信号を入力し、ＡＮＤ回路２２，２３に供給す
る。ＡＮＤ回路２２，２３のもう一方の入力には、上記
のようにパルス幅制御回路１７からの信号が供給されて
いるので、パルス幅制御回路１７からのパルス幅内にク
ロックが変調した信号となる。変調スイッチ１８をオフ
にすると、ＯＲ回路２０の一方がスイッチによってハイ
レベルになるので、もう一方のクロック信号は無関係と
なり、ＯＲ回路２０の出力はハイレベルになった状態で
ＡＮＤ回路２２，２３に入力する。従ってこの場合に
は、クロック信号からの変調は受けず、パルス幅制御回
路１７からの信号のみがＡＮＤ回路２２，２３の出力と
なる。
れるパルス信号に対して、変調を与えるか否かを変調用
スイッチ１８により選択できるように、２つのＯＲ回路
１９と２０とクロック発振回路２１、および２つのＡＮ
Ｄ回路２２，２３によって構成されている。パルス幅制
御回路１７の一対の出力端子から出力されたパルス信号
は、一方ではＡＮＤ回路２２，２３にそれぞれ入力さ
れ、他方では、ＯＲ回路１９によって一つに合流されて
クロック発振回路２１へ入力される。変調用スイッチ１
８は、アースに接続されているため、これをオンにした
ときには、ＯＲ回路２０はクロック発振回路２１からの
クロック信号を入力し、ＡＮＤ回路２２，２３に供給す
る。ＡＮＤ回路２２，２３のもう一方の入力には、上記
のようにパルス幅制御回路１７からの信号が供給されて
いるので、パルス幅制御回路１７からのパルス幅内にク
ロックが変調した信号となる。変調スイッチ１８をオフ
にすると、ＯＲ回路２０の一方がスイッチによってハイ
レベルになるので、もう一方のクロック信号は無関係と
なり、ＯＲ回路２０の出力はハイレベルになった状態で
ＡＮＤ回路２２，２３に入力する。従ってこの場合に
は、クロック信号からの変調は受けず、パルス幅制御回
路１７からの信号のみがＡＮＤ回路２２，２３の出力と
なる。
【００７０】ドライブ回路２４の具体的構成については
後述するが、このドライブ回路２４は、ＡＣ１００Ｖま
たは２００Ｖの商用交流電源が供給されるシーケンス回
路２５により制御されるとともに、正電圧発生回路９お
よび負電圧発生回路１１における過電流を検出する過電
流検出回路２６によっても制御される。そして、ＡＮＤ
回路２２，２３を通じて変調されたパルス信号または変
調されないパルス信号は、ドライブ回路２４が動作状態
になっているときにスイッチングインバータ回路１へ入
力され、このスイッチングインバータ回路１内の各スイ
ッチング部における各半導体スイッチング素子を後述の
ようにスイッチングする。
後述するが、このドライブ回路２４は、ＡＣ１００Ｖま
たは２００Ｖの商用交流電源が供給されるシーケンス回
路２５により制御されるとともに、正電圧発生回路９お
よび負電圧発生回路１１における過電流を検出する過電
流検出回路２６によっても制御される。そして、ＡＮＤ
回路２２，２３を通じて変調されたパルス信号または変
調されないパルス信号は、ドライブ回路２４が動作状態
になっているときにスイッチングインバータ回路１へ入
力され、このスイッチングインバータ回路１内の各スイ
ッチング部における各半導体スイッチング素子を後述の
ようにスイッチングする。
【００７１】一方、昇圧トランス２から電極３に印加さ
れる正負の高電圧の変化は、モニタ回路２７で監視さ
れ、正負それぞれの電圧表示部２８，２９によって表示
される。次に、スイッチングインバータ回路１、および
その起動と停止を制御するドライブ回路２４の具体例を
図３９に基づいて詳述する。
れる正負の高電圧の変化は、モニタ回路２７で監視さ
れ、正負それぞれの電圧表示部２８，２９によって表示
される。次に、スイッチングインバータ回路１、および
その起動と停止を制御するドライブ回路２４の具体例を
図３９に基づいて詳述する。
【００７２】この図３９におけるスイッチングインバー
タ回路１は、図２１に示した等価回路の具体例に相当
し、４個のスイッチング部ＳＷ１〜ＳＷ４として、それ
ぞれ２個ずつのＦＥＴ３０Ａ1 と３０Ａ2 、３０Ｄ1 と
３０Ｄ2 、３０Ｂ1 と３０Ｂ2、および、３０Ｃ1 と３
０Ｃ2 を、それぞれに直列接続して組にしたものを用い
ている。また、各スイッチング部ＳＷ１，ＳＷ２，ＳＷ
３およびＳＷ４の各ＦＥＴ３０Ａ1 ，３０Ａ2 ，３０Ｄ
1 ，３０Ｄ2 ，３０Ｂ1 ，３０Ｂ2 ，３０Ｃ1 ，３０Ｃ
2 には、それぞれダイオード３１Ａ1 ，３１Ａ2 ，３１
Ｄ1 ，３１Ｄ2 ，３１Ｂ1 ，３１Ｂ2 ，３１Ｃ1 ，３１
Ｃ2 ，を並列接続している。更に、第１，第３および第
４のスイッチング部ＳＷ１，ＳＷ３およびＳＷ４を直列
接続し、第４のスイッチング部ＳＷ４の一方のＦＥＴ３
０Ｃ2 のドレンをアースに接続している。そして、第１
のスイッチング部ＳＷ１と第３のスイッチング部ＳＷ３
との接続点に、昇圧トランス２を介して、負荷Ｒとして
の図３８における電極３を接続するようになっている。
また、第３と第４のスイッチング部ＳＷ３とＳＷ４の接
続点と負電圧発生回路１１との間に第２のスイッチング
部ＳＷ２を挿入している。
タ回路１は、図２１に示した等価回路の具体例に相当
し、４個のスイッチング部ＳＷ１〜ＳＷ４として、それ
ぞれ２個ずつのＦＥＴ３０Ａ1 と３０Ａ2 、３０Ｄ1 と
３０Ｄ2 、３０Ｂ1 と３０Ｂ2、および、３０Ｃ1 と３
０Ｃ2 を、それぞれに直列接続して組にしたものを用い
ている。また、各スイッチング部ＳＷ１，ＳＷ２，ＳＷ
３およびＳＷ４の各ＦＥＴ３０Ａ1 ，３０Ａ2 ，３０Ｄ
1 ，３０Ｄ2 ，３０Ｂ1 ，３０Ｂ2 ，３０Ｃ1 ，３０Ｃ
2 には、それぞれダイオード３１Ａ1 ，３１Ａ2 ，３１
Ｄ1 ，３１Ｄ2 ，３１Ｂ1 ，３１Ｂ2 ，３１Ｃ1 ，３１
Ｃ2 ，を並列接続している。更に、第１，第３および第
４のスイッチング部ＳＷ１，ＳＷ３およびＳＷ４を直列
接続し、第４のスイッチング部ＳＷ４の一方のＦＥＴ３
０Ｃ2 のドレンをアースに接続している。そして、第１
のスイッチング部ＳＷ１と第３のスイッチング部ＳＷ３
との接続点に、昇圧トランス２を介して、負荷Ｒとして
の図３８における電極３を接続するようになっている。
また、第３と第４のスイッチング部ＳＷ３とＳＷ４の接
続点と負電圧発生回路１１との間に第２のスイッチング
部ＳＷ２を挿入している。
【００７３】一方、ドライブ回路２４は、最終的に正負
の高圧パルス信号を出力するため、正負に対応した２系
統２４ａ，２４ｂ（正側ドライブ回路と負側ドライブ回
路）に分かれ、図３８における変調部８の一対のＡＮＤ
回路２２，２３から交互に出力されるパルス信号を別々
に処理する。その２系統の信号処理のタイミングチャー
トを図４０に示す。同図においてａからｎの信号パター
ンは、図３９中のａからｎの各部の出力を示している。
各系統は、入力されたパルス信号を第１段バッファ３２
でバッファリングしたパルス信号と、これをＣＲ遅延回
路３３で遅延させてから更に第２段バッファ３４にバッ
ファリングした信号とを、ＡＮＤゲート回路３５とＯＲ
ゲート回路３６とに入力することにより更に２つの経路
に分岐させる。従って、その分岐した２つの経路のパル
ス幅は異なり、ＯＲゲート回路３６からのパルス幅の方
がＡＮＤゲート回路３５からのパルス幅よりも前後両方
に長くなる。そして、このように分岐した２つの経路の
出力は、論理が逆になっているそれぞれのＮＯＴ回路３
７，３８を介してそれぞれのホトカプラ３９，４０の発
光ダイオードに加えられ、ホトカプラ３９，４０がオン
のときにスイッチングインバータ回路１へ入力される。
の高圧パルス信号を出力するため、正負に対応した２系
統２４ａ，２４ｂ（正側ドライブ回路と負側ドライブ回
路）に分かれ、図３８における変調部８の一対のＡＮＤ
回路２２，２３から交互に出力されるパルス信号を別々
に処理する。その２系統の信号処理のタイミングチャー
トを図４０に示す。同図においてａからｎの信号パター
ンは、図３９中のａからｎの各部の出力を示している。
各系統は、入力されたパルス信号を第１段バッファ３２
でバッファリングしたパルス信号と、これをＣＲ遅延回
路３３で遅延させてから更に第２段バッファ３４にバッ
ファリングした信号とを、ＡＮＤゲート回路３５とＯＲ
ゲート回路３６とに入力することにより更に２つの経路
に分岐させる。従って、その分岐した２つの経路のパル
ス幅は異なり、ＯＲゲート回路３６からのパルス幅の方
がＡＮＤゲート回路３５からのパルス幅よりも前後両方
に長くなる。そして、このように分岐した２つの経路の
出力は、論理が逆になっているそれぞれのＮＯＴ回路３
７，３８を介してそれぞれのホトカプラ３９，４０の発
光ダイオードに加えられ、ホトカプラ３９，４０がオン
のときにスイッチングインバータ回路１へ入力される。
【００７４】従って、ドライブ回路２４からは各系統に
つき２経路、計４経路に分岐したパルス信号が出力され
ることになる。そのうちの第１の系統の第１のパルス信
号（図４０のｆ）は、スイッチングインバータ回路１に
組み込まれた第１のインバータ４１Ａを介して第１のス
イッチング部ＳＷ１の２つのＦＥＴ３０Ａ1 ，３０Ａ 2
のゲートにそれぞれ入力され、この第１のパルス信号ｆ
より長い第２のパルス信号（図４０のｇ）は、第３のイ
ンバータ４１Ｂを介して第３のスイッチング部ＳＷ３の
２つのＦＥＴ３０Ｂ1 ，３０Ｂ2 のゲートにそれぞれ入
力される。また、第２の系統の第３のパルス信号（図４
０のｎ）は、第４のインバータ４１Ｃを介して、第４の
スイッチング部ＳＷ４の２つのＦＥＴ３０Ｃ1 ，３０Ｃ
2 のゲートにそれぞれ入力され、この第３のパルス信号
ｎより短い第４のパルス信号（図４０のｍ）は、第２の
インバータ４１Ｄを介して第２のスイッチング部ＳＷ２
の２つのＦＥＴ３０Ｄ1 ，３０Ｄ2 のゲートにそれぞれ
入力される。
つき２経路、計４経路に分岐したパルス信号が出力され
ることになる。そのうちの第１の系統の第１のパルス信
号（図４０のｆ）は、スイッチングインバータ回路１に
組み込まれた第１のインバータ４１Ａを介して第１のス
イッチング部ＳＷ１の２つのＦＥＴ３０Ａ1 ，３０Ａ 2
のゲートにそれぞれ入力され、この第１のパルス信号ｆ
より長い第２のパルス信号（図４０のｇ）は、第３のイ
ンバータ４１Ｂを介して第３のスイッチング部ＳＷ３の
２つのＦＥＴ３０Ｂ1 ，３０Ｂ2 のゲートにそれぞれ入
力される。また、第２の系統の第３のパルス信号（図４
０のｎ）は、第４のインバータ４１Ｃを介して、第４の
スイッチング部ＳＷ４の２つのＦＥＴ３０Ｃ1 ，３０Ｃ
2 のゲートにそれぞれ入力され、この第３のパルス信号
ｎより短い第４のパルス信号（図４０のｍ）は、第２の
インバータ４１Ｄを介して第２のスイッチング部ＳＷ２
の２つのＦＥＴ３０Ｄ1 ，３０Ｄ2 のゲートにそれぞれ
入力される。
【００７５】第１のスイッチング部ＳＷ１と第３のスイ
ッチング部ＳＷ３とにおいて、第３のスイッチング部Ｓ
Ｗ３がオン、第１のスイッチング部ＳＷ１がオフ状態と
なっているとき、それらに対してゲートパルスが入力す
ると、入力したパルスが立ち上がった瞬間に第３のスイ
ッチング部ＳＷ３がオフ、第１のスイッチング部ＳＷ１
がオンとなる。このとき、正電圧発生部きけをからの正
の電流が第１のスイッチング部ＳＷ１および昇圧トラン
ス２，負荷３を経てコモン端子ＣＯＭを通じて例えばア
ース電位に流れるので、立ち上がりの良い正の電圧が負
荷３に印加される。次に、第１のスイッチング部ＳＷ１
へのゲートパルスが立ち下がり、第３のスイッチング部
ＳＷ３へのゲートパルスが立ち上がると、第１のスイッ
チング部ＳＷ１がオフ、第３のスイッチング部ＳＷ３が
オンとなり、負荷３側の正の残留電荷分が、昇圧トラン
ス２を介して第３のスイッチング部ＳＷ３およびこのと
きにオンとなっている第４のスイッチング部ＳＷ４を通
ってコモン端子ＣＯＭを通じてアースへディスチャージ
される。従って、入力（ゲート）パルス幅に比例した立
ち上がりおよび立ち下がり特性の良い正のパルス電圧が
負荷３に加わることになる。この場合、第３のスイッチ
ング部ＳＷ３の各ＦＥＴ３０Ｂ1 ，３０Ｂ2へのゲート
パルス信号ｇは第１のスイッチング部ＳＷ１の各ＦＥＴ
３０Ａ1 ，３０Ａ2 へのゲートパルス信号ｆよりもパル
ス幅が前後両方に長いので、第１と第３のスイッチング
部ＳＷ１とＳＷ３のスイッチングを確実かつ高速に行う
ことができ、正のパルス電圧の立ち上がりおよび立ち下
がり特性の良さがこのことでも保証される。
ッチング部ＳＷ３とにおいて、第３のスイッチング部Ｓ
Ｗ３がオン、第１のスイッチング部ＳＷ１がオフ状態と
なっているとき、それらに対してゲートパルスが入力す
ると、入力したパルスが立ち上がった瞬間に第３のスイ
ッチング部ＳＷ３がオフ、第１のスイッチング部ＳＷ１
がオンとなる。このとき、正電圧発生部きけをからの正
の電流が第１のスイッチング部ＳＷ１および昇圧トラン
ス２，負荷３を経てコモン端子ＣＯＭを通じて例えばア
ース電位に流れるので、立ち上がりの良い正の電圧が負
荷３に印加される。次に、第１のスイッチング部ＳＷ１
へのゲートパルスが立ち下がり、第３のスイッチング部
ＳＷ３へのゲートパルスが立ち上がると、第１のスイッ
チング部ＳＷ１がオフ、第３のスイッチング部ＳＷ３が
オンとなり、負荷３側の正の残留電荷分が、昇圧トラン
ス２を介して第３のスイッチング部ＳＷ３およびこのと
きにオンとなっている第４のスイッチング部ＳＷ４を通
ってコモン端子ＣＯＭを通じてアースへディスチャージ
される。従って、入力（ゲート）パルス幅に比例した立
ち上がりおよび立ち下がり特性の良い正のパルス電圧が
負荷３に加わることになる。この場合、第３のスイッチ
ング部ＳＷ３の各ＦＥＴ３０Ｂ1 ，３０Ｂ2へのゲート
パルス信号ｇは第１のスイッチング部ＳＷ１の各ＦＥＴ
３０Ａ1 ，３０Ａ2 へのゲートパルス信号ｆよりもパル
ス幅が前後両方に長いので、第１と第３のスイッチング
部ＳＷ１とＳＷ３のスイッチングを確実かつ高速に行う
ことができ、正のパルス電圧の立ち上がりおよび立ち下
がり特性の良さがこのことでも保証される。
【００７６】また、第４のスイッチング部ＳＷ４と第２
のスイッチング部ＳＷ２とにおいて、第４のスイッチン
グ部ＳＷ４がオン、第２のスイッチング部ＳＷ２がオフ
状態になっているとき、それらのゲートにパルス信号が
入力すると、入力したパルスが立ち下がった瞬間に第４
のスイッチング部ＳＷ４がオフ、第２のスイッチング部
ＳＷ２がオンになる。このとき、コモン端子ＣＯＭから
負荷３ないしは昇圧トランス２、および第３のスイッチ
ング部ＳＷ３を通って負電圧発生回路１１に電流が流れ
るので、立ち下がりの良い負の電圧が負荷Ｒに印加され
る。次に、第４のスイッチング部ＳＷ４へのゲートパル
スが立ち上がり、第２のスイッチング部ＳＷ２へのゲー
トパルスが立ち下がると、第４のスイッチング部ＳＷ４
がオン、第２のスイッチング部ＳＷ２がオフとなり、負
荷３側の負の残留電荷分が、昇圧トランス２を経て、こ
のときオンとなっている第３のスイッチング部ＳＷ３お
よび第４のスイッチング部ＳＷ４を通ってコモン端子Ｃ
ＯＭへディスチャージされる。従って、入力（ゲート）
パルス幅に比例した立ち上がりおよび立ち下がり特性の
良い負のパルス電圧が負荷３に加わることになる。この
場合、第２のスイッチング部ＳＷ２の各ＦＥＴ３０
Ｄ1 ，３０Ｄ2 へのゲートパルス信号ｍは、第３のスイ
ッチング部ＳＷ３の各ＦＥＴ３０Ｃ1 ，３０Ｃ2 へのゲ
ートパルス信号ｎよりもパルス幅が前後両方に長いの
で、第３および第２のスイッチング部ＳＷ４およびＳＷ
２のスイッチングを確実かつ高速に行うことができ、負
のパルス電圧の立ち上がりおよび立ち下がり特性の良さ
がこのことでも保証される。
のスイッチング部ＳＷ２とにおいて、第４のスイッチン
グ部ＳＷ４がオン、第２のスイッチング部ＳＷ２がオフ
状態になっているとき、それらのゲートにパルス信号が
入力すると、入力したパルスが立ち下がった瞬間に第４
のスイッチング部ＳＷ４がオフ、第２のスイッチング部
ＳＷ２がオンになる。このとき、コモン端子ＣＯＭから
負荷３ないしは昇圧トランス２、および第３のスイッチ
ング部ＳＷ３を通って負電圧発生回路１１に電流が流れ
るので、立ち下がりの良い負の電圧が負荷Ｒに印加され
る。次に、第４のスイッチング部ＳＷ４へのゲートパル
スが立ち上がり、第２のスイッチング部ＳＷ２へのゲー
トパルスが立ち下がると、第４のスイッチング部ＳＷ４
がオン、第２のスイッチング部ＳＷ２がオフとなり、負
荷３側の負の残留電荷分が、昇圧トランス２を経て、こ
のときオンとなっている第３のスイッチング部ＳＷ３お
よび第４のスイッチング部ＳＷ４を通ってコモン端子Ｃ
ＯＭへディスチャージされる。従って、入力（ゲート）
パルス幅に比例した立ち上がりおよび立ち下がり特性の
良い負のパルス電圧が負荷３に加わることになる。この
場合、第２のスイッチング部ＳＷ２の各ＦＥＴ３０
Ｄ1 ，３０Ｄ2 へのゲートパルス信号ｍは、第３のスイ
ッチング部ＳＷ３の各ＦＥＴ３０Ｃ1 ，３０Ｃ2 へのゲ
ートパルス信号ｎよりもパルス幅が前後両方に長いの
で、第３および第２のスイッチング部ＳＷ４およびＳＷ
２のスイッチングを確実かつ高速に行うことができ、負
のパルス電圧の立ち上がりおよび立ち下がり特性の良さ
がこのことでも保証される。
【００７７】なお、以上の例では、第１〜第４のスイッ
チング部ＳＷ１〜ＳＷ４の各２個のＦＥＴの全てについ
て、動作安定の目的もあってダイオードをそれぞれ並列
接続したが、負荷のディスチャージをダイオードを介し
て行う場合のみ、ダイオードは実質的に必要であるで、
それ以外の場合にはダイオードは省略することができ
る。また、各スイッチング部ＳＷ１〜ＳＷ４を構成する
各２個ずつの半導体スイッチング素子は、ＦＥＴのほ
か、他の半導体スイッチング素子、例えばＩＧＢＴ（絶
縁ゲート型バイポーラトランジスタ）を使用しても、同
等の効果を奏することができる。更に、本発明は除電器
用の電源に限らず、他の正負の高電圧を必要とする機
器、例えば正負のコロナ放電によってプラスチックフィ
ルム等の絶縁物を改質するコロナ放電処理装置や、プラ
ズマ発生装置等の電源としても好適に使用することがで
きる。
チング部ＳＷ１〜ＳＷ４の各２個のＦＥＴの全てについ
て、動作安定の目的もあってダイオードをそれぞれ並列
接続したが、負荷のディスチャージをダイオードを介し
て行う場合のみ、ダイオードは実質的に必要であるで、
それ以外の場合にはダイオードは省略することができ
る。また、各スイッチング部ＳＷ１〜ＳＷ４を構成する
各２個ずつの半導体スイッチング素子は、ＦＥＴのほ
か、他の半導体スイッチング素子、例えばＩＧＢＴ（絶
縁ゲート型バイポーラトランジスタ）を使用しても、同
等の効果を奏することができる。更に、本発明は除電器
用の電源に限らず、他の正負の高電圧を必要とする機
器、例えば正負のコロナ放電によってプラスチックフィ
ルム等の絶縁物を改質するコロナ放電処理装置や、プラ
ズマ発生装置等の電源としても好適に使用することがで
きる。
【００７８】
【発明の効果】以上のように、本発明によれば、両方向
性の半導体スイッチング素子を用いる場合には３個のス
イッチング部、片方向性の半導体スイッチング素子を用
いる場合には４個のスイッチング部を、それぞれ複数の
半導体スイッチング素子を直列接続することによって構
成し、その各スイッチング部によりスイッチングインバ
ータ回路を形成し、正および負の直流電圧発生部からの
出力電圧をスイッチングするとともに、これにより生成
された適宜の電圧の正負のパルス信号を、昇圧トランス
を介して負荷に印加するように構成し、更に、スイッチ
ングインバータ回路の各スイッチング部は負荷のチャー
ジを昇圧トランスを介して逃がすように動作するように
構成しているから、スイッチング部に印加する電圧を高
くすることなく、従ってスイッチング部を構成する半導
体素子の直列接続数を２個ないしは３個程度の少数とし
ても、耐圧に余裕を持たせることができ、素子の破壊の
恐れが少なく、しかも負荷には高圧の正負パルス電圧を
印加することのできる実用回路を得ることができる。し
かも、各スイッチング部は複数の半導体素子を直列接続
して構成して、ある程度高い電圧、例えば１０００Ｖ〜
４０００Ｖ等の電圧を印加するから、昇圧トランスによ
る昇圧倍率を特に大きくする必要がなく、従ってこの昇
圧トランスの線抵抗や２次インダクタンス、更には浮遊
容量の増大に起因する、負荷への印加電圧波形の立ち上
がりおよび立ち下がり部分での悪化も生じることがな
い。
性の半導体スイッチング素子を用いる場合には３個のス
イッチング部、片方向性の半導体スイッチング素子を用
いる場合には４個のスイッチング部を、それぞれ複数の
半導体スイッチング素子を直列接続することによって構
成し、その各スイッチング部によりスイッチングインバ
ータ回路を形成し、正および負の直流電圧発生部からの
出力電圧をスイッチングするとともに、これにより生成
された適宜の電圧の正負のパルス信号を、昇圧トランス
を介して負荷に印加するように構成し、更に、スイッチ
ングインバータ回路の各スイッチング部は負荷のチャー
ジを昇圧トランスを介して逃がすように動作するように
構成しているから、スイッチング部に印加する電圧を高
くすることなく、従ってスイッチング部を構成する半導
体素子の直列接続数を２個ないしは３個程度の少数とし
ても、耐圧に余裕を持たせることができ、素子の破壊の
恐れが少なく、しかも負荷には高圧の正負パルス電圧を
印加することのできる実用回路を得ることができる。し
かも、各スイッチング部は複数の半導体素子を直列接続
して構成して、ある程度高い電圧、例えば１０００Ｖ〜
４０００Ｖ等の電圧を印加するから、昇圧トランスによ
る昇圧倍率を特に大きくする必要がなく、従ってこの昇
圧トランスの線抵抗や２次インダクタンス、更には浮遊
容量の増大に起因する、負荷への印加電圧波形の立ち上
がりおよび立ち下がり部分での悪化も生じることがな
い。
【００７９】ここで、各スイッチング部に、半導体スイ
ッチング素子を２個または３個直列接続したものを用
い、そこに１０００〜４０００Ｖ程度の電圧を印加して
スイッチングを行わせるとともに、昇圧トランスの昇圧
倍率を５〜２０倍程度とすると、負荷に対して±１０ｋ
Ｖ程度の正負高圧パルスを印加する場合に、立ち上がり
／立ち下がりが特性が良好な実用的な回路が得られる。
ッチング素子を２個または３個直列接続したものを用
い、そこに１０００〜４０００Ｖ程度の電圧を印加して
スイッチングを行わせるとともに、昇圧トランスの昇圧
倍率を５〜２０倍程度とすると、負荷に対して±１０ｋ
Ｖ程度の正負高圧パルスを印加する場合に、立ち上がり
／立ち下がりが特性が良好な実用的な回路が得られる。
【図１】請求項１に係る発明の構成例を示す等価回路図
【図２】請求項２に係る発明の実施の形態の等価回路図
【図３】その各スイッチング部ＳＷ１〜ＳＷ４の実際の
構成を示す回路図
構成を示す回路図
【図４】図２の回路のオン・オフ動作を示すタイミング
チャート
チャート
【図５】図２の回路において負荷に正電圧が印加される
ときの回路の動作説明図
ときの回路の動作説明図
【図６】図５の状態の後に負荷の正電荷がディスチャー
ジされるときの回路の動作説明図
ジされるときの回路の動作説明図
【図７】図６の状態の後に負荷に負電圧が印加されると
きの回路の動作説明図
きの回路の動作説明図
【図８】図７の状態の後に負荷の負電荷がディスチャー
ジされるときの回路の動作説明図
ジされるときの回路の動作説明図
【図９】図２の回路を図４の例とは別の動作で駆動する
場合の例を示すタイミングチャート
場合の例を示すタイミングチャート
【図１０】図９のタイミングチャートによる回路の初期
状態の説明図
状態の説明図
【図１１】図１０の状態の後、負荷に正電圧が印加され
るときの回路の動作説明図
るときの回路の動作説明図
【図１２】図１１の状態の後に負荷の正電荷がディスチ
ャージされるときの回路の動作説明図
ャージされるときの回路の動作説明図
【図１３】図１２の状態の後に負荷に負電圧が印加され
るときの回路の動作説明図
るときの回路の動作説明図
【図１４】図１３の状態の後に負荷の負電荷がディスチ
ャージされるときの回路の動作説明図
ャージされるときの回路の動作説明図
【図１５】図２の回路を上記各例とは別の動作で駆動す
る場合の例を示すタイミングチャート
る場合の例を示すタイミングチャート
【図１６】図１５のタイミングチャートによる回路の初
期状態の説明図
期状態の説明図
【図１７】図１６状態の後、負荷に正電圧が印加される
ときの回路の動作説明図
ときの回路の動作説明図
【図１８】図１７の状態の後に負荷の正電荷がディスチ
ャージされるときの回路の動作説明図
ャージされるときの回路の動作説明図
【図１９】図１８の状態の後に負荷に負電圧が印加され
るときの回路の動作説明図
るときの回路の動作説明図
【図２０】図１９の状態の後に負荷の負電荷がディスチ
ャージされるときの回路の動作説明図
ャージされるときの回路の動作説明図
【図２１】請求項３に係る発明の実施の形態の等価回路
図
図
【図２２】図２１の状態の後、負荷に正電圧が印加され
るときの回路の動作説明図
るときの回路の動作説明図
【図２３】図２２の状態の後に負荷の正電荷がディスチ
ャージされるときの回路の動作説明図
ャージされるときの回路の動作説明図
【図２４】図２３の状態の後に負荷に負電圧が印加され
るときの回路の動作説明図
るときの回路の動作説明図
【図２５】図２４の状態の後に負荷の負電荷がディスチ
ャージされるときの回路の動作説明図
ャージされるときの回路の動作説明図
【図２６】図２１の回路を先の例とは別の動作で駆動す
る場合の例を示すタイミングチャート
る場合の例を示すタイミングチャート
【図２７】図２６のタイミングチャートによる回路の初
期状態の説明図
期状態の説明図
【図２８】図２７の状態の後、負荷に正電圧が印加され
るときの回路の動作説明図
るときの回路の動作説明図
【図２９】図２８の状態の後に負荷の正電荷がディスチ
ャージされるときの回路の動作説明図
ャージされるときの回路の動作説明図
【図３０】図２９の状態の後に負荷に負電圧が印加され
るときの回路の動作説明図
るときの回路の動作説明図
【図３１】図３０の状態の後に負荷の負電荷がディスチ
ャージされるときの回路の動作説明図
ャージされるときの回路の動作説明図
【図３２】図２１の回路を先の各例とは更に別の動作で
駆動する場合の例を示すタイミングチャート
駆動する場合の例を示すタイミングチャート
【図３３】図３２のタイミングチャートによる回路の初
期状態の説明図
期状態の説明図
【図３４】図３３の状態の後、負荷に正電圧が印加され
るときの回路の動作説明図
るときの回路の動作説明図
【図３５】図３４の状態の後に負荷の正電荷がディスチ
ャージされるときの回路の動作説明図
ャージされるときの回路の動作説明図
【図３６】図３５の状態の後に負荷に負電圧が印加され
るときの回路の動作説明図
るときの回路の動作説明図
【図３７】図３６の状態の後に負荷の負電荷がディスチ
ャージされるときの回路の動作説明図
ャージされるときの回路の動作説明図
【図３８】本発明の正負パルス式高電圧電源の実施の形
態の全体の概要構成例を示すブロック図
態の全体の概要構成例を示すブロック図
【図３９】そのスイッチングインバータ回路１とドライ
ブ回路２４の詳細例を示す回路図
ブ回路２４の詳細例を示す回路図
【図４０】図３９の回路の各部における信号波形を示す
タイミングチャート
タイミングチャート
【図４１】パルス幅スイッチ方式や位相制御方式による
パルス波形の例の説明図
パルス波形の例の説明図
【図４２】本発明により生成しようとするパルス波形の
例の説明図
例の説明図
【図４３】負荷に印加しようとする高圧パルスを、多数
の半導体スイッチング素子を直列結合してスイッチング
部を形成する場合の例の説明図
の半導体スイッチング素子を直列結合してスイッチング
部を形成する場合の例の説明図
【図４４】図４２の回路によるスイッチング動作時に素
子破壊に至る場合の例の説明図
子破壊に至る場合の例の説明図
【図４５】昇圧トランスにより、インバータ回路と昇圧
トランスを組み合わせたときの回路全体としての等価回
路図
トランスを組み合わせたときの回路全体としての等価回
路図
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４ スイッチング部
Ｄ１，Ｄ２，Ｄ３，Ｄ４ ダイオード
Ｔ 昇圧トランス
Ｒ 負荷
＋Ｅ 正極性の直流電源
−Ｅ 負極性の直流電源
１ スイッチングインバータ回路
２ 昇圧トランス
３ 負荷（電極）
４ 正電圧調整部
５ 負電圧調整部
６ 周波数調整部
７ パルス幅調整部
８ 変調部
３０Ａ1 ，３０Ａ2 ，３０Ｂ1 ，３０Ｂ2 ，３０Ｃ1 ，
３０Ｃ2 ，３０Ｄ1 ，３０Ｄ2 ＦＥＴ ３１Ａ1 ，３１Ａ2 ，３１Ｂ1 ，３１Ｂ2 ，３１Ｃ1 ，
３０Ｃ2 ，３１Ｄ1 ，３１Ｄ2 ダイオード
３０Ｃ2 ，３０Ｄ1 ，３０Ｄ2 ＦＥＴ ３１Ａ1 ，３１Ａ2 ，３１Ｂ1 ，３１Ｂ2 ，３１Ｃ1 ，
３０Ｃ2 ，３１Ｄ1 ，３１Ｄ2 ダイオード
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−332353（ＪＰ，Ａ)
特開 平４−8175（ＪＰ，Ａ)
実開 昭59−72889（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 7/538
Claims (6)
- 【請求項１】 正の直流電圧を発生する正電圧発生部
と、負の直流電圧を発生する負電圧発生部と、複数の半
導体スイッチング素子を直列接続してなる第１、第２お
よび第３のスイッチング部と、前記第１、第２および第
３のスイッチング部の半導体スイッチング素子を各スイ
ッチング部ごとに同時にオン・オフさせるドライブ回路
と、パルス電圧信号を昇圧する昇圧トランスを有し、前
記正電圧発生部とコモン端子との間に第１および第３の
スイッチング部を直列接続し、第１のスイッチング部と
第３のスイッチング部との接続点を昇圧トランスの１次
側に接続し、かつ、その昇圧トランスの２次側を負荷に
接続して、第１のスイッチング部がオンになったとき前
記正電圧発生部の正電圧が昇圧トランスで昇圧されたう
えで負荷に印加され、また前記負電圧発生部と昇圧トラ
ンスの１次側との間に第２のスイッチング部を接続し
て、この第２のスイッチング部がオンになったときに負
電圧発生部の負電圧が昇圧トランスで昇圧されたうえで
負荷に印加されるようにし、第１のスイッチング部をオ
ンにして負荷に正電圧が印加された後、負荷にチャージ
された正の電荷が、昇圧トランスおよび第３のスイッチ
ング部を介してコモン端子に至る回路によってディスチ
ャージされ、次に、前記第２のスイッチング部をオンに
して負荷に負電圧が印加された後、負荷にチャージされ
た負の電荷が、コモン端子から第３のスイッチング部を
介して昇圧トランスに至る回路によってディスチャージ
されるよう、各スイッチング部内の半導体スイッチング
素子を周期的にオン・オフすることを特徴とする正負パ
ルス式高電圧電源。 - 【請求項２】 正の直流電圧を発生する正電圧発生部
と、負の直流電圧を発生する負電圧発生部と、それぞれ
複数の半導体スイッチング素子を直列接続してなる第
１、第２、第３および第４のスイッチング部と、前記第
１、第２、第３および第４のスイッチング部の半導体ス
イッチング素子を各スイッチング部ごとに同時にオン・
オフさせるドライブ回路と、パルス電圧信号を昇圧する
昇圧トランスを有し、前記正電圧発生部とコモン端子と
の間に第１、第３および第４のスイッチング部を直列接
続し、第１のスイッチング部と第３のスイッチング部と
の接続点を昇圧トランスの１次側に接続し、かつ、その
昇圧トランスの２次側を負荷に接続して、第１のスイッ
チング部がオンになったとき前記正電圧発生部の正電圧
が昇圧トランスで昇圧されたうえで負荷に印加され、ま
た前記負電圧発生部と昇圧トランスの１次側との間に第
２のスイッチング部を接続して、この第２のスイッチン
グ部がオンになったときに負電圧発生部の負電圧が昇圧
トランスで昇圧されたうえで負荷に印加されるように
し、第１のスイッチング部をオンにして負荷に正電圧が
印加された後、負荷にチャージされた正の電荷が、昇圧
トランスおよび第３、第４のスイッチング部またはこれ
らに並列接続されたダイオードを介してコモン端子に至
る回路によってディスチャージされ、次に、前記第２の
スイッチング部をオンにして負荷に負電圧が印加された
後、負荷にチャージされた負の電荷が、コモン端子から
第４、第３のスイッチング部またはこれらに並列接続さ
れたダイオードを介して昇圧トランスに至る回路によっ
てディスチャージされるよう、各スイッチング部内の半
導体スイッチング素子を周期的にオン・オフすることを
特徴とする正負パルス式高電圧電源。 - 【請求項３】 正の直流電圧を発生する正電圧発生部
と、負の直流電圧を発生する負電圧発生部と、それぞれ
複数の半導体スイッチング素子を直列接続してなる第
１、第２、第３および第４のスイッチング部と、前記第
１、第２、第３および第４のスイッチング部の半導体ス
イッチング素子を各スイッチング部ごとに同時にオン・
オフさせるドライブ回路と、パルス電圧信号を昇圧する
昇圧トランスを有し、前記正電圧発生部とコモン端子と
の間に第１、第３および第４のスイッチング部を直列接
続し、第１のスイッチング部と第３のスイッチング部と
の接続点に昇圧トランスの１次側に接続し、かつ、その
昇圧トランスの２次側を負荷に接続して、第１のスイッ
チング部がオンになったとき前記正電圧発生部の正電圧
が昇圧トランスで昇圧されたうえで負荷に印加され、ま
た第３のスイッチング部と第４のスイッチング部との接
続点と前記負電圧発生部との間に第２のスイッチング部
を接続して、第３および第２のスイッチング部がオンに
なったとき負電圧発生部の負電圧が昇圧トランスで昇圧
されたうえで負荷に印加されるようにし、第１のスイッ
チング部をオンにして負荷に正電圧が印加された後、負
荷にチャージされた正の電荷が、昇圧トランスおよび第
３、第４のスイッチング部またはこれらに並列接続され
たダイオードを介してコモン端子に至る回路によってア
ースにディスチャージされ、次に、前記第３および第２
のスイッチング部をオンにして負荷に負電圧が印加され
た後、負荷にチャージされた負の電荷が、コモン端子か
ら第４、第３のスイッチング部またはこれらに並列接続
されたダイオードを介して昇圧トランスに至る回路によ
ってディスチャージされるように、各スイッチング部内
の半導体スイッチング素子を周期的にオン・オフするこ
とを特徴とする正負パルス式高電圧電源。 - 【請求項４】 請求項１における第１〜第３のスイッチ
ング部、または、請求項２または３の第１〜第４スイッ
チング部が、それぞれ２つまたは３つの半導体スイッチ
ング素子を直列接続して構成されていることを特徴とす
る、請求項１，２または３に記載の正負パルス式高電圧
電源。 - 【請求項５】 正電圧発生部および負電圧発生部の発生
電圧が、それぞれ＋１０００Ｖ〜＋４０００Ｖおよび−
１０００Ｖ〜−４０００Ｖの範囲にあることを特徴とす
る、請求項１，２，３または４に記載の正負パルス式高
電圧電源。 - 【請求項６】 昇圧トランスによる昇圧倍率が、５〜２
０倍であることを特徴とする、請求項１，２，３，４ま
たは５に記載の正負パルス式高電圧電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10952597A JP3445721B2 (ja) | 1997-04-25 | 1997-04-25 | 正負パルス式高電圧電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10952597A JP3445721B2 (ja) | 1997-04-25 | 1997-04-25 | 正負パルス式高電圧電源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10304681A JPH10304681A (ja) | 1998-11-13 |
| JP3445721B2 true JP3445721B2 (ja) | 2003-09-08 |
Family
ID=14512477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10952597A Expired - Lifetime JP3445721B2 (ja) | 1997-04-25 | 1997-04-25 | 正負パルス式高電圧電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3445721B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3952695B2 (ja) * | 2000-05-26 | 2007-08-01 | 学校法人金沢工業大学 | 高分子化合物製容器の表面改質方法とその装置 |
-
1997
- 1997-04-25 JP JP10952597A patent/JP3445721B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10304681A (ja) | 1998-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5982104A (en) | Driver for capacitive light-emitting device with degradation compensated brightness control | |
| US5399908A (en) | Apparatus and method for forced sharing of parallel MOSFET switching losses | |
| US5663647A (en) | Switching gradient amplifier with adjustable DC bus voltage | |
| JPH0864368A (ja) | エレクトロルミネッセントランプ用のインバータ | |
| US11949328B2 (en) | Bootstrap pre-charge circuit in totem-pole power factor correction converter | |
| KR940006330A (ko) | 직류전압을 정, 영, 부전압의 3개의 전위를 가진 교류상전압으로 변환하는 전력변환기의 제어장치 및 그를 이용한 전기차의 제어장치 | |
| JP3581809B2 (ja) | インバータ | |
| JPH08111635A (ja) | 半導体スイッチの制御回路 | |
| US7471532B1 (en) | Electric circuit, in particular for a medium-voltage power converter | |
| JP3445721B2 (ja) | 正負パルス式高電圧電源 | |
| US6563275B2 (en) | Discharge lamp lighting circuit | |
| JPH10105113A (ja) | 容量性負荷の駆動方法及び回路 | |
| JP3303573B2 (ja) | パルス電源装置 | |
| JPH09172787A (ja) | 正負パルス式高電圧電源 | |
| US6707261B2 (en) | Discharge lamp lighting circuit | |
| JP4098494B2 (ja) | スイッチング電源装置 | |
| GB2109184A (en) | Controlling conduction of semiconductor device | |
| JP4544718B2 (ja) | 放電灯点灯装置 | |
| US5508652A (en) | Transistor switching circuit | |
| JP2958683B2 (ja) | パルス式交流高電圧電源 | |
| JPH0318118A (ja) | Ｍｏｓｆｅｔのドライブ回路 | |
| JP3281834B2 (ja) | ゲート駆動回路 | |
| US20060256596A1 (en) | Dc/dc-rectifier with reduced losses | |
| JP3295818B2 (ja) | 放電灯点灯装置 | |
| JPH09135566A (ja) | 半導体スイッチング素子のゲート駆動装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080627 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100627 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130627 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |