JP3441472B2 - 電流切換え装置及び可調整遅延回路 - Google Patents

電流切換え装置及び可調整遅延回路

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JP3441472B2
JP3441472B2 JP24633592A JP24633592A JP3441472B2 JP 3441472 B2 JP3441472 B2 JP 3441472B2 JP 24633592 A JP24633592 A JP 24633592A JP 24633592 A JP24633592 A JP 24633592A JP 3441472 B2 JP3441472 B2 JP 3441472B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、高速度の電流切換え回
路に関し、更に詳しくは、入力セットが一定の固定サン
プリング速度で駆動され、該一定の固定サンプリング速
度を維持しながらも、ツリーの有効サンプリング周波数
を低くするための手段を有するカスケードされたスイッ
チ回路のセット(グループ)を備える電流スイッチツリ
ーに関する。
【0002】
【従来の技術】高速度の電流サンプリング回路は、順次
カスケードされるスイッチ回路のセットから成るスイッ
チツリーとして構成され、後段の各セットはより低い周
波数を有するサンプリングパルスの供給を受ける。この
スイッチツリーは、前述の高速度で生成される各サンプ
ルを比較的低い速度で処理可能とする一方、高い周波数
成分を有する入力信号を満足できる速度でサンプリング
することを可能にする。従って、電流サンプルは約1G
Hzのオーダーでの生成が可能であるが、そのような各
サンプルは、一時的に蓄えられ、次に、安価なアナログ
−デジタル変換器の充分に作動能力範囲内にある比較的
低い速度でデジタル化される。
【0003】そのような高速度スイッチ回路の正確な作
動は、かなりな程度に、スイッチツリー内の各セットに
供給されるサンプリングパルスを生成するのに使用され
るクロック発生器の安定性に依存する。水晶発振器は、
高い繰返し率のもとで一定の安定な周波数を示すので、
典型的には、水晶発振器が基準クロック源として使用さ
れる。通常、回路の構成要素は、飽和することなく、ま
た高い動作速度においてもドリフト、遅延及び位相シフ
トを受けることなく、素速く且つ正確に開閉する能力を
基礎として選択される。従って、良好な回路設計では、
回路の種々の容量性の構成要素が使用されるように考慮
される。そのような回路の集積回路としての組立ては、
高い作動速度での有害な影響を最小にするが、最適の回
路設計は、それにも拘らず、スイッチツリーが駆動され
る特定の作動速度が前提条件となる。
【0004】従って、高価で高速度のスイッチツリーを
低い速度で作動させることは、回路設計が基礎としてい
る設計根拠のために決して容易なことではないと判明し
ている。即ち、もし、スイッチツリーにサンプリングパ
ルスを供給するのに通常使用される水晶発振器が、低い
繰返し率を示す発振器に置き換えられる場合には、最適
の性能よりも低いものしか得られない。同様に、もし、
前述の水晶発振器により生成される、通常は高い繰返し
率のクロック信号が従来の周波数分割器、プログラマブ
ル分周器のようなものによって分割されるならば、高い
作動速度のために設計されたスイッチツリーは満足に作
動しないことも有り得る。
【0005】夫々が異なる周波数の1つで作動するよう
に設計された別々のスイッチツリーが、夫々に異なる周
波数での使用のために購入できるものの、別々の作動速
度で使用するために数個のスイッチツリーを備蓄するこ
とは、冗長であり、高価でもある。従って、サンプリン
グツリーが使用される作動速度の如何に拘らず、性能或
いは作動特性を犠牲にすることなく、種々の異なる有効
サンプリング速度で作動可能なスイッチツリーを提供す
る必要がある。
【0006】
【発明が解決しようとする課題】前述のスイッチツリー
のサンプリング速度を増加させるために、夫々が同じサ
ンプリング速度でしかし夫々に異なる位相で作動可能な
スイッチツリーの複数の相にサンプリングすべき入力信
号を供給することが提案されている。例えば、もしサン
プリングツリーで3つの相が使用され、各相の入力セッ
トがサンプリング速度fs で駆動されるならば、これら
3つの相に供給される入力信号は、有効サンプリング周
波数3fs でサンプリングされる。しかし、もし入力信
号が過渡電流のような極めて高い周波数成分を示す場合
には特に、これらスイッチツリーに供給されるサンプリ
ングクロックパルスの各位相を厳密なリミット内に維持
することが重要となる。例えば、3つの相のスイッチツ
リーが使用される前記例の場合には、サンプリングクロ
ックパルスは夫々の相に対して0度、120度、240
度で供給されなければならない。しかし、サンプリング
クロックパルスによって示される極めて高いサンプリン
グ周波数で正確な位相調整を行うことは困難である。
【0007】従って、本発明の目的は、前述の不利益及
び欠点を克服する改良された高速度サンプリング回路を
提供することである。
【0008】本発明の別の目的は、一定した安定な周波
数を示す入力サンプリングクロックが供給され且つスイ
ッチツリーの有効サンプリング周波数を低くするように
作動し、しかも入力サンプリングクロックの一定した安
定な周波数を維持するサンプルスキップ回路を含む、高
速度スイッチツリーを提供することである。
【0009】本発明の更に別の目的は、高い周波数で作
動するために設計され、しかもより低い有効サンプリン
グ速度で作動可能とし、これによって融通性及び有用性
を高めたスイッチツリーを提供することである。
【0010】
【課題を解決するための手段】本発明によれば、電流ス
イッチツリーは、入力セットが一定の高い周波数で駆動
され、各セットが夫々に異なる繰返し率の1つで夫々作
動する、順次カスケードされた電流サンプリング回路の
セットを備える。スイッチツリーの有効サンプリング速
度は、スイッチツリーの連続するレベル間に、例えば入
力レベルとその後段の中間レベルとの間に接続されるサ
ンプルスキップ回路により低くされる。サンプルスキッ
プ回路は、あるサンプルを通過させ且つ別のサンプルを
ブロックするように選択的に作動する。
【0011】本発明の1つの特徴として、配列回路は、
サンプルスキップ回路により送られるサンプルを、例え
ばサンプルが出力レベルの格納装置に結合される中間レ
ベル内の異なるスイッチ回路に送出し、格納装置に向け
られた或るサンプルがブロックされるときにも、出力レ
ベルの実質的に全ての格納装置が使用されることを確実
にするように作用する。
【0012】
【実施例】図面を参照して説明する。図1は本発明が直
ちに応用出来る高速度サンプリング装置の一実施例を示
す。図示された装置は、入力セット若しくはレベル12
と、サンプリング回路24、26、28、30、41、
43、45及び47を含む出力セット若しくはレベル
と、サンプリング回路20及び32から成る中間セット
若しくはレベルとを含む、複数のカスケードされたセッ
ト若しくはレベルを有する。これらセットは、サンプリ
ング「ツリー」の形で、入力セットから中間セット迄、
及び出力セット迄カスケードされることが示されてい
る。入力セット12は一対のスイッチ要素13及び14
から成る。一の実施例では、スイッチ要素はトランジス
タ装置から成り、図1に示されたように、そのようなト
ランジスタ装置は、例えばバイポーラトランジスタとす
ることが出来る。
【0013】入力サンプルは、供給されるサンプリング
信号に応答して、スイッチング装置を作動させることに
より得られる。特に、例えばトランジスタスイッチ14
のベース電極に供給されるサンプリングパルスのような
サンプリング信号は、そのエミッタ電極に供給される信
号をそのコレクタ電極に結合するように、このトランジ
スタスイッチを導通させる。スイッチング装置13及び
14は、同じサンプリング速度でしかし異なる夫々の位
相で操作され若しくは作動させられる。特に、このスイ
ッチング装置は交互に作動する。
【0014】入力セット12に供給されるサンプリング
パルスは、例えば1000MHzのオーダーの安定な高
周波数クロックパルスを生成し得るクロック源(図示せ
ず)から得られる。例えばフリップフロップ回路から構
成される周波数分割器16は、クロック源に接続されク
ロックパルスの周波数を係数2で分周する機能を有す
る。従来と同様に、フリップフロップ回路16は、一対
の出力Q及びQ* (トップバー付きQを表すものとす
る。以下同様)を含み、これら出力は例えば500MH
zのサンプリングパルスを正逆相で供給する。フリップ
フロップ回路16は、1段のシフトレジスタと考えるこ
とも出来る。
【0015】図示の実施例では、サンプリング回路20
は、夫々4つのスイッチング装置20−1、20−2、
20−3、20−4から成る。所望のいかなる数のスイ
ッチング装置も使用可能であるが、ここでは、サンプリ
ング回路20内に4つのスイッチング装置を利用するこ
とが好ましい。これらスイッチング装置は、前述のスイ
ッチング装置13及び14と同様とすることができ、こ
こで記述される実施例では、スイッチング装置20−1
〜20−4はトランジスタ要素として略図的に表されて
いる。サンプリング回路20の入力は、スイッチング装
置20−1、20−2、20−3、20−4の共通接続
された入力、若しくはエミッタ電極から成る。図示のご
とく、この入力は、サンプリング回路の入力セット12
内に含まれるスイッチング装置14の出力、若しくはコ
レクタ電極に接続される。同様に、サンプリング回路3
2の入力は、スイッチング装置13の出力若しくはコレ
クタ電極に接続された共通接続のエミッタ電極から成
る。
【0016】サンプルパルス電源18及び19の夫々
は、フリップフロップ回路16により生成されたサンプ
ルパルスを受け取ることが出来る複数段のシフトレジス
タから成り、その各ステージからパルスを伝播する。シ
フトレジスタ18の各ステージはスイッチング装置20
−1、20−2、20−3、20−4の対応する制御端
子若しくはベース電極に接続されている。同様に、シフ
トレジスタ19の各ステージは、サンプリング回路32
内に含まれるスイッチング装置の対応する制御端子に接
続されている。従って、フリップフロップ回路16から
供給される各サンプリングパルスに応答して、パルスが
シフトレジスタ18内でステージからステージにシフト
されるときに、サンプリング回路20内に含まれた後段
のスイッチング装置の1つが順次作動する、つまり導通
状態になる。一のスイッチング装置が作動するときに、
その入力に供給された信号、即ち各スイッチング装置の
共通接続された入力に供給された信号は、その作動させ
られた一のスイッチング装置の出力に切り換えられ、若
しくは移される。
【0017】サンプリング回路20内に含まれる各スイ
ッチング装置の出力は、出力セット若しくはレベルに含
まれた対応するサンプリング回路の入力に接続されてい
る。同様に、サンプリング回路32の各出力は、出力セ
ット若しくはレベルに含まれた対応するサンプリング回
路の入力に接続されている。
【0018】スイッチング装置24−1〜24−8の制
御端子若しくはベース電極は、サンプリングパルスの供
給源22に接続されている。好ましくは、供給源22は
シフトレジスタ18の所定のステージに入力が接続され
た複数段のシフトレジスタから構成される。図示の実施
例では、シフトレジスタ22の入力はシフトレジスタ1
8の第一ステージに接続されている。シフトレジスタ1
8の第一ステージで生成された各サンプリングパルスに
応答して、シフトレジスタ22はその中の第一ステージ
から隣接する次のステージにパルスを伝播する。シフト
レジスタ22の複数のステージは、スイッチング装置2
4−1〜24−8の対応する制御端子に接続され、シフ
トレジスタを通るパルスの伝播若しくはシフトに応答し
て、これらスイッチング装置を順次に作動させ若しくは
導通させる。
【0019】同様にして、サンプリング回路26内に含
まれたスイッチング装置の制御端子は、入力が、例えば
シフトレジスタ18の第二ステージに接続されたシフト
レジスタ23の対応するステージに接続されている。同
様に、サンプリング回路28内に含まれたスイッチング
装置の制御端子は、シフトレジスタ18の第三ステージ
に入力が接続されたシフトレジスタ25の対応するステ
ージに接続されている。最後に、サンプリング回路30
に含まれたスイッチング装置の制御端子は、シフトレジ
スタ18の第四出力に入力が接続された更に別のシフト
レジスタ27の対応するステージに接続されている。シ
フトレジスタ19の対応するステージは、サンプリング
回路41、43、45及び47に夫々ステージが接続さ
れた同様なシフトレジスタ31、33、35及び37に
接続されている。
【0020】図1に示された実施例では、出力セット若
しくはレベルに含まれた各サンプリング回路24、2
6、・・・は、対応するA/D変換器に接続されてい
る。好ましくは、各A/D変換器は、TRW INC.
等から利用可能ないわゆる「フラッシュ」コンバータで
ある。当業者に知られているように、フラッシュコンバ
ータは、速い読出し率若しくは繰返し率で信号サンプル
レベルを対応するデジタル信号に変換するのに適してい
る。A/D変換器401 、402 、403 、404、4
5 、406 、407 及び408 は、共通の出力に接続
された出力端子を有する。A/D変換器により生成され
たデジタル信号が、共通接続された出力端子で干渉を生
ずることのないように、この共通の入力に所定の順序で
供給されることが理解できる。例えば、まず、出力端子
241 で供給されるサンプルに応答してA/D変換器4
1 で生成されたデジタル化された信号サンプルが読み
出され、次に、出力端子411 で供給されるサンプルに
応答して生成されるデジタル化された信号サンプルのA
/D変換器405 の読出しが行われる。次に、出力端子
261 で供給されるサンプルに応答してA/D変換器4
2 により生成されるデジタル化されたサンプルが読み
出され、引続き、出力端子431 で供給されるサンプル
に応答してA/D変換器406 により生成されるデジタ
ル化されたサンプルの読出しが行われる。
【0021】サンプリング回路12の入力セット若しく
はレベルに入力電流を供給することが好ましい。これ
は、電流はバイポーラ若しくはMOSトランジスタのよ
うなスイッチングトランジスタによって容易に高速度で
切り換えられるからである。更に、電流サンプルは、キ
ャパシタのような簡単な貯蔵素子上で比較的長い時間蓄
えることが出来る。もし電流サンプルが、短時間Δtの
間に貯蔵キャパシタに切り換えられ若しくは進められる
と、そのキャパシタに蓄積される電荷はその期間の平均
電流iの正確な尺度である: q=∫t1 t2idt=iΔt 従って、蓄積される電荷は電流波形のサンプルである。
時間間隔Δtは例えば1nsec 或いはそれより極めて短
くでき、広い帯域を有する信号の正確なサンプリングを
可能とする。従って、電圧−電流変換器10がサンプリ
ング回路12の入力に接続される。この電圧−電流変換
器は、入力信号電圧を対応する電流に変換するのに適す
る。次に、作動するスイッチング装置の「列」に依存し
て、或いは導通してカスケードされるセット内を、入力
電流がスイッチング装置13、14の一方若しくは他方
を通過して流れ、次に中間セット若しくはレベル内に含
まれるスイッチング装置を通過し、出力セット若しくは
レベル内に含まれる1つのスイッチング装置に引き継が
れる。
【0022】図1に示された種々のスイッチング装置の
切換え動作を表すタイミング線図が図3A〜3Uに示さ
れる。図3Aは例えば1000MHzの速度でフリップ
フロップ回路16に供給されるクロックパルスを表す。
入力クロックパルスの周波数、若しくは繰返し率は安定
に生成可能な何れの所望の周波数とすることも出来る旨
が理解できる。フリップフロップ回路16、シフトレジ
スタ18及びシフトレジスタ22は夫々係数2で周波数
分割を行うので、入力クロック信号(図3A)の周波数
は、便宜のために、1024MHzのような2の整数倍
と出来る。
【0023】フリップフロップ回路16は、クロックパ
ルスの周波数を係数2で分割して正逆の交互の位相を有
するサンプリングパルスを生成するように作用する。図
3Bはフリップフロップ回路16の出力Qで生成される
サンプリングパルスを示す。出力Q* で生成されるサン
プリングパルスは、図3Bに示されたサンプリングパル
スに関して180度位相が異なることが理解されよう。
従って、トランジスタ14及び13は交互に作動させら
れ若しくは導通する。
【0024】図3Bに示されたサンプリングパルスは、
シフトレジスタ18に供給され、これをトリガしてこの
シフトレジスタの夫々のステージを通過してパルスを伝
播させる。図3C〜図3Fはそのような伝播を示し、シ
フトレジスタ18の第一ステージで供給されるパルス
(図3C)は、125MHzの周波数と、ここで位相が
0度とみなされる基準位相とを有することが理解されよ
う。図3Dに示されたサンプリングパルスは、シフトレ
ジスタ18の第二ステージで生成され、125MHzの
サンプリング周波数と、90度とみなされる位相とを有
することが見てとれる。図3Eに示されたサンプリング
パルスは、シフトレジスタ18の第三ステージで生成さ
れ、このサンプリングパルスは125MHzの周波数と
180度の位相とを有することが見てとれる。最後に、
図3Fに示されたサンプリングパルスは、シフトレジス
タ18の第四ステージにより生成され、125MHzの
周波数と270度の位相とを有する。図3C〜3Fに示
されたサンプルパルス信号の斜線部分は、対応するサン
プリングパルス(図3C〜3F)の夫々の期間中に、ス
イッチング装置20−1〜20−4を夫々通過して移送
される入力信号サンプルを表す。
【0025】スイッチング装置13は、図3Bに示され
たサンプルパルスの各サイクルの負となる半部分の期間
中にサンプルを生成することが、図3Bに示されたサン
プリングパルスから理解できる。シフトレジスタ19
は、サンプリングパルスの対応する位相を生成し、その
位相の2つは図3S及び3Tに示されている。図3Sに
示されたパルスの周波数は、図3Tに示されたパルスの
周波数同様、125MHzに等しく、シフトレジスタ1
8の各ステージで生成されたサンプリングパルスと同じ
周波数である。図3S及び3Tに示された各パルスの斜
線部分は、図3S及び3Tに示されたパルスの期間中
に、サンプリング回路32内に含まれるスイッチング装
置32−1及び32−2を通過して移送される入力信号
を表す。
【0026】シフトレジスタ22は図3Cに示されたパ
ルスに応答し、その複数ステージを経由してサンプリン
グパルスを伝播させる。その結果、夫々45度シフトす
る順次の位相が、図3G〜3Nに夫々示されたように、
シフトレジスタ22のステージの出力で供給される。
【0027】図3O及び3Pは、同様なシフトレジスタ
23からサンプリング回路26に供給されるサンプリン
グパルスの連続する2つの位相を表す。同様に、図3Q
及び3Rは、シフトレジスタ25により生成されサンプ
リング回路28に供給されるサンプリングパルスの連続
する2つの位相を表す。
【0028】サンプリング回路32の対応する出力が接
続されるサンプリング回路41、43、45及び47が
シフトレジスタ31、33、35及び37に夫々生成さ
れる対応する順次の位相により駆動されることが理解で
きる。図3Uは、シフトレジスタ31の第一ステージに
より生成されるこれら位相の1つを表す。
【0029】スイッチング装置13及び14の交互作動
が1000MHzの速度の入力信号をサンプルするのに
役立つことが理解される。図示された多段階の「ツリ
ー」のために、出力セット若しくはサンプリング回路の
出力レベルに含まれる各スイッチング装置、即ちサンプ
リング回路24、26、28・・・に含まれるスイッチ
ング装置は、約15MHzの速度で作動する。A/D変
換器はこの15MHzの速度での作動が可能であり、A
/D変換器は、組み合わさって1000MHzの入力サ
ンプリング速度でデジタル化されたサンプルを生成する
のに役立つ。従って、図1は、各サンプルが対応するデ
ジタル表示に変換される高速度サンプリング回路の一実
施例の回路的表示である。
【0030】図1に示された実施例では、サンプリング
回路の多段階ツリーは単極64投の電子スイッチと類似
の切換え回路であると考えられるかも知れない。しかし
これは当てはまらない。もし、例えば64個のトランジ
スタがそのエミッタ電極を共通に接続され、順次にサン
プリングされるべき入力信号を供給されたとしても、こ
こで記述される高いサンプリング速度での正確なサンプ
ルは得られない。これは、共通接続のエミッタで生ずる
大きなベース・エミッタ間容量は、個々のトランジスタ
が高いサンプリング速度で切換えられ若しくは作動させ
られることを妨げるからである。多くのトランジスタが
そのエミッタを共通に接続されるときには、トランジス
タの固有のベース・エミッタ間容量はより増加すること
が知られている。従って、共通に接続される多数の(例
えば64個の)トランジスタの場合には、その結果生ず
る共通接続のエミッタの大きな容量は、各トランジスタ
が高いサンプリングパルスに応答することを妨げる。
【0031】図2は高速度サンプリング回路の別の実施
例を示す。この実施例は、図1に示した前述の実施例と
多くの点で似ており、1つのICチップ上に組立てるこ
とが出来る。図2の実施例では、入力セット若しくはレ
ベルは図1の実施例の中間セットにより生成されるサン
プルを供給されることが出来る。図2の入力セットは1
つのサンプリング回路60から成るものとして示されて
おり、このサンプリング回路は、例えば16の個々のス
イッチング装置601 、602 、603 、・・・6016
から構成される。これらスイッチング装置は、図1の実
施例で採用された前述のスイッチング装置と同様であり
得る。
【0032】入力サンプリング回路に含まれる各スイッ
チング装置601 〜6016は、サンプリング回路の出力
セットに含まれる対応するサンプリング回路に接続され
る。簡略化のために、出力セットに含まれる唯2つのサ
ンプリング回路70及び80のみが図示されている。サ
ンプリング回路70は、例えば16の個々のスイッチン
グ装置701 、702 、・・・7016から成る。同様
に、サンプリング回路80は、16の個々のスイッチン
グ装置801 、802 、・・・8016から成る。図2に
示された各サンプリング回路に含まれるスイッチング装
置の数は、いかなる所望の数にもできることが理解され
よう。更には、入力サンプリング回路60に含まれるス
イッチング装置の数は、必ずしも、出力セットの各サン
プリング回路に含まれるスイッチング装置の数に等しい
必要はない。
【0033】各出力サンプリング回路70、80等は、
対応するシフトレジスタ72、82等と組み合わされ且
つ接続される。これらシフトレジスタは、同様な構造を
有し、例えばシフトレジスタ72は、16ステージのシ
フトレジスタから成り、各ステージは、対応するスイッ
チング装置701 〜7016の制御端子若しくはベース電
極に接続される。シフトレジスタ72の入力クロック端
子はシフトレジスタ62の所定のステージに接続され
る。従って、シフトレジスタ72は、シフトレジスタ6
2から供給されるサンプリングパルスの周波数を係数1
6で分割し、出力サンプリングパルスの各位相(0度、
22.5度、45度等)を生成するのに役立つ。従っ
て、スイッチング装置701 は1MHzの速度で、例え
ば0度の位相で作動し、スイッチング装置702 は例え
ば22.5度の位相で作動し、以下同様に作動する。
【0034】シフトレジスタ82もまた16ステージの
シフトレジスタであり、シフトレジスタ82の入力クロ
ック端子は、シフトレジスタ62の別の所定のステージ
に接続される。シフトレジスタ72及び82は異なる位
相のパルスが供給されるので、シフトレジスタ72及び
82により生成されるサンプリングパルスもまた相互に
異なる位相を有することが理解される。
【0035】好ましくは、各出力サンプリング回路7
0、80等の複数の出力は、即ちそのようなサンプリン
グ回路に含まれる各スイッチング装置の出力は、一時記
憶装置に接続される。ここに図示される実施例では、一
時記憶装置はキャパシタンス要素のようなアナログ記憶
素子である。各キャパシタンス要素101、102、1
03、・・・116は、サンプリング回路70のスイッ
チング装置701 、702 、703 、・・・7016の対
応する出力に接続される。
【0036】読出し回路90はキャパシタンス要素10
1〜116に接続され、図示されてはいないが、同様な
読出し回路が、出力セット若しくはレベルに含まれる他
のサンプリング回路の出力に接続される。読出し回路9
0が個々のスイッチング装置901 、902 、・・・9
16から構成され、該各スイッチング装置は対応する1
つのキャパシタンス要素101、102、・・・116
に接続されるとすると有利である。
【0037】スイッチング装置901 のようなスイッチ
ング装置が作動すると、それに接続されているキャパシ
タンス要素、例えばキャパシタンス要素101に蓄えら
れている電荷は、そのスイッチング装置の出力回路を経
由して電流が流れるようにする。この電流の大きさは、
勿論、キャパシタンス要素に蓄えられていた電荷の直接
の関数であり、その電荷は、そのキャパシタンス要素に
以前に印加されそこに蓄えられた信号サンプルの大きさ
により決定される。
【0038】図2に示した好適な実施例では、読出しク
ロック発生器95は読出し回路90に接続されてこれに
読出しパルスの各位相を供給する。読出しクロック発生
器95は、好ましくは、各ステージが対応するスイッチ
ング装置901 〜9016に接続された複数ステージの読
出しシフトレジスタである。読出しクロックパルスの適
当な供給源(図示せず)は、シフトレジスタに接続さ
れ、これによりスイッチング装置901 〜9016を順次
作動させる。それに代る読出しパルスの供給源は、図5
に示された実施例に関連して後に記述される。
【0039】全てのキャパシタンス要素が読み出され、
リセットされた後には、別の一連の信号サンプルを受領
して蓄えるように準備がなされる。所望ならば、特定の
キャパシタンス要素への信号サンプルの貯蔵若しくは書
込みの直前に、そのキャパシタンス要素に接続される読
み出しスイッチング装置を作動させてキャパシタンス要
素が前述の基準電圧レベルに正確にリセットされること
を確実にすることが出来る。これもまた、後に説明され
る。
【0040】図4A〜4Mに示されたタイミング線図は
サンプリング回路60の入力セット及びサンプリング回
路70、80等の出力セットにより実行される順次のサ
ンプリング操作を表す。図4Aはシフトレジスタ62に
供給される高周波数クロックパルスを表す。各クロック
パルス(図4A)は、シフトレジスタ62をトリガして
その中の一のステージから次の隣接するステージにパル
スをシフトする。図4B〜4Fは、例えばシフトレジス
タ62の第一、第二、第三、第四及び第十二ステージの
出力に供給されるサンプリングパルスを示す。
【0041】先の記述から、出力サンプリング回路7
0、80、・・・の夫々に含まれる第一スイッチング装
置が順次に導通して、第一サンプリング回路60により
順次供給されるサンプルを移送することが容易に見られ
る。次に、出力サンプリング回路内に含まれる第二スイ
ッチング装置の夫々が順次導通し、次に第三のスイッチ
ング装置の夫々が順次導通し、以下同様に導通する。入
力クロックパルス(図4A)は速い速度で生成され、こ
れにより入力信号をこの速い速度でサンプリングするも
のの、出力サンプリング回路の夫々に含まれる出力スイ
ッチング装置は、もっと低い速度で作動若しくはオンと
なる。この速度は各貯蔵キャパシタンス要素が信号サン
プルで充電される前にリセットされ且つ更に信号サンプ
ルで正確に充電されることを保証するに充分なだけ遅
い。
【0042】サンプルをキャパシタンス要素に書込むこ
と及びそのようなサンプルをそれから読み出すことは、
独立に実行できる。従って、読出し速度は所望により書
込み速度よりも小さく出来る。更に、読出し作動の間に
キャパシタンス要素上に書込まれ得る信号サンプル間の
干渉を避けるために、前述のサンプリング作動は読出し
作動の間は禁止することが望ましい。例えば、比較的高
い電圧レベルのような基準レベルが、サンプリング回路
60内に含まれるスイッチング装置の共通接続された入
力若しくはエミッタ電極に供給出来る。それに代えて、
この基準レベルは出力サンプリング回路70、80等の
夫々に含まれるスイッチング装置に供給することも出来
る。適当な回路(図示せず)がこの目的のために採用で
きる。図2の実施例の一部が図5に再掲される。特に図
5は、サンプリング回路70、80、・・・150の出
力セット若しくはレベルを示し、これらサンプリング回
路の夫々は、対応するシフトレジスタ72、82、・・
・152の複数のステージに接続される。上述のごと
く、各サンプリング回路は、図面上ではトランジスタ要
素として示される複数のスイッチング装置から成り、各
スイッチング装置は、対応するステージにシフトされる
パルスに応答して作動する、協働するシフトレジスタの
その対応するステージに接続される。図5は、各サンプ
リング回路の出力に接続され、キャパシタンス要素とし
て示されたアナログ貯蔵装置をも示す。従って、サンプ
リング回路70の出力はキャパシタンス要素101、1
02、・・・116に接続され、サンプリング回路80
の出力はキャパシタンス要素121、122、・・・1
36に接続され、以下同様に接続され、また、サンプリ
ング回路150の出力は、キャパシタンス要素161、
162、・・・176に接続されている。
【0043】図5はまた、キャパシタンス要素のリセッ
ト及び読出しの2重目的のためにキャパシタンス要素に
接続されるスイッチング装置を示す。図示のごとく、ス
イッチング装置901 、902 、・・・9016は、キャ
パシタンス要素1202 、・・・12016に夫々接続さ
れ、スイッチング装置1201 、1202 ・・・120
16は、キャパシタンス要素121、122、・・・13
6に夫々接続され、スイッチング装置1601 、160
2 、・・・16016はキャパシタンス要素161、16
2、・・・176に夫々接続される。
【0044】図示のごとく、シフトレジスタ72の第一
ステージのような、シフトレジスタの夫々のステージ
は、スイッチング装置701 のようなサンプリング回路
内に含まれるスイッチング装置に、また、スイッチング
装置902 のようなリセット/読出し回路内に含まれる
スイッチング装置にも接続される。
【0045】かくて、パルスがシフトレジスタの特定の
ステージ内にシフトされるときに、入力信号サンプルは
一のキャパシタンス要素内に書込まれ、また、次のキャ
パシタンス要素は所定の基準レベルにリセットされる。
【0046】キャパシタンス要素が、まずリセットされ
次にそこに書込まれる入力信号サンプルにより決定され
るレベルに充電される様子は、図6A〜6Eに示される
波形図で示される。便宜のために、これら波形図は、書
込み及び読出しサイクルに分離されている。次の議論
は、キャパシタンス要素が入力信号サンプルにより充電
される書込みサイクルに関している。
【0047】図6A〜6Cはシフトレジスタの第十六、
第一及び第二ステージで夫々生成されるサンプリングパ
ルスを示す。図6Dに示されるように、シフトレジスタ
72の第十六ステージで提供されるサンプリングパルス
は、スイッチング装置901にリセットパルスとして供
給され、そこで、そのエミッタ電極の電圧は、そのとき
に蓄えられているレベルの如何に拘らずキャパシタンス
要素101を充電する。図6Dに示されるように、キャ
パシタンス要素101は今や基準電圧REF V に迄充電さ
れる。一例として、もしスイッチング装置901 に供給
されるリセットパルスの電圧の大きさが4Vのオーダー
であるときには、0.7Vのベース・エミッタ間電圧降
下のために、スイッチング装置901 のエミッタ電極の
電圧は約3.3Vである。かくて、また図6Dに示され
るように、キャパシタンス要素101に充電される電圧
はこの基準電圧レベル3.3Vである。
【0048】図6A及び6Bに示されるように、シフト
レジスタ72の第十六ステージで生成されるリセットパ
ルスの終わりに、その第一ステージでサンプリングパル
スが生成される。このサンプリングパルスはスイッチン
グ装置70に供給され、図4Gから思い出されるよう
に、入力信号サンプルはこの期間中にスイッチング装置
701 に結合される。この入力信号サンプルはスイッチ
ング装置701 によりキャパシタンス要素101に伝達
される。好ましい実施例では、信号サンプルは電流サン
プルであり、この電流サンプルは今やキャパシタンス要
素を対応するレベルまで充電する。従って、キャパシタ
ンス要素101にかかる電圧は、そのリセットから、若
しくは基準電圧レベルから伝達された電荷量により決定
される電圧レベルまで低下する。図6Dに示されるよう
に、キャパシタンス要素101への電流サンプルのこの
書込みは、その電圧をΔVだけ低下させる。この新しい
電圧レベル(REF V−ΔV)は、後に記述するように、
そこから読み出されるまでキャパシタンス要素101に
蓄えられる。
【0049】図6Eに示されるように、シフトレジスタ
72の第一ステージで生成されるサンプリングパルス
は、次のキャパシタンス要素102をリセットするよう
にスイッチング要素902 を作動させる。従って、キャ
パシタンス要素101が電流サンプルで充電される間
に、即ち書込み動作の間に、次のキャパシタンス要素は
基準電圧レベルにリセットされる。その後になって、シ
フトレジスタ72の第一ステージにより生成されたサン
プリングパルスは終了し、その第二ステージが今や図6
Cに示されるサンプリングパルスを生成する。次のこの
サンプリングパルスの結果として、スイッチング装置7
2 はこのスイッチング装置を経由して今伝達された電
流サンプルでキャパシタンス要素102を充電するよう
に作動する。かくて、キャパシタンス要素102にかか
る電圧は、図示のごとくΔVの大きさだけ低下する。キ
ャパシタンス要素102に現在蓄えられた電圧(REF V
−ΔV)は、読出し迄その上に維持される。
【0050】キャパシタンス要素にかかる電圧は、そこ
に伝達される電荷量により決定され、キャパシタの電圧
依存特性に無関係であることが理解される。即ち、ある
種の容量装置は、特に半導体接合で形成されるもので
は、そこに蓄えられる電圧により影響されるキャパシタ
ンスレベルを示すことが知られている。かくて、蓄えら
れる電圧が変化するにつれ、キャパシタンスも変化しこ
れにより蓄えられる電圧が測定される正確さに影響を与
える。しかし、それにも拘らず、この実施例では電荷は
キャパシタンス要素に供給されるので、その電圧のため
に生ずるキャパシタンスのいかなる変化も、そこに供給
される電荷量に影響を与えない。さらには、蓄えられた
電荷の全てが読み出されるので、また、この読出し電荷
は、引続き正確なキャパシタンス装置によりアナログ電
圧レベルに変換されるので、キャパシタンス要素の電圧
依存特性による電荷への不適当な影響はない。従って、
電荷サンプルを使用することにより、電圧依存性のキャ
パシタンス要素から読み出される信号における誤差が回
避される。
【0051】読出しサイクルは、所望によりシフトレジ
スタにより生成される読出しパルスの周波数がサンプリ
ング(リセット)パルスの周波数よりも低くできること
を除けば、前述の書込みサイクルと同様である。
【0052】シフトレジスタ72の第一ステージにより
生成される読出しパルスも、図6Eに示されるように、
キャパシタンス要素102に蓄えられた電荷を読み出す
ようにスイッチング装置902 を作動させる。かくて、
このキャパシタンス要素にかかる電圧は、今やΔVだけ
上昇し、基準電圧レベルREF Vに迄達する。
【0053】読出しパルスは、シフトレジスタ72によ
り順次生成されるので、キャパシタンス要素101、1
02、・・・116は上述のように順次読み出される。
同様に、シフトレジスタ82は順次の読出しパルスを生
成するので、キャパシタンス要素121、122、・・
・136は順次読み出される。このように、蓄えられた
電荷は、読出しパルスの周波数に依存してキャパシタン
ス要素から読み出され、また、そのような電荷が読み出
されるときに、キャパシタンス要素はそれによりリセッ
トされる。
【0054】次に、本発明の1つの視点について説明す
る。図7は、図1に関連して記述された形式の高速度サ
ンプリング装置の一実施例の回路図であり、この装置は
更に、主クロック源の速度を低下させることを要せず
に、有効サンプリング周波数を低くする回路を含んでい
る。かくて、サンプリング周波数は選択的に且つ所望に
より低くでき、これにより、高速度サンプリング装置
は、装置の変更若しくは修正を要することなく、その周
波数成分が前述の高速度を保証しない入力信号と共に使
用されることを可能にする。このことにより、サンプリ
ング装置の有用性及び柔軟性が拡張され、ユーザが同様
な機能を異なる速度で実行するために数個の装置を購入
することを要しないことが見てとれる。図示の装置は電
圧−電流変換器10、クロック発生器200、並びに、
入力セット12、サンプリング回路24、26、41、
43を有する出力セット、及びサンプリング回路20、
32を有する中間セットを含むサンプリング回路のカス
ケードされた複数のセット若しくはレベルを備える。こ
れらサンプリング回路は、図1に示されたと同じ参照番
号で示してあるが、簡略化のために、図7の装置は、各
サンプリング回路が2つの出力のみを有するようにして
ある。そのような構成において、図1のサンプリングパ
ルス供給源18、19、22、23、31、33は、む
しろ複数ステージのシフトレジスタではなく単一ステー
ジのシフトレジスタとも考えられるフリップフロップ回
路16と同様なフリップフロップ回路によって構成する
ことが出来る。このように、各サンプリング回路を有す
る2つのスイッチ要素は、相補的サンプリングパルス
(即ち、クロック信号)によって制御し得る。特に、図
7では、前述のサンプリングパルス供給源は1つのクロ
ック発生器200に統合してある。
【0055】電圧−電流変換器10、クロック発生器2
00及び前述のサンプリング回路のセットに加えて、図
示の装置は、放出及び配列コントローラ201、放出要
素203及び205、通過要素202及び204、並び
に配列要素206、207、208及び209を有す
る。一の実施例では、これら放出要素、通過要素、及び
配列要素は、サンプリング回路を有するスイッチ要素と
同様に、バイポーラトランジスタのようなトランジスタ
装置から成る。これに代えて、放出要素、通過要素及び
配列要素は、MOSトランジスタとしても良い。高速ス
イッチング周波数で作動できるトランジスタ装置の別の
形式が使用でき、更に、これら要素がトランジスタ装置
のみに限られないことは当業者に理解されよう。簡略化
の利点から、また、議論上のために、前述のスイッチ要
素は全て、集積回路として有利に組立て得るトランジス
タスイッチング装置から成るものと仮定する。
【0056】図示の実施例では、放出トランジスタ20
3及び205は、入力サンプリング回路12の対応する
出力に接続され、サンプリング装置から電流を放出する
ことができ、従って、入力電流がサンプルされ別の回路
(例えば前述の読出し回路)に供給される有効周波数を
低くするように、所定のサンプリング時刻においてサン
プリング回路20、32からそのような電流を放出す
る。特に、放出トランジスタ203は入力サンプリング
回路12のトランジスタ14に接続され、放出トランジ
スタ205は入力サンプリング回路12のトランジスタ
14に接続される。これら放出トランジスタの1つが付
勢されるときには、それに接続される入力サンプリング
回路の対応する出力を経由して切り換えられるいかなる
電流も放出トランジスタ及び放出出力VD を経由して回
路網外に放出される。例えば、放出及び配列コントロー
ラ201により、通過トランジスタ202に供給される
パス信号A2がLレベルであり、且つ放出トランジスタ
203に供給される補相の放出信号A2* がHレベルで
あるときには、入力サンプリング回路12のトランジス
タ14を通過するいかなる電流もこの回路網から放出出
力VD に放出され、従って、サンプリング回路の後段の
レベルにより更にサンプルされることはない。同様に、
放出及び配列コントローラにより生成されるパス信号B
2がLレベルで、放出トランジスタ205に供給される
補相の放出信号B2* がHレベルのときには、入力サン
プリング回路12のトランジスタ13を通過するいかな
る電流も、回路網から放出出力VD に放出され、従って
サンプリング回路の後段のレベルにより更にサンプルさ
れることはない。このようにして、サンプリングは選定
されたサンプリング時刻において有効に禁止され、主ク
ロック源の速度を維持しながら回路網の有効サンプリン
グ周波数を低くする。
【0057】通過トランジスタ202及び204は、入
力サンプリング回路12の放出トランジスタ203及び
205と共通に接続され、電流サンプルが放出トランジ
スタ20及び32により夫々放出されないときには常
に、入力サンプリング回路から中間レベルサンプリング
回路20及び32に夫々電流サンプルを通過させること
が出来る。特に、通過トランジスタ202の制御入力若
しくはベースにはパス信号A2が供給され、該パス信号
は放出信号A2* と相補であり、また同様に、通過トラ
ンジスタ204の制御入力若しくはベースにはパス信号
B2が供給され、該パス信号B2は放出信号B2* と相
補である。このようにして、電流サンプルが放出される
ときには常に、通過トランジスタは非導通であり、電流
がサンプリング回路の次のレベルに通過することは止め
られる。その他のときには、電流は通過トランジスタ2
02及び204により適切に送られる。
【0058】配列トランジスタ206、207、20
8、209は、対となって通過トランジスタ202及び
204の対応する一方と接続され、通過トランジスタに
より送られる電流を、中間サンプリング回路20及び3
2の内選択された一方に切り換えることが出来る。特
に、配列トランジスタ206及び207は、通過トラン
ジスタ202と接続され、夫々中間サンプリング回路2
0及び32に電流サンプルを供給する。配列トランジス
タ206及び207は、放出及び配列コントローラ20
1により生成された相補的配列信号A3及びA3* が夫
々供給される制御入力若しくはベースを有する。かく
て、通過トランジスタ202により供給されたいかなる
電流も、配列信号A3の状態(若しくはレベル)に従っ
てサンプリング回路20及び32の一方に切り換えられ
る。同様に、配列トランジスタ208及び209は、通
過トランジスタ204に接続され、中間サンプリング回
路32及び20に夫々電流サンプルを供給する。配列ト
ランジスタ208及び209は、放出及び配列コントロ
ーラにより生成される相補的配列信号B3及びB3*
夫々供給される制御入力若しくはベースを有する。通過
トランジスタ204により供給される電流は、配列信号
B3の状態(若しくはレベル)に従い、サンプリング回
路32及び20の一方に切り換えられる。
【0059】配列トランジスタの目的は、有効サンプリ
ング速度が低くされるときに、高速サンプリング回路装
置のより効率的な使用を提供することである。特に、ま
た前述のごとく、サンプリングが主クロック源のクロッ
ク速度で完全に実行されるとき(即ち、放出トランジス
タ203及び205によりいかなる電流サンプルも放出
されないとき)に、出力レベルのサンプリング回路の夫
々にあるトランジスタの夫々(即ち、図7のサンプリン
グ回路24、26、41、43の夫々)は、順次、即ち
所定の順序に従って電流サンプルを通過させる。つま
り、全てのA/D変換器40(図1参照)が、その入力
の夫々に接続される信号のアナログ−デジタル変換を
(順次)行う、或いは、全てのキャパシタンス要素10
1、102、・・・(図2参照)が、供給される電流サ
ンプル全てを(順次)蓄える。しかし、或るサンプル
が、サンプリング回路網を通過しないで前述のごとく放
出されるときには、通過しないサンプルには、読出し回
路回路内の或る要素が本来処理(変換及び/又は貯蔵)
すべきものが含まれるので、このような要素は意図され
た機能を果たさないことが有る。例えば、もし1つおき
のサンプルが、パス信号A2を”H”に、パス信号B2
を”L”に設定することにより放出されるならば、入力
サンプリング回路14に切換えられこれを通過する電流
サンプルのみがサンプリング回路の中間レベルに送ら
れ、他方、トランジスタ13に切換えられこれを通過す
る電流サンプルは放出される。しかし、もし配列トラン
ジスタ206、207、208、209が無いとしたら
(即ち、通過トランジスタ202が直接にサンプリング
回路20に電流サンプルを供給し、且つ通過トランジス
タ204が直接にサンプリング回路32に電流サンプル
を供給するとした場合には)、中間レベルサンプリング
回路32は、また従って出力レベルサンプリング回路4
1及び43はいかなる電流サンプルをも受け取ることは
なく、また従ってその後の処理のためにそれを送出する
こともない。このようにして、これら出力レベルサンプ
リング回路により供給されるA/D変換器或いはキャパ
シタンス要素は、その意図された機能を遂行することは
ない。特に、サンプルが蓄えられるべきときに、有効サ
ンプリング周波数を係数2で下げることは、多くのサン
プルの内半分のみが一度に蓄えられるに過ぎない結果と
なる。この非効率性を克服し、利用可能な回路資源を全
て利用するために、配列トランジスタ206、207、
208及び209が放出トランジスタ203及び205
と組み合わされて使用され、サンプルの貯蔵容量を下げ
ることなく、有効サンプリング周波数を低くする。
【0060】クロック発生器200は、一連のサンプリ
ングパルス(クロックパルス)をサンプリング回路1
2、20、32、24、26、41及び43に供給する
ことが出来、サンプリング回路の最も高いサンプリング
周波数と少くとも同じだけ高い(即ち、入力レベルにサ
ンプリングクロックを供給する主クロック供給源と少な
くとも同等に高い)、極めて安定な周波数の高速クロッ
ク供給源である水晶発振器のような基準発振器と、各後
段のサンプリング回路に供給されるべきサンプリングパ
ルス信号を生成する周波数分割回路とからなる。図7に
示された実施例内の各サンプリング回路は、2つのみの
出力から成るので、クロック発生器200は、サンプリ
ング回路12に供給されるA1、A1* 、サンプリング
回路20に供給されるA4、A4* 、サンプリング回路
32に供給されるB4、B4* 等のような、逆の論理値
を有する相補的な対を成すサンプリングパルス信号を生
成する。2よりも多いサンプリングパルス信号から成る
信号セットは、1つのセットではそのうちの1つのみが
一度にアクティブとなり、2よりも多い出力を有するサ
ンプリング回路が使用される場合に有利に供給できるこ
とが理解されるべきである。図示された装置からのかか
る拡張は、当業者に自明であろう。
【0061】放出及び配列コントローラ201は、組合
せ制御信号を供給し、放出トランジスタ203及び20
5、通過トランジスタ202及び204、並びに配列ト
ランジスタ206、207、208及び209を夫々制
御することが出来る。サンプリング装置が作動すべきユ
ーザが選択可能なモード(例えば、達成されるべき有効
サンプリング周波数)に依存して、放出及び配列コント
ローラは、放出トランジスタ、通過トランジスタ及び配
列トランジスタを、これらトランジスタに供給される適
当な制御信号の波形に従って、アクティブ(導通)若し
くはインアクティブに、又は周期的にアクティブ及びイ
ンアクティブ状態に切換えるように制御する信号を供給
する。周期的な波形が放出及び配列コントローラ201
により供給されるときには、それは、サンプリングクロ
ックパルスA1と同期して生成される。このようにし
て、放出トランジスタ、通過トランジスタ及び配列トラ
ンジスタは、適切にサンプリング回路のサンプリング動
作に同期できる 図示の実施例では、放出及び配列コントローラ201か
らの全ての出力信号は、正逆の論理値を有する相補信号
対として供給される。放出及び通過トランジスタは対と
なって備えられており、相補信号対は一度に一方の放出
トランジスタ若しくは一方の通過トランジスタをアクテ
ィブにすることを理解すべきである。しかし、配列回路
が、1つのレベルのサンプリング回路の出力から、次の
レベルの2よりも多いサンプリング回路の1つに電流サ
ンプルを選択的に切り換えるように使用される場合に
は、配列トランジスタ206、207、208及び20
9を制御するときに、一度に1つのみがアクティブにな
るような、2よりも多い信号からなる信号セットが供給
されることが有利である。簡単化及び理解を容易にする
ために、図示の実施例の配列回路は、電流サンプルを唯
2つのサンプリング回路の内の1つに切り換えており、
従って、相補対の配列制御信号で充分である。
【0062】図7に示した高速度サンプリング装置の動
作は、図8A〜8Cの波形を参照すると最もよく理解で
き、これらの図は、サンプリング装置の可能な動作モー
ドの内の3つを示す。図8Aは、装置の全速度動作のた
めにクロック発生器200及び放出及び配列コントロー
ラ201により印加される制御信号を示す。このモード
では、いかなる電流サンプルも放出されず、配列トラン
ジスタ206、207、208及び209は、単に、入
力サンプリング回路12の各出力の夫々から、中間レベ
ルサンプリング回路20及び32の対応する固定した1
つに夫々電流サンプルを通過させるのみに役立つ。特
に、放出及び配列コントローラ210により生成される
パス制御信号A2及びB2は、論理レベルHに固定さ
れ、従って、放出トランジスタ203及び205は入力
サンプリング回路12により生成された電流サンプルを
放出することを禁止され、他方、通過トランジスタ20
2及び204はトランジスタ14及び13からの電流を
中間レベルサンプリング回路20及び32に通過させる
ことが可能である。
【0063】更に、配列制御信号A3及びB3は、論理
レベルHに固定され、従って、配列トランジスタ206
及び208は夫々、中間サンプリング回路20及び32
に電流を通過させることができ、他方、配列トランジス
タ207及び209は禁止される。このようにして、図
示の回路網は、まるで、放出トランジスタ203及び2
05、通過トランジスタ202及び204並びに配列ト
ランジスタ206、207、208及び209が存在し
ないかのように、また前述のごとく、中間レベルサンプ
リング回路20が入力サンプリング回路のトランジスタ
14に直接に接続され、且つ中間レベルサンプリング回
路32が入力サンプリング回路12のトランジスタ13
に直接接続されているかのように作動する。
【0064】特に、サンプリングパルス信号A1及びそ
の補相信号であるA1* は、入力サンプリング回路12
のトランジスタ14及び13を夫々、交互の電流サンプ
ルが通過して中間レベルサンプリング回路20及び32
に夫々供給されるように制御する。クロック発生器20
0により生成されたサンプリングパルス信号A4、A4
* 、及びB4、B4* (図8Avi及び8Avii に示す)
は、サンプリングパルス信号A1の1/2に等しい周波
数を有し、夫々、中間レベルサンプリング回路20のト
ランジスタ20−1及び20−2並びに中間レベルサン
プリング回路32のトランジスタ32−1及び32−2
の導通状態を制御する。このようにして、中間レベルサ
ンプリング回路20に受け取られた交互の電流サンプル
は、出力レベルサンプリング回路24及び出力レベルサ
ンプリング回路26に送られ、また同様に、中間レベル
サンプリング回路32に受け取られた交互の電流サンプ
ルは、出力レベルサンプリング回路41及び出力レベル
サンプリング回路43に送られる。かくて、サンプリン
グパルス信号A5、A5* 及びB5、B5* (図8Avi
ii及び8Aixに示す)により、A/D変換又は前述の貯
蔵のために、図8Axに示された繰返し順序で、連続す
る電流サンプルが回路網の出力h、d、f、b、c、
e、及びaに移される。
【0065】図8Bは、サンプリングパルス信号の周波
数の1/2の有効サンプリング周波数で作動するための
一例を示す。パス信号A2は固定した論理レベルHで供
給され、他方、補相信号A2* は固定した論理レベルL
で供給され、これにより、放出トランジスタ203がト
ランジスタ14により生成された電流サンプルを放出す
ることを禁止する。しかし、パス信号B2は、放出及び
配列コントローラ201により論理レベルLに固定さ
れ、他方、補相信号B2* は、入力サンプリング回路1
2でのトランジスタ13で生成された電流サンプルが全
て放出トランジスタ205により放出されるように、H
レベルに維持される。従って、1つおきの電流サンプル
が放出され、これにより図示の回路網の有効サンプリン
グ周波数を1/2だけ低くする。
【0066】信号A3及びその補相信号A3* は、配列
トランジスタ206及び207を制御し、送られた電流
サンプルを中間レベルサンプリング回路に配分する。図
8Bivに示した例では、これら信号は放出及び配列コン
トローラ201により、サンプリングパルス信号A1の
周波数の1/2に等しい周波数で供給され、従って、通
過トランジスタ202を通過した交互の電流サンプル
は、中間レベルサンプリング回路20及び32に夫々結
合される。もし、配列トランジスタ206及び207が
回路内に含まれていないならば(即ち、もし通過トラン
ジスタ202が直接に中間レベルサンプリング回路20
に接続されていたならば)、或いは、もし信号A3が、
図8Aivにおけると同様に、Hレベルに維持されるとす
るならば、全ての電流サンプルは中間レベルサンプリン
グ回路20を通過して出力レベルサンプリング回路24
及び26のみに送られることが理解されるべきである。
何故ならば、トランジスタ13で生成される電流サンプ
ルは、放出トランジスタ205により中間レベルサンプ
リング回路32からそらされるからである。その結果、
回路網出力a、b、c及びdのみが電流サンプルを受け
取り、また、もしサンプルが出力キャパシタンス要素に
より蓄えられるならば、全回路網の貯蔵能力の1/2が
無駄になる。
【0067】配列トランジスタの使用は、しかしなが
ら、図8Bxに示すように、電流サンプルを回路網の全
ての出力a〜hに向ける。特に、各回路網出力が、実際
に電流サンプルを受け取ることを確実にするために、サ
ンプリングパルス信号A4及びB4、並びにその夫々の
補相信号A4* 及びB4* は、サンプリング周波数A1
の周波数の1/4に等しい周波数で(これは図8Avi及
び8Avii に示されたA1の周波数の1/2の周波数と
は異なる)、クロック発生器200により中間レベルサ
ンプリング回路トランジスタ20−1、32−1、20
−2及び32−2に供給される。更に、サンプリングパ
ルス信号A5及びB5は、夫々の補相信号A5* 及びB
* と共に、クロック発生器により、サンプリングパル
ス信号A1の周波数の1/8の周波数で、出力サンプリ
ング回路トランジスタへの入力に供給される(図8Bvi
i 及び8Bvix )。サンプリング回路の中間及び出力レ
ベルは、全速度作動時に供給されるサンプリングパルス
の周波数の1/2の周波数のサンプリングパルスを供給
されているので、また、同様に電流サンプルは通常の全
速度周波数の1/2の周波数で前段レベルから供給され
るので、基準若しくは主クロック周波数を低くすること
なく、全体としてのサンプリング回路網の有効作動速度
が小さくなることが理解される。
【0068】入力サンプリング回路12のトランジスタ
13により送られる全ての電流サンプルはトランジスタ
205により放出されるので、配列トランジスタ208
及び209の制御入力に供給される信号B3及びその補
相信号B3* の状態は、図示の例における回路網の動作
に無関係であることが理解されるべきである。従って、
電流サンプルは、配列トランジスタ208及び209に
与えられない。
【0069】図8Cは、サンプリングパルス信号A1の
周波数の1/4の有効サンプリング周波数で回路網を作
動させるための別の例を示す。便宜のために、図8Cの
タイミング波形は図8A及びBのタイミング波形に比し
て縮小スケールで示してある。パス信号A2及びB2並
びにその夫々の補相の放出信号A2* 及びB2* は、サ
ンプリングパルス信号の周波数の1/5に等しい周波数
で、放出及び配列コントローラ201により夫々、通過
トランジスタ202及び204並びに放出トランジスタ
203及び205に供給される。更に、これらパス信号
の夫々のデューティサイクルは、図8Cii及び8Ciii
に示されるように1/5である。このようにして、入力
サンプリング回路12のトランジスタ14により生成さ
れる5つの電流サンプルの内4つが、放出トランジスタ
203により放出され、また、同様にトランジスタ13
により生成される5つの電流サンプルの内4つが放出ト
ランジスタ205により放出される。
【0070】この例では、双方の入力サンプリングトラ
ンジスタからの電流サンプルは、選択的に通過トランジ
スタ202(図8Cii)及び204(図8Ciii )を通
過するので、配列トランジスタ206、207、208
及び209は、全ての回路網出力が電流サンプルを受け
取るようにするために、図8Biv及び8BV を参照して
先に論じた方式で制御する必要はない。従って、配列制
御信号A3及びB3は、放出及び配列コントローラ20
1により論理レベルHに固定されて、これにより、通過
トランジスタ202を通過する電流サンプルは全て中間
レベルサンプリング回路回路20に向けられ、また同様
に、通過トランジスタ204を通過する電流サンプルは
全て中間レベルサンプリング回路32に向けられる。
【0071】この例で、回路網の各出力が順番に電流サ
ンプルを受け取ることを確実にするために、中間レベル
サンプリング回路トランジスタ20−1、32−1、2
0−2、32−2の制御入力に夫々供給されるサンプリ
ングパルスA4及びB4並びにそれらの補相信号A4*
及びB4* は、クロック発生器200により、サンプリ
ングパルス信号A1の周波数の1/10に等しい周波数
で生成される。更に、出力レベルサンプリング回路トラ
ンジスタの制御入力に供給されるサンプリングパルスA
5及びB5並びにその夫々の補相信号A5* 及びB5*
は、クロック発生器により、サンプリングパルス信号A
1の1/20に等しい周波数で生成される。各サンプリ
ングレベル(入力レベルを除く)は、全速度動作(図8
A)の間に供給される電流サンプルが1/4周波数で供
給されるので、対応する制御信号の周波数(即ち、クロ
ック)は、それに従って低くしなければならない。その
結果、図8Cx に見られるように、回路網出力は、たと
え全速度動作の周波数の1/4の有効サンプリング周波
数のもとでも、繰り返し連続して電流サンプルの供給を
受ける。
【0072】クロック発生器200は、サンプリングパ
ルスA4、B4、A5及びB5のための所望のサンプリ
ング周波数をサンプリング周波数A1から得るためのプ
ログラマブル周波数分割器として構成され得ることが理
解されよう。放出及び配列コントローラは、サンプリン
グ信号A1に応答して前述のパス信号、放出信号及び配
列制御信号を生成してこれにより前述の可変サンプリン
グ速度動作を実行するために、ゲート制御される周波数
分割器により構成することが出来る。図示の回路網の有
効サンプリング速度は、前述のごとく、単に、中間レベ
ル及び出力レベルのサンプリング周波数を低くし且つパ
ス信号、放出信号及び配列制御信号のための所望の周波
数及び論理状態を選択することにより、所望の通りに低
くすることが出来る。
【0073】図7に示した本発明の好ましい実施例の適
用が記述され且つ図8A〜8Cに示されたが、高速度サ
ンプリング装置の有効サンプリング周波数は、当業者に
自明な別の実施によって低くできる。例えば、図7に示
した回路網或いはこれと同様なものが、前述の技術を単
に拡張することにより、主クロック源の動作周波数を低
くすることなく、また電流サンプルのための全ての回路
網出力の使用を維持しながら、いかなる整数の係数(即
ち、Nを整数として1/Nの係数)に従っても有効サン
プリング速度を低くするために使用できる。加えて、放
出トランジスタは、高速度サンプリング回路の読出しサ
イクルにおいては放出制御信号A2* 及びB2* を論理
レベルHに設定し、これによって別の電流サンプルが入
力サンプリング回路12を通過することを防止すること
等により、蓄えられた電流サンプルがそこから読み出さ
れる間に新しい電流サンプルがキャパシタンス要素10
1、102、・・・に供給されることを防止するために
使用できる。
【0074】本発明の電流切換えシステムの実施例が図
9のブロック図に示されている。同図において、図7で
示した形式の電流切換回路のカスケードされたセットか
ら成る電流スイッチツリーが、複数相スイッチツリーと
して示されている。相数がサンプリングクロック周波数
の分割比の整数倍でない場合にはいかなる所望の相数も
使用できるものの、便宜のため及び簡単化のために、
X、Y及びZ相として表された3相の電流スイッチツリ
ー回路が図示されており、各相は、図7に示されたもの
と実質的に同じものである。簡単化のために、夫々の電
流スイッチツリー回路内に中間及び出力セットを有する
個々の電流スイッチング装置はブロック線図で示され
る。それにも拘らず、各ツリー回路内の電流スイッチ回
路の入力セットは、エミッタが入力電流端子INに共通
に接続されたスイッチングトランジスタして回路的に示
されている。
【0075】X相について述べる。電流スイッチ回路の
入力セット312には、前述のクロック発生器200の
ようなクロック発生器で生成されたサンプリングクロッ
クパルスXA1及びXA1* が供給され、クロック発生
器の一部が図9においてはブロック図形式で詳細に示さ
れている。サンプリングクロックパルスA1及びA1*
が生成される様子は後に詳細に述べる。
【0076】先の場合と同様に、入力セット312は、
サンプルスキップ回路322及び配列回路332を介し
て中間レベルの電流スイッチ回路342の対応する入力
に接続される2つの出力を備える。サンプルスキップ回
路322は、図7を参照して先に論じたような通過トラ
ンジスタ202及び204並びに放出トランジスタ20
3及び205から成るとすることができる。図示しない
が、コントローラ201(図7)と同様な放出及び配列
コントローラを、サンプリングクロックパルスXA1に
応答してパス信号XA2及びXB2並びにこれと補相の
放出信号XA2* 及びXB2* を生成するために設ける
ことができる。
【0077】配列回路332は、入力セット312によ
り生成される電流サンプルを選択的に接続して、サンプ
ルスキップ回路322によりどの電流サンプルが放出若
しくはスキップされるかに依存して中間レベル342に
含まれるスイッチ回路を交互切換するために、図7に示
された配列トランジスタ206〜209から構成するこ
とができる。配列信号XA3及びXB3は、補相配列信
号XA3* 及びXB3* と共に、図7を参照して前述し
た放出及び配列コントローラと同様な配列コントローラ
により供給される。
【0078】中間レベル342は、図7に示したような
中間サンプリング回路20及び32から成り、或いは、
所望のとおりのサンプリング回路のカスケードされた複
数のセットから成るとすることもできる。中間レベル3
42がサンプリング回路の唯1つのセットから成ると仮
定すると、スイッチングパルスXA4及びXB4は、補
相スイッチングパルスXA4* 及びXB4* と共に、図
7のクロック発生器200と同様なクロック発生器によ
り中間レベル342に供給される。
【0079】中間レベル342は、図7に示されたサン
プリング回路24、26、41、43から構成すること
ができる出力レベル352に接続される。これらサンプ
リング回路は、入力セット312によりもともと生成さ
れた電流サンプルを出力格納部362に選択的に送出す
る。出力レベルは、前述のごとくクロック発生器200
(図7)により生成することができるサンプリングパル
スXA5及びXB5並びに補相サンプリングパルスXA
* 及びXB5* に応答する。
【0080】出力格納部362は、キャパシタンス要
素、A/D変換器、及び入力セット312により高速度
で生成される個々の電流サンプルを蓄えるためのデジタ
ル記憶装置を備えることができる。出力格納部は、サン
プリングクロックパルスを発生させる供給源から得られ
る読出しパルスの供給を受けており、また、従って、読
出しパルスはサンプリングクロックパルスと同期してい
る。出力格納部362は図2を参照して説明した読出し
回路を備えることもできる。
【0081】電流スイッチツリー回路のY相及びZ相
は、上述のX相と実質的に同じ構造を有しており、簡潔
のためにY相及びZ相のこれ以上の説明は行わない。し
かし、電流スイッチツリー回路のY相の入力セットによ
り供給されるサンプリングクロックパルスYA1及びY
A1* の位相は、電流スイッチツリー回路のX相に供給
されるサンプリングクロックパルスを基準として120
度シフトし、また同様に、電流スイッチツリー回路のZ
相に供給されるサンプリングクロックパルスZA1及び
ZA1* は、電流スイッチツリー回路のX相に供給され
るサンプリングクロックパルスを基準として240度シ
フトしていることが理解されよう。数字的な例として、
電流スイッチツリー回路のX、Y及びZ相の入力レベル
312、314及び316に供給されるサンプリングク
ロックパルスのサンプリング周波数は夫々833MHz
に等しいものと仮定する。各入力レベルは、2つのサン
プリングトランジスタから構成されており、また、電流
スイッチツリー回路には3つの相が在るので、入力端子
INに供給される入力電流がサンプリングされる有効サ
ンプリング周波数は833MHz×6=5GHzである
ことが理解されよう。X相の入力レベル312に供給さ
れるサンプリングクロックパルスからの、Y相の入力レ
ベルに供給されるサンプリングクロックパルスの120
度の位相ずれは、200psec に等しい。同様に、Y相
の入力レベルに供給されるサンプリングクロックパルス
からの、Z相の入力レベル312に供給されるサンプリ
ングクロックパルスの120度の位相ずれは、200p
sec の遅延時間に相当する。これら位相ずれ若しくは遅
延時間が正確に維持されること、これらが動作条件、温
度変化による変化等を補償するために調整可能であるこ
と、並びに、そのような位相ずれ若しくは遅延時間が校
正モードにおいて電流スイッチツリー回路の夫々の位相
の適切な動作を確立するために調整可能であることが重
要である。
【0082】電流スイッチ回路のX、Y及びZ相に適当
な位相のサンプリングクロックパルスを供給することが
でき、また更にそれらサンプリングクロックパルスの夫
々の位相を調整できる適当なクロックパルス発生器は、
水晶発振器302、可調整遅延回路305及び可調整遅
延回路307を備えるものとして図9に示されている。
水晶発振器302は、安定な一定周波数のクロックパル
スを生成するための従来の水晶発振器を備えることがで
きる。例えば、水晶発振器302は、安定な一定の周波
数833MHzを有するクロックパルスを生成し得る。
これらクロックパルスは、かかるクロックパルスに夫々
D1及びD2の遅延を与える遅延回路303及び304
に供給される。好ましい実施例では、D1<D2である
ように遅延D1は遅延D2と異なり、また遅延回路30
3が省略できることが理解されよう。発振器302によ
り生成され、或いは遅延回路303により遅延を受けた
等のクロックパルスが、電流スイッチツリー回路のX相
の入力レベル312に供給されるサンプリングクロック
パルスXA1及びXA1* として使用される。
【0083】可調整遅延回路305は、図11に示され
ており、以下で詳細に記述される。可調整遅延回路が、
遅延回路303及び304で生成される遅延クロックパ
ルスを混合することにより生成される量だけ発生時刻が
遅延された相補サンプリングクロックパルスを生成する
ことは言うまでもない。更に、可調整遅延回路自身が固
有の遅延を有するので、それにより生成されたサンプリ
ングクロックは固有の遅延プラス可調整遅延の和に等し
い遅延時間を有する。見られるように、可調整遅延成分
は、0から、即ち遅延回路303により生成されるクロ
ックパルスと一致する時刻から、遅延回路304により
生成されるクロックパルスの発生時刻と一致する最大遅
延迄変化する。このように、また水晶発振器302によ
り生成されるクロックパルスに関しては、可調整遅延回
路305により生成されるサンプリングクロックパルス
は、水晶発振器クロックパルスから、可調整遅延回路に
より示される固有の遅延、プラス可調整遅延D(D1<
D<D2)だけ遅らされる。可調整遅延回路305によ
り生成される遅延サンプリングクロックパルスは、サン
プリングクロックパルスYA1及びYA1* としてY相
の入力レベル314に供給される。
【0084】可調整遅延回路307は、可調整遅延回路
305(後に説明する)と実質的に同じ構成であり、遅
延回路304により生成される遅延クロックパルス、並
びに、遅延回路306により更に遅延を受けるこれらク
ロックパルスの供給を受け得る。図示のごとく、遅延回
路304は、可調整遅延回路307に直接に接続され、
更に遅延回路306を介して可調整遅延回路に接続され
ており、遅延回路306はこれらクロックパルスに付加
的な遅延D3を与える。可調整遅延回路307は、固有
の固定遅延成分と、遅延回路304により生成される遅
延クロックパルス及び遅延回路306により生成される
更に遅延するクロックパルスの混合の関数である可調整
遅延成分との和を示す。従って、可調整遅延回路307
により水晶発振器クロックパルスに与えられた全遅延
は、内部の固有遅延成分プラス可変遅延D’の和に等し
い(D2<D’<D3)。可調整遅延回路307により
生成されたこれら可調整遅延サンプリングクロックパル
スは、サンプリングクロックパルスZA1及びZA1*
としてZ相の入力レベルに供給される。
【0085】サンプリングクロックパルスXA1、YA
1及びZA1(及びそれらの補相XA1* 、YA1*
びZA1* )の各位相が生成される様子を、図10A〜
10Hに示されたタイミング線図を参照して説明する。
水晶発振器302は、図10Aに示された安定な一定の
周波数のクロックパルスを生成するものと仮定する。こ
れらクロックパルスは、遅延回路303で量D1だけ遅
延を受け、図10Bに示した遅延クロックパルスとな
る。これらクロックパルスは、サンプリングクロックパ
ルスXA1として(また、その補相は補相サンプリング
クロックパルスXA1* として)、X相の入力レベル3
12に供給される。
【0086】水晶発振器クロックパルス(図10A)も
また、遅延回路304で量D2だけの遅延を受けて、図
10Cに示された遅延クロックパルスとなる。この遅延
クロックパルスは、その補相と共に、可調整遅延回路3
05に供給され、また、図10Bに示された遅延クロッ
クパルス(及びこれら遅延クロックパルスの補相)も同
様に供給される。図11を参照して説明するように、可
調整遅延回路305は、発生時刻が、水晶発振器クロッ
クパルス(図10A)に対して最小の遅延(図10D)
から、最大の遅延(図10E)迄の範囲に在るサンプリ
ングクロックパルスを生成するように作動する。可調整
遅延回路305により生成されるサンプリングクロック
パルスの発生時刻の実際の遅延は、図10D及び10E
で示された斜線部分により示されている。
【0087】好ましくは、可調整遅延回路により示され
る全遅延は、それにより生成されるサンプリングクロッ
クパルスが遅延回路303により生成されるサンプリン
グクロックパルスから120度位相がずれるように、若
しくは200psec 遅延するように、調整される。上述
のごとく、可調整遅延回路は、図10D及び10Eに示
される斜線部分により表される可変成分が付加される固
有の一定遅延を示す。一定遅延及び可変成分の和は、こ
のようにして、図10Bに示されたサンプリングクロッ
クパルスからの120度の位相ずれ(若しくは200p
sec の遅延時間)を与える。
【0088】可調整遅延回路307が、遅延回路304
により生成されるクロックパルスに120度の位相ずれ
若しくは200psec の遅延時間を同様に与えることが
理解されよう。遅延回路303、可調整遅延回路305
及び可調整遅延回路307により夫々生成されるサンプ
リングクロックパルスXA1、YA1及びZA1の相対
位相若しくは遅延時間の比較が、図10F、10G及び
10Hに示される。このように、図10Gに示されるサ
ンプリングクロックパルスYA1は、図10Fに示され
たサンプリングクロックパルスXA1からの所望の位相
ずれ若しくは遅延を与えるように微「調整」され得る。
同様に、図10Hに示されたサンプリングクロックパル
スは、図10Gに示されたサンプリングクロックパルス
YA1からの所望の位相ずれ若しくは遅延を与えるよう
に微「調整」され得る。
【0089】サンプリングクロックパルスのこれら夫々
の位相の結果として、電流スイッチツリー回路の3つの
相は、5GHzの有効サンプリング周波数を与える。上
述のごとく、各相の有効サンプリング周波数は、サンプ
ルスキップ回路322、324及び326の作動に従い
低くすることができ、これにより、図9に示された全体
回路網の有効サンプリング周波数は、水晶発振器302
により生成されたクロックパルスの繰返し率を修正する
ことなく、また、電流スイッチツリー回路の夫々の相の
入力レベルに供給されたサンプリングクロックパルスの
繰返し率を修正することなく、同様に低くできる。
【0090】図11を参照すると、可調整遅延回路30
5及び307として使用できる好ましい実施例の可調整
遅延回路の回路図が示されている。図示のごとく、可調
整遅延回路は、夫々が差動接続のトランジスタ216及
び218並びに差動接続のトランジスタ220及び22
2のような一対の差動的に接続されたトランジスタから
成る差動回路215及び217を備える。図示の実施例
では、トランジスタはバイポーラトランジスタとして示
されているが、当業者に知られている別のトランジスタ
スイッチング装置が使用できることが理解されよう。差
動回路215は、電流調整基準回路212を介して電流
源210に接続される。電流源210は、ベース電極に
充分に高い電位が供給されて差動回路215及び217
に一定の電流を供給するトランジスタとして示される。
電流調整回路212は、差動回路215の共通のエミッ
タと電流源との間に接続され、ベース電極に基準電圧V
RE F が供給されるトランジスタから成る。
【0091】電流調整回路214は、トランジスタとし
て示され、差動回路217の共通エミッタと電流源トラ
ンジスタ210との間に接続される。電流調整回路21
4のベース電極には、例えば校正モードの間に正確な電
圧を供給するために、マイクロプロセッサ制御のディジ
タル−アナログ変換器或いは別の装置のような適当な電
源224により可変電圧が供給される。後述するよう
に、電流調整トランジスタ214の導電度並びに電流調
整トランジスタ212の導電度は、電源224により生
成される電圧により定まり、これが、次に可調整遅延回
路により示される遅延を定める。
【0092】パルス信号が差動回路215のトランジス
タ216及び218に差動的に印加され、また、一の実
施例では、このパルス信号は、図10Bに示された形式
のものとでき、また遅延回路303によりその補相信号
共々生成できる(図示せず)。便宜のために、差動回路
215に差動的に与えられるこのパルス信号は、IN1
P及びIN1Nとして特定されている。同様に、別のパ
ルス信号が差動回路217に含まれるトランジスタ22
0及び222に差動的に与えられる。この第二のパルス
信号は、IN2P及びIN2Nとして特定され、図10
Fに示された形式とすることができ、遅延回路304で
生成できる(その補相と共に、これは図示されていな
い)。
【0093】図11に示した可調整遅延回路が作動する
様子を説明する。最初に、電流調整トランジスタ214
に印加される制御電圧が実質的にVREF よりも低いと仮
定する。従って、トランジスタ214はオフで、電流源
210に供給される電流の実質的に全てが電流調整トラ
ンジスタ212を経由して流れる。その結果、差動回路
217もまたオフとなり、可調整遅延回路により生成さ
れる出力パルス信号は、差動回路215に差動的に印加
されるパルス信号からのみ得られる。この出力パルス信
号は、トランジスタ216及び218のコレクタ電極で
生成され、パルス信号IN1P、IN1Nから、実質的
に、遅延回路215により示される固有の遅延だけ遅延
する。従って、電流調整トランジスタ214がオフのと
きには、可調整遅延回路215から得られる出力パルス
信号は図10Dに(その補相と共に)示されたものとな
る。
【0094】次に、電流調整トランジスタ214に電源
224から供給される制御電圧が最大電圧、即ち基準電
圧VREF レベルよりも充分に高いものと仮定する。その
結果、電流調整トランジスタ214はオンとなり、その
エミッタ電圧が電流調整トランジスタ212をバックバ
イアスするに充分な高さとなる。かくて、その電流調整
トランジスタはオフとなり、電流源210により供給さ
れる電流の実質的に全てがいまや差動回路217を経由
して流れる。差動回路215がオフであるので、可調整
遅延回路305により生成される出力パルスは、トラン
ジスタ220及び222のコレクタ電極(この電極は、
トランジスタ216及び218のコレクタ電極と共通に
接続されている)に現れ、この出力パルスには、差動回
路217に差動的に印加されたパルスのみが寄与する。
この入力パルスは図10Cに示されており、また、電流
調整トランジスタ212がオフのときに、例えばトラン
ジスタ220のコレクタ電極に生成される出力パルスは
図10Eに示されたものである。この出力パルスは、図
10Cに示された入力パルスの発生時刻から、実質的に
差動回路217により示される固有の遅延のみだけ遅れ
ている。(補相出力パルスがトランジスタ222のコレ
クタに生成されるが、この補相出力パルスは示されてい
ないことが理解できよう。)次に、電源224により電
流調整トランジスタ214に印加される制御電圧が前述
の最小から最大レベル迄の間で変化するときには、トラ
ンジスタ214の導電度並びに電流調整トランジスタ2
12の導電度は変化する。その結果、図10Bの入力パ
ルスと図10Cの入力パルスとは、この制御電圧で決定
される比率で混合される。夫々の入力パルスは、同様な
波形であり、単に互いから遅れているのであるから、こ
の比例的な混合により、遷移が夫々の入力パルスの比例
的成分から構成される出力パルスが得られる。遷移の中
間点に対応するレベルは、そこを過ぎるときに立上がり
パルスを表す良好な基準を与える。図10B及び10C
の入力パルスを比例的に混合する効果は、この中間点の
発生時刻を移行させ、また従って、図10Bに示された
入力パルスから、出力パルスの発生時刻を移行若しくは
遅延させる。かくて、図11に示される可調整遅延回路
は、図10D及び10Eの斜線部分により表された範囲
で移行が生ずる出力パルスを生成する。
【0095】本発明は、様々な実施例を参照して特に示
され且つ記述されたが、様々な変化及び修正が本発明の
精神及び範囲から離れることなくなされ得ることは当業
者に理解されよう。幾らかの代替例がはっきりと述べら
れたが、添付の請求の範囲が、明細書で記述された実施
例及び論じられた代替例並びにそれらの全ての等価なも
のをその範囲とすることを意図するものである。
【図面の簡単な説明】
【図1】本発明と共に使用されるスイッチツリーの一実
施例の回路図
【図2】本発明と共に使用されるスイッチツリーの別の
実施例の回路図
【図3】3A〜3Uは、図1に示された実施例の作動の
理解に有用なタイミング線図
【図4】4A〜4Mは、図2に示された実施例の作動の
理解に有用なタイミング線図
【図5】図2の実施例の一部の回路図
【図6】6A〜6Eは、図5の実施例の記憶素子にサン
プルが読出し/書込みされる様子を理解するのに有用な
波形線図
【図7】本発明の一実施例を示す回路図
【図8】8A〜8Cは本発明の作動を理解するために有
用な波形線図
【図9】本発明の別の視点を示すブロック線図
【図10】10A〜10Hは、図9に示した実施例のた
めのサンプリングクロックパルスが生成される様子を理
解するのに有用な波形線図
【図11】図9の実施例のサンプリングクロックパルス
を生成するために使用される遅延調整回路の好ましい実
施例の回路図
【符号の説明】
12 入力セット(レベル) 13、14 差動トランジスタ 18、19、22、23、25、27、31、33、3
5、37シフトレジスタ 20、32 中間セット(レベル) 24、26、28、30、41、43、45、47出力
セット(レベル) 401 〜4016 A/D変換器 202、204 通過トランジスタ 203、205 放出トランジスタ 206〜209 配列トランジスタ 305、307 可調整遅延トランジスタ
フロントページの続き (56)参考文献 欧州特許出願公開111055(EP,A 2) 欧州特許出願公開365732(EP,A 1) 欧州特許出願公開130324(EP,A 1) 米国特許3142822(US,A) 米国特許3312941(US,A) 米国特許3820112(US,A) 米国特許3978329(US,A) 米国特許4795923(US,A) 米国特許4864558(US,A) 米国特許3061682(US,A) 米国特許3182202(US,A) 米国特許3614327(US,A) 米国特許3885167(US,A) 米国特許4618788(US,A) 米国特許4862020(US,A) (58)調査した分野(Int.Cl.7,DB名) H03M 1/00 - 1/88

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項1】 入力電流信号の高速サンプリング用電流
    切換え装置であって、 入力セットと出力セットを含むカスケードされた電流ス
    イッチサンプリング手段の複数のセットにおいて、 前記カスケードされた電流スイッチサンプリング手段の
    各セットが、1つの入力と複数の出力を有する少なくと
    も1つの電流スイッチサンプリング回路を含み、該入力
    に供給された電流を該出力のうちの選択された出力にス
    イッチするため、供給されたサンプリング信号に反応
    し、 1つのセット内の電流スイッチサンプリング回路の入力
    が、通常作動時に前段のセットの電流スイッチサンプリ
    ング回路の各出力から電流サンプルを受け取るため、前
    段のセットの電流スイッチサンプリング回路の各出力に
    結合されて成る、カスケードされた電流スイッチサンプ
    リング手段の複数のセットと; 前記サンプリング信号の所定のトランジションに応答し
    て、スイッチされた電流サンプルを選択的に放出するた
    め、所定のセット内の電流スイッチサンプリング回路の
    所定の出力に連結した電流放出手段と; 前記サンプリング信号を発生するクロック発生器とを備
    えることを特徴とする入力電流信号の高速サンプリング
    用電流切換え装置。
  2. 【請求項2】 前記電流放出手段が、 所定のセット内の電流スイッチサンプリング回路の選択
    された出力と後段のセット内の電流スイッチサンプリン
    グ回路の入力との間に接続され、前記電流サンプルを通
    過させるために選択的に付勢される通過手段と、 前記通過手段と並列に接続され、前記所定のセット内の
    電流スイッチサンプリング回路の前記選択された出力か
    ら前記電流サンプルを放出する放出手段と、 前記通過手段及び前記放出手段を選択的に作動させる制
    御手段とを備えることを特徴とする請求項1記載の電流
    切換え装置。
  3. 【請求項3】 前記通過手段及び前記放出手段がバイポ
    ーラトランジスタから成ることを特徴とする請求項2記
    載の電流切換え装置。
  4. 【請求項4】 前記通過手段及び前記放出手段がMOS
    トランジスタから成ることを特徴とする請求項2記載の
    電流切換え装置。
  5. 【請求項5】 前記制御手段は、全ての前記電流サンプ
    ルが前記所定のセット内の電流スイッチサンプリング回
    路の前記選択された出力から前記後段のセット内の電流
    スイッチサンプリング回路に供給されることを禁止する
    ために前記放出手段を作動させ得ることを特徴とする請
    求項2記載の電流切換え装置。
  6. 【請求項6】 m及びnを夫々整数で且つmがnよりも
    小さい数として、前記制御手段は、n個の連続する全て
    の電流サンプルの内m個が前記所定のセットから後段の
    セットに送られるように前記通過手段を周期的に繰返し
    作動させ得ることを特徴とする請求項2記載の電流切換
    え装置。
  7. 【請求項7】 所定のセット内の電流スイッチサンプリ
    ング回路の選択された出力に結合され、前記選択された
    出力の1つから、通常作動時に前記電流サンプルが印加
    される入力とは異なる後段のセット内の電流スイッチサ
    ンプリング回路の入力に、電流サンプルを切換えるため
    の配列手段を更に備えることを特徴とする請求項1記載
    の電流切換え装置。
  8. 【請求項8】 前記配列手段は、前記電流サンプルを前
    記所定のセット内の電流スイッチサンプリング回路の前
    記選択された出力から前記後段のセット内の電流スイッ
    チサンプリング回路の入力に選択的に切り換えるための
    操作可能な複数のスイッチ要素と、該スイッチ要素を選
    択的に作動させる操作手段とを備えることを特徴とする
    請求項7記載の電流切換え装置。
  9. 【請求項9】 前記操作手段は、前記スイッチ要素を順
    次に作動させる手段を含むことを特徴とする請求項8記
    載の電流切換え装置。
  10. 【請求項10】 請求項1から9いずれか1項記載の電
    流切換え装置を複数備えた電流切換えシステムであっ
    て、 前記複数の電流切換え装置のクロック発生器が、1つの
    共通のクロック発生手段から構成されるものであり、 該クロック発生手段が、 第一パルス信号を発生する基準クロック発生器と、 前記第一パルス信号が差動的に印加される第一差動回路
    手段、前記第一パルス信号よりも遅延する第二パルス信
    号が差動的に印加される第二差動回路手段、前記第一及
    び第二差動回路手段に電流を供給する電流供給手段、該
    電流供給手段により前記差動回路手段の一方に供給され
    る電流を他方の前記差動回路手段に供給される電流に対
    して相対的に変化させる電流調整手段、および前記第一
    及び第二差動回路手段に結合され、前記第一パルスに対
    応する第一時刻と前記第二パルスに対応する第二時刻と
    の間で前記電流調整手段の関数として変化する立上がり
    時刻に出力パルスを生成する出力手段を有し、前記第一
    パルス信号よりも所定の調整可能な時間だけ遅延させた
    出力パルスを生成する少なくとも1つの可調整遅延回路
    とを有し、 第一パルス信号および前記少なくとも1つの可調整遅延
    回路において生成された前記出力パルスが、それぞれ前
    記複数の電流切換え装置において前記サンプリング信号
    として利用されることを特徴とする電流切換えシステ
    ム。
  11. 【請求項11】 前記電流供給手段が前記電流調整手段
    により前記差動回路手段の一方と結合されており、前記
    電流供給手段を他方の差動回路手段と結合する基準手段
    を更に備えることを特徴とする請求項10記載の電流切
    換えシステム。
  12. 【請求項12】 前記基準手段が、制御入力と該制御入
    力に一定の基準電圧を供給する手段とを有する可変導通
    手段を備えることを特徴とする請求項11記載の電流切
    換えシステム。
  13. 【請求項13】 前記基準手段及び前記電流調整手段が
    差動接続されたトランジスタ手段を備え、該トランジス
    タ手段は、共通に且つ前記電流供給手段に接続されるエ
    ミッタ回路と、前記第一及び第二差動回路手段の対応す
    る一方と接続されるコレクタ回路とを有することを特徴
    とする請求項11記載の電流切換えシステム。
  14. 【請求項14】 前記差動接続されたトランジスタ手段
    の一方に一定の基準電圧を供給する手段と、他方の前記
    トランジスタ手段に可変電圧を供給して前記差動接続さ
    れたトランジスタ手段の導電度を変化させる手段とを更
    に備えることを特徴とする請求項13記載の電流切換え
    システム。
  15. 【請求項15】 前記第一及び第二差動回路手段が固有
    の遅延を示し、前記出力パルスの立上がり時刻が、前記
    固有の遅延及び前記出力パルスの立上がり時刻との和に
    実質的に等しいことを特徴とする請求項14記載の電流
    切換えシステム。
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