JP3435941B2 - データ転送システム及びコンピュータシステム並びに活線挿抜用機能回路基板 - Google Patents
データ転送システム及びコンピュータシステム並びに活線挿抜用機能回路基板Info
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- JP3435941B2 JP3435941B2 JP30408795A JP30408795A JP3435941B2 JP 3435941 B2 JP3435941 B2 JP 3435941B2 JP 30408795 A JP30408795 A JP 30408795A JP 30408795 A JP30408795 A JP 30408795A JP 3435941 B2 JP3435941 B2 JP 3435941B2
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Description
【０００１】
【発明の属する技術分野】本発明は、活線挿抜可能な機
能回路基板及びそれを用いたデータ転送システム及びコ
ンピュータシステムに関する。
能回路基板及びそれを用いたデータ転送システム及びコ
ンピュータシステムに関する。
【０００２】
【従来の技術】コンピュータを初めとする電子情報処理
装置は、処理性能・信頼性の向上が要求されている。特
に電子情報処理装置内の多数の機能回路を接続するバス
においては、バス動作を停止或いは休止させずに、即
ち、バスのデータ転送を中断せずに、このバスに接続さ
れた機能回路を抜去あるいは新たな機能回路を接続させ
て保守を行うために活線挿抜技術が必要になっている。
装置は、処理性能・信頼性の向上が要求されている。特
に電子情報処理装置内の多数の機能回路を接続するバス
においては、バス動作を停止或いは休止させずに、即
ち、バスのデータ転送を中断せずに、このバスに接続さ
れた機能回路を抜去あるいは新たな機能回路を接続させ
て保守を行うために活線挿抜技術が必要になっている。
【０００３】この活線挿抜に関する従来技術として、特
開平２−１２５３１４号公報および特開平４−８８４０
９号公報が知られている。前者の従来技術は、バス配線
と機能回路間にバスインタフェース回路を設けて、この
バスインタフェース回路の動作をオン・オフ制御するこ
とでバス動作を休止させることなく挿抜を実現するもの
である。また後者の従来技術は、バス配線と機能回路間
にＭＯＳ電界効果トランジスタ等のスイッチング素子を
設けてこれをオン・オフすることにより活線挿抜を実現
するものである。
開平２−１２５３１４号公報および特開平４−８８４０
９号公報が知られている。前者の従来技術は、バス配線
と機能回路間にバスインタフェース回路を設けて、この
バスインタフェース回路の動作をオン・オフ制御するこ
とでバス動作を休止させることなく挿抜を実現するもの
である。また後者の従来技術は、バス配線と機能回路間
にＭＯＳ電界効果トランジスタ等のスイッチング素子を
設けてこれをオン・オフすることにより活線挿抜を実現
するものである。
【０００４】
【発明が解決しようとする課題】前者の従来技術におい
ては、バスインタフェース回路を新たに設けることによ
りこのバスインタフェース回路における信号遅延時間が
余分に必要となる。即ち、前記バスインタフェース回路
を、バイポーラ或いはＭＯＳトランジスタで構成する場
合、この遅延時間は約２〜１０ｎｓとなってしまう。そ
の結果、バス動作周波数の向上が制限されてしまい、バ
スの高速化を図ることが難しいという課題を有してい
た。このように、前者の従来技術においては、バスの高
速化に対応できるようにする点について考慮されていな
かった。
ては、バスインタフェース回路を新たに設けることによ
りこのバスインタフェース回路における信号遅延時間が
余分に必要となる。即ち、前記バスインタフェース回路
を、バイポーラ或いはＭＯＳトランジスタで構成する場
合、この遅延時間は約２〜１０ｎｓとなってしまう。そ
の結果、バス動作周波数の向上が制限されてしまい、バ
スの高速化を図ることが難しいという課題を有してい
た。このように、前者の従来技術においては、バスの高
速化に対応できるようにする点について考慮されていな
かった。
【０００５】また、後者の従来技術においては、スイッ
チング素子での遅延は小さく高速化に適している。しか
し、機能回路と、機能回路とスイッチング素子を繋ぐ線
路の持つ静電容量により、スイッチングした瞬間にバス
信号にノイズが生じ、このノイズのためにバス上の他の
機能回路が誤動作してしまうという課題があった。上記
の如く、バス上にノイズが生じるのは、バスの電位と挿
入される機能回路の線路の電位が異なる場合、スイッチ
ング素子が導通した瞬間にこの電位差のため充放電が生
じるからである。
チング素子での遅延は小さく高速化に適している。しか
し、機能回路と、機能回路とスイッチング素子を繋ぐ線
路の持つ静電容量により、スイッチングした瞬間にバス
信号にノイズが生じ、このノイズのためにバス上の他の
機能回路が誤動作してしまうという課題があった。上記
の如く、バス上にノイズが生じるのは、バスの電位と挿
入される機能回路の線路の電位が異なる場合、スイッチ
ング素子が導通した瞬間にこの電位差のため充放電が生
じるからである。
【０００６】本発明の目的は、上記従来技術の課題を解
決すべく、稼働中の装置及び装置内のバス転送を停止或
いは休止させることなく機能回路基板を活線挿抜可能に
した、データ転送システム及びコンピュータシステム並
びにそこに用いる活線挿抜可能な機能回路基板を提供す
ることにある。また本発明の目的は、バスの高速化に対
応でき、バス上の他の機能回路が誤動作しないように機
能回路基板を活線挿抜可能にしたデータ転送システム及
びコンピュータシステム並びに活線挿抜用機能回路基板
を提供することにある。
決すべく、稼働中の装置及び装置内のバス転送を停止或
いは休止させることなく機能回路基板を活線挿抜可能に
した、データ転送システム及びコンピュータシステム並
びにそこに用いる活線挿抜可能な機能回路基板を提供す
ることにある。また本発明の目的は、バスの高速化に対
応でき、バス上の他の機能回路が誤動作しないように機
能回路基板を活線挿抜可能にしたデータ転送システム及
びコンピュータシステム並びに活線挿抜用機能回路基板
を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、データを転送するバスを備えたデータ転
送システムであって、機能回路を設け、更に該機能回路
の入出力信号路に並列接続した抵抗とスイッチング素子
とを備えた機能回路基板を、前記並列接続した抵抗とス
イッチング素子との入出力端に設けられたコネクタによ
り前記バスに対して挿抜可能に形成したことを特徴とす
るデータ転送システムである。
に、本発明は、データを転送するバスを備えたデータ転
送システムであって、機能回路を設け、更に該機能回路
の入出力信号路に並列接続した抵抗とスイッチング素子
とを備えた機能回路基板を、前記並列接続した抵抗とス
イッチング素子との入出力端に設けられたコネクタによ
り前記バスに対して挿抜可能に形成したことを特徴とす
るデータ転送システムである。
【０００８】また本発明は、データを転送するバス配線
を備えたデータ転送システムであって、機能回路を設
け、更に該機能回路の入出力信号路上において並列接続
したプリチャージ用抵抗とスイッチング素子とをコネク
タの近傍に該コネクタに接続して備えた機能回路基板
を、前記コネクタにより前記バス配線に対して挿抜可能
に形成したことを特徴とするデータ転送システムであ
る。
を備えたデータ転送システムであって、機能回路を設
け、更に該機能回路の入出力信号路上において並列接続
したプリチャージ用抵抗とスイッチング素子とをコネク
タの近傍に該コネクタに接続して備えた機能回路基板
を、前記コネクタにより前記バス配線に対して挿抜可能
に形成したことを特徴とするデータ転送システムであ
る。
【０００９】また本発明は、データを転送するバスを備
えたデータ転送システムであって、機能回路を設け、更
に該機能回路の入出力信号路に並列接続したプリチャー
ジ用抵抗とスイッチング素子とを備え、該スイッチング
素子の導通を、前記バスのデータ転送に用いられるバス
クロックを該バスクロック周期以下で遅延させた遅延ク
ロックを用いて同期化して制御するスイッチング制御手
段を備えた機能回路基板を、前記並列接続した抵抗とス
イッチング素子との入出力端に設けられたコネクタによ
り前記バスに対して挿抜可能に形成したことを特徴とす
るデータ転送システムである。
えたデータ転送システムであって、機能回路を設け、更
に該機能回路の入出力信号路に並列接続したプリチャー
ジ用抵抗とスイッチング素子とを備え、該スイッチング
素子の導通を、前記バスのデータ転送に用いられるバス
クロックを該バスクロック周期以下で遅延させた遅延ク
ロックを用いて同期化して制御するスイッチング制御手
段を備えた機能回路基板を、前記並列接続した抵抗とス
イッチング素子との入出力端に設けられたコネクタによ
り前記バスに対して挿抜可能に形成したことを特徴とす
るデータ転送システムである。
【００１０】また本発明は、データを転送するバス配線
を備えたデータ転送システムであって、機能回路を設
け、更に該機能回路の入出力信号路上において並列接続
したプリチャージ用抵抗とスイッチング素子とをコネク
タの近傍に該コネクタに接続して備え、前記スイッチン
グ素子の導通を、前記バス配線においてデータ転送に用
いられるバスクロックを該バスクロック周期以下で遅延
させた遅延クロックを用いて同期化して制御するスイッ
チング制御手段を備えた機能回路基板を、前記コネクタ
により前記バス配線に対して挿抜可能に形成したことを
特徴とするデータ転送システムである。
を備えたデータ転送システムであって、機能回路を設
け、更に該機能回路の入出力信号路上において並列接続
したプリチャージ用抵抗とスイッチング素子とをコネク
タの近傍に該コネクタに接続して備え、前記スイッチン
グ素子の導通を、前記バス配線においてデータ転送に用
いられるバスクロックを該バスクロック周期以下で遅延
させた遅延クロックを用いて同期化して制御するスイッ
チング制御手段を備えた機能回路基板を、前記コネクタ
により前記バス配線に対して挿抜可能に形成したことを
特徴とするデータ転送システムである。
【００１１】また本発明は、データを転送するバスを備
えたデータ転送システムであって、機能回路を設け、更
に該機能回路の入出力信号路に並列接続したプリチャー
ジ用抵抗とスイッチング素子とを備え、該スイッチング
素子の導通を、基板挿入完了信号に基づいて制御するス
イッチング制御手段を備えた機能回路基板を、前記並列
接続した抵抗とスイッチング素子との入出力端に設けら
れたコネクタにより前記バスに対して挿抜可能に形成し
たことを特徴とするデータ転送システムである。
えたデータ転送システムであって、機能回路を設け、更
に該機能回路の入出力信号路に並列接続したプリチャー
ジ用抵抗とスイッチング素子とを備え、該スイッチング
素子の導通を、基板挿入完了信号に基づいて制御するス
イッチング制御手段を備えた機能回路基板を、前記並列
接続した抵抗とスイッチング素子との入出力端に設けら
れたコネクタにより前記バスに対して挿抜可能に形成し
たことを特徴とするデータ転送システムである。
【００１２】また本発明は、データを転送するバス配線
を備えたデータ転送システムであって、機能回路を設
け、更に該機能回路の入出力信号路上において並列接続
したプリチャージ用抵抗とスイッチング素子とをコネク
タの近傍に該コネクタに接続して備え、前記スイッチン
グ素子の導通を、基板挿入完了信号に基づいて制御する
スイッチング制御手段を備えた機能回路基板を、前記コ
ネクタにより前記バス配線に対して挿抜可能に形成した
ことを特徴とするデータ転送システムである。
を備えたデータ転送システムであって、機能回路を設
け、更に該機能回路の入出力信号路上において並列接続
したプリチャージ用抵抗とスイッチング素子とをコネク
タの近傍に該コネクタに接続して備え、前記スイッチン
グ素子の導通を、基板挿入完了信号に基づいて制御する
スイッチング制御手段を備えた機能回路基板を、前記コ
ネクタにより前記バス配線に対して挿抜可能に形成した
ことを特徴とするデータ転送システムである。
【００１３】また本発明は、データを転送するバス配線
を備えたデータ転送システムであって、機能回路を設
け、更に該機能回路の入出力信号路上において並列接続
したプリチャージ用抵抗とスイッチング素子とをコネク
タの近傍に該コネクタに接続して備え、前記スイッチン
グ素子の導通を、前記バス配線においてデータ転送に用
いられるバスクロックを該バスクロック周期以下で遅延
させた遅延クロックを用いて同期化し、基板挿入完了信
号に基づいて制御するスイッチング制御手段を備えた機
能回路基板を、前記コネクタにより前記バス配線に対し
て挿抜可能に形成したことを特徴とするデータ転送シス
テムである。
を備えたデータ転送システムであって、機能回路を設
け、更に該機能回路の入出力信号路上において並列接続
したプリチャージ用抵抗とスイッチング素子とをコネク
タの近傍に該コネクタに接続して備え、前記スイッチン
グ素子の導通を、前記バス配線においてデータ転送に用
いられるバスクロックを該バスクロック周期以下で遅延
させた遅延クロックを用いて同期化し、基板挿入完了信
号に基づいて制御するスイッチング制御手段を備えた機
能回路基板を、前記コネクタにより前記バス配線に対し
て挿抜可能に形成したことを特徴とするデータ転送シス
テムである。
【００１４】また本発明は、データを転送するバスをコ
ンピュータに接続したコンピュータシステムであって、
機能回路を設け、更に該機能回路の入出力信号路に並列
接続したプリチャージ用抵抗とスイッチング素子とを備
えた機能回路基板を、前記並列接続した抵抗とスイッチ
ング素子との入出力端に設けられたコネクタにより前記
バスに対して挿抜可能に形成したことを特徴とするコン
ピュータシステムである。
ンピュータに接続したコンピュータシステムであって、
機能回路を設け、更に該機能回路の入出力信号路に並列
接続したプリチャージ用抵抗とスイッチング素子とを備
えた機能回路基板を、前記並列接続した抵抗とスイッチ
ング素子との入出力端に設けられたコネクタにより前記
バスに対して挿抜可能に形成したことを特徴とするコン
ピュータシステムである。
【００１５】また本発明は、データを転送するバスをコ
ンピュータに接続したコンピュータシステムであって、
機能回路を設け、更に該機能回路の入出力信号路に並列
接続したプリチャージ用抵抗とスイッチング素子とを備
え、該スイッチング素子の導通を、前記バスのデータ転
送に用いられるバスクロックを該バスクロック周期以下
で遅延させた遅延クロックを用いて同期化して制御する
スイッチング制御手段を備えた機能回路基板を、前記並
列接続した抵抗とスイッチング素子との入出力端に設け
られたコネクタにより前記バスに対して挿抜可能に形成
したことを特徴とするコンピュータシステムである。
ンピュータに接続したコンピュータシステムであって、
機能回路を設け、更に該機能回路の入出力信号路に並列
接続したプリチャージ用抵抗とスイッチング素子とを備
え、該スイッチング素子の導通を、前記バスのデータ転
送に用いられるバスクロックを該バスクロック周期以下
で遅延させた遅延クロックを用いて同期化して制御する
スイッチング制御手段を備えた機能回路基板を、前記並
列接続した抵抗とスイッチング素子との入出力端に設け
られたコネクタにより前記バスに対して挿抜可能に形成
したことを特徴とするコンピュータシステムである。
【００１６】また本発明は、機能回路を設け、該機能回
路の入出力信号路上において並列接続したプリチャージ
用抵抗及びスイッチング素子をコネクタの近傍に該コネ
クタに接続して備えたことを特徴とする活線挿抜用機能
回路基板である。
路の入出力信号路上において並列接続したプリチャージ
用抵抗及びスイッチング素子をコネクタの近傍に該コネ
クタに接続して備えたことを特徴とする活線挿抜用機能
回路基板である。
【００１７】また本発明は、機能回路を設け、該機能回
路の入出力信号路上において並列接続したプリチャージ
用抵抗及びスイッチング素子をコネクタの近傍に該コネ
クタに接続して備え、バスにおいてデータ転送に用いら
れるバスクロックを入力する入力手段を有し、該入力手
段で入力されたバスクロックを該バスクロック周期以下
で遅延させた遅延クロックを用いて同期化して制御する
スイッチング制御手段を備えたことを特徴とする活線挿
抜用機能回路基板である。
路の入出力信号路上において並列接続したプリチャージ
用抵抗及びスイッチング素子をコネクタの近傍に該コネ
クタに接続して備え、バスにおいてデータ転送に用いら
れるバスクロックを入力する入力手段を有し、該入力手
段で入力されたバスクロックを該バスクロック周期以下
で遅延させた遅延クロックを用いて同期化して制御する
スイッチング制御手段を備えたことを特徴とする活線挿
抜用機能回路基板である。
【００１８】また本発明は、機能回路を設け、該機能回
路の入出力信号路上において並列接続したプリチャージ
用抵抗及びスイッチング素子をコネクタの近傍に該コネ
クタに接続して備え、バスにおいてデータ転送に用いら
れるバスクロックと基板挿入完了信号とを入力する入力
手段を有し、該入力手段で入力されたバスクロックを該
バスクロック周期以下で遅延させた遅延クロックを用い
て同期化し、前記入力手段で入力された基板挿入完了信
号に基づいて制御するスイッチング制御手段を備えたこ
とを特徴とする活線挿抜用機能回路基板である。
路の入出力信号路上において並列接続したプリチャージ
用抵抗及びスイッチング素子をコネクタの近傍に該コネ
クタに接続して備え、バスにおいてデータ転送に用いら
れるバスクロックと基板挿入完了信号とを入力する入力
手段を有し、該入力手段で入力されたバスクロックを該
バスクロック周期以下で遅延させた遅延クロックを用い
て同期化し、前記入力手段で入力された基板挿入完了信
号に基づいて制御するスイッチング制御手段を備えたこ
とを特徴とする活線挿抜用機能回路基板である。
【００１９】また本発明は、前記データ転送システムま
たはコンピュータシステムまたは活線挿抜用機能回路基
板において、前記機能回路基板のスイッチング素子とし
て、ＭＯＳ電界効果型トランジスタで形成することを特
徴とする。また本発明は、前記データ転送システムまた
はコンピュータシステムまたは活線挿抜用機能回路基板
において、前記機能回路基板の抵抗を、２００Ω以上の
抵抗値で形成したことを特徴とする。また本発明は、前
記データ転送システムまたはコンピュータシステムまた
は活線挿抜用機能回路基板において、前記機能回路基板
の抵抗を、１３００Ω以下の抵抗値で形成したことを特
徴とする。
たはコンピュータシステムまたは活線挿抜用機能回路基
板において、前記機能回路基板のスイッチング素子とし
て、ＭＯＳ電界効果型トランジスタで形成することを特
徴とする。また本発明は、前記データ転送システムまた
はコンピュータシステムまたは活線挿抜用機能回路基板
において、前記機能回路基板の抵抗を、２００Ω以上の
抵抗値で形成したことを特徴とする。また本発明は、前
記データ転送システムまたはコンピュータシステムまた
は活線挿抜用機能回路基板において、前記機能回路基板
の抵抗を、１３００Ω以下の抵抗値で形成したことを特
徴とする。
【００２０】即ち、本発明は、バスに接続される機能回
路基板上の入出力信号路上に、抵抗を並列接続したスイ
ッチング素子を設け、前記抵抗と前記スイッチング素子
を前記機能回路基板のコネクタ近傍に実装し、更に前記
機能回路基板の挿入の際、挿入が完了し、前記機能回路
基板への給電が安定した後で前記スイッチング素子を導
通するよう制御し、稼働中に機能回路を含む機能回路基
板を、前記装置内のバスを停止或いは休止することなく
挿入或いは抜去することを可能にしたことを特徴とする
ものである。
路基板上の入出力信号路上に、抵抗を並列接続したスイ
ッチング素子を設け、前記抵抗と前記スイッチング素子
を前記機能回路基板のコネクタ近傍に実装し、更に前記
機能回路基板の挿入の際、挿入が完了し、前記機能回路
基板への給電が安定した後で前記スイッチング素子を導
通するよう制御し、稼働中に機能回路を含む機能回路基
板を、前記装置内のバスを停止或いは休止することなく
挿入或いは抜去することを可能にしたことを特徴とする
ものである。
【００２１】また本発明は、特に挿入時において、スイ
ッチング素子を遅延させたバスクロックに同期制御させ
ることで、スイッチングにより発生するノイズの影響を
防ぐことを特徴とするものである。
ッチング素子を遅延させたバスクロックに同期制御させ
ることで、スイッチングにより発生するノイズの影響を
防ぐことを特徴とするものである。
【００２２】
【発明の実施の形態】本発明の第１の実施例を図１を用
いて具体的に説明する。１は、コンピュータを初めとす
る電子情報処理装置においてＣＰＵが直接または間接的
に接続され、またはコンピュータを初めとする電子情報
処理装置内において、データを転送するためのバス配線
であり、バックパネル５に配線されている。３は、挿抜
可能な機能回路基板である。ここでは図示していない
が、このバス配線１には、複数の機能回路が接続されて
いる。これら機能回路のいずれかにＣＰＵが接続される
場合もある。４はコネクタであり、機能回路基板３は、
このコネクタ４を介してバックパネル５に接続される。
いて具体的に説明する。１は、コンピュータを初めとす
る電子情報処理装置においてＣＰＵが直接または間接的
に接続され、またはコンピュータを初めとする電子情報
処理装置内において、データを転送するためのバス配線
であり、バックパネル５に配線されている。３は、挿抜
可能な機能回路基板である。ここでは図示していない
が、このバス配線１には、複数の機能回路が接続されて
いる。これら機能回路のいずれかにＣＰＵが接続される
場合もある。４はコネクタであり、機能回路基板３は、
このコネクタ４を介してバックパネル５に接続される。
【００２３】１０は、機能回路基板３に実装された機能
回路であり、この機能回路１０は、バス配線１に、コネ
クタ４とスイッチング素子１１、プリチャージ用抵抗１
２、及び配線（引出線）１３を介して接続されている。
ここでスイッチング素子１１は、ＭＯＳ電界効果トラン
ジスタで表記したが、他の高速動作が可能なリレーやバ
イポーラトランジスタで構成されたスイッチなどでも良
い。そしてこのスイッチング素子１１とプリチャージ用
抵抗１２は、並列接続されている。また、機能回路１０
は、静電容量を持ち、特にＣ−ＭＯＳ ＬＳＩは容量が
大きい。Ｃ−ＭＯＳの場合、約１０〜１５ｐＦ程度ある
のが普通である。なお、図１では、スイッチング素子１
１とプリチャージ用抵抗１２を、コネクタ４と配線１３
との間に一組挿入しているが、実際には、少なくとも機
能回路基板３から出力される信号線すべてに挿入する。
回路であり、この機能回路１０は、バス配線１に、コネ
クタ４とスイッチング素子１１、プリチャージ用抵抗１
２、及び配線（引出線）１３を介して接続されている。
ここでスイッチング素子１１は、ＭＯＳ電界効果トラン
ジスタで表記したが、他の高速動作が可能なリレーやバ
イポーラトランジスタで構成されたスイッチなどでも良
い。そしてこのスイッチング素子１１とプリチャージ用
抵抗１２は、並列接続されている。また、機能回路１０
は、静電容量を持ち、特にＣ−ＭＯＳ ＬＳＩは容量が
大きい。Ｃ−ＭＯＳの場合、約１０〜１５ｐＦ程度ある
のが普通である。なお、図１では、スイッチング素子１
１とプリチャージ用抵抗１２を、コネクタ４と配線１３
との間に一組挿入しているが、実際には、少なくとも機
能回路基板３から出力される信号線すべてに挿入する。
【００２４】１４は、スイッチング素子１１のオン・オ
フを制御するスイッチング制御手段である。機能回路基
板３への給電は、挿入時にコネクタ４の他のピンに割り
当てられている電源・グランドピンを通じて行っても良
いし、別に設けたコネクタ等の接続手段を介して行って
も良い。機能回路基板３を活線挿入する場合、コネクタ
４が完全に接続された後で且つ機能回路基板３への給電
が安定した後、システムは機能回路１０をリセットし、
スイッチング制御手段１４は、スイッチング素子１１を
非導通状態から導通状態へと制御する。このコネクタ４
の接続完了の検出は、ユーザが別に設けられたスイッチ
をオンにすることにより行ってもいいし、コネクタ４に
設けられた他のピンより短い最短ピンの接触を検出する
等して自動的に挿入完了を検出することも可能である。
フを制御するスイッチング制御手段である。機能回路基
板３への給電は、挿入時にコネクタ４の他のピンに割り
当てられている電源・グランドピンを通じて行っても良
いし、別に設けたコネクタ等の接続手段を介して行って
も良い。機能回路基板３を活線挿入する場合、コネクタ
４が完全に接続された後で且つ機能回路基板３への給電
が安定した後、システムは機能回路１０をリセットし、
スイッチング制御手段１４は、スイッチング素子１１を
非導通状態から導通状態へと制御する。このコネクタ４
の接続完了の検出は、ユーザが別に設けられたスイッチ
をオンにすることにより行ってもいいし、コネクタ４に
設けられた他のピンより短い最短ピンの接触を検出する
等して自動的に挿入完了を検出することも可能である。
【００２５】活線抜去を行う場合、IEEE 896.2(Futureb
us+,Physical Layer Specifications & Profile) にも
記載されているように、機能回路基板３は、システム側
から、活線抜去されることを通知されると、次のことを
行う。
us+,Physical Layer Specifications & Profile) にも
記載されているように、機能回路基板３は、システム側
から、活線抜去されることを通知されると、次のことを
行う。
【００２６】（１）現在進行中のすべての仕事を完了す
る。
る。
【００２７】（２）自基板がこれ以上のバス・トランザ
クションに参加しないようにする。
クションに参加しないようにする。
【００２８】（３）バスのすべての出力をリリースする
（高抵抗状態にする）。
（高抵抗状態にする）。
【００２９】ここで本発明では、機能回路基板３がシス
テム側から活線抜去を通知されると、上述のように機能
回路１０のバスアクセスやコントロール信号等の出力を
停止した後、且つ、スイッチング制御手段１４はシステ
ム側から活線抜去を通知されると、機能回路基板３が抜
去される前に、スイッチング素子１１を導通状態から非
導通状態へと制御する。
テム側から活線抜去を通知されると、上述のように機能
回路１０のバスアクセスやコントロール信号等の出力を
停止した後、且つ、スイッチング制御手段１４はシステ
ム側から活線抜去を通知されると、機能回路基板３が抜
去される前に、スイッチング素子１１を導通状態から非
導通状態へと制御する。
【００３０】以上のように、活線抜去の前にスイッチン
グ素子１１を非導通にするので、仮に、機能回路１０が
故障しバス信号をリリースできないような、重度の障害
時でも、バス配線１や、他の機能回路基板に影響を与え
ることなく抜去できるという更なる効果がある。
グ素子１１を非導通にするので、仮に、機能回路１０が
故障しバス信号をリリースできないような、重度の障害
時でも、バス配線１や、他の機能回路基板に影響を与え
ることなく抜去できるという更なる効果がある。
【００３１】なお、スイッチング素子１１は、機能回路
基板３を挿入後スイッチング制御手段１４から導通信号
を受け取った時点から、機能回路基板３を抜去する前に
非導通信号を受け取るまでの機能回路１０が動作可能な
間中、導通しており、この状態ではスイッチング素子１
１での遅延は無視できるくらい小さい。そのためバスの
高速化に制限を与えることはない。
基板３を挿入後スイッチング制御手段１４から導通信号
を受け取った時点から、機能回路基板３を抜去する前に
非導通信号を受け取るまでの機能回路１０が動作可能な
間中、導通しており、この状態ではスイッチング素子１
１での遅延は無視できるくらい小さい。そのためバスの
高速化に制限を与えることはない。
【００３２】図４〜図７を用いて、本発明の第１の実施
例の動作と挿入時のノイズ低減効果を、図２に示す構成
と比較して説明する。図２に典型的なバックプレーンバ
ス方式においてバススイッチを用いた活線挿抜回路の等
価回路を示す。また、図中の各部に記載の数値は、後に
述べるシミュレーションの条件である。
例の動作と挿入時のノイズ低減効果を、図２に示す構成
と比較して説明する。図２に典型的なバックプレーンバ
ス方式においてバススイッチを用いた活線挿抜回路の等
価回路を示す。また、図中の各部に記載の数値は、後に
述べるシミュレーションの条件である。
【００３３】図２に示す回路構成例において、１−１、
１−２はバックパネル５上でバスをなす伝送線路であ
る。３−１、３−２、３−３は、バックパネル５に挿抜
される機能回路基板であり、機能回路基板３−１、３−
３が装着され、バス１−１、１−２を通じてデータ転送
を行っている。そこに機能回路基板３−２のコネクタ４
が挿入され、機能回路基板３−２に給電される電圧が安
定した後、スイッチング素子１１を導通させるものであ
る。１３−１、１３−２、１３−３は、バス１−１、１
−２からの配線（引出線）であり、機能回路１０−１、
１０−２、１０−３（明示していない）の入出力バッフ
ァ２０−１、２０−２、２０−３に接続されている。
１−２はバックパネル５上でバスをなす伝送線路であ
る。３−１、３−２、３−３は、バックパネル５に挿抜
される機能回路基板であり、機能回路基板３−１、３−
３が装着され、バス１−１、１−２を通じてデータ転送
を行っている。そこに機能回路基板３−２のコネクタ４
が挿入され、機能回路基板３−２に給電される電圧が安
定した後、スイッチング素子１１を導通させるものであ
る。１３−１、１３−２、１３−３は、バス１−１、１
−２からの配線（引出線）であり、機能回路１０−１、
１０−２、１０−３（明示していない）の入出力バッフ
ァ２０−１、２０−２、２０−３に接続されている。
【００３４】ここで機能回路基板３−１の機能回路１０
から“Ｈ”データ（＝５Ｖ）が出力され、バス１−１、
１−２に接続されている他の機能回路基板３−２、３−
３は出力していないハイインピーダンス状態にあるもの
とする。さらに、機能回路基板３−２のスイッチング素
子１１は導通状態にあるものとする。即ち、等価回路的
には静電容量のみバス上に接続されている状態である。
このため機能回路１０−２、１０−３の入出力バッファ
２０−２、２０−３は、入出力回路の持つ静電容量で表
した。
から“Ｈ”データ（＝５Ｖ）が出力され、バス１−１、
１−２に接続されている他の機能回路基板３−２、３−
３は出力していないハイインピーダンス状態にあるもの
とする。さらに、機能回路基板３−２のスイッチング素
子１１は導通状態にあるものとする。即ち、等価回路的
には静電容量のみバス上に接続されている状態である。
このため機能回路１０−２、１０−３の入出力バッファ
２０−２、２０−３は、入出力回路の持つ静電容量で表
した。
【００３５】機能回路基板３−２において、もしスイッ
チング素子１１が無いとすると、半導体がＣ−ＭＯＳで
構成されているばあい、この静電容量は１０〜２０ｐＦ
であり、この実施例では１０ｐＦである。配線（引出
線）１３−２の長さは、接続される機能回路１０の大き
さに依存する。最近の多ピンＬＳＩで一辺が４０〜５０
ｍｍのパッケージも少なくないことから、５０〜１００
ｍｍに成ることもある。配線容量は、１ｃｍ当たり１．
０ｐＦ程度であるから、１ＬＳＩあたり５〜１０ｐＦと
なる。したがって線路の容量と機能回路の容量を合わせ
ると１５〜２０ｐＦとなりバス容量１５０〜２００ｐＦ
と比べて無視できないくらい大きくなり、バス信号に電
位差がある場合ノイズを発生させ得る。
チング素子１１が無いとすると、半導体がＣ−ＭＯＳで
構成されているばあい、この静電容量は１０〜２０ｐＦ
であり、この実施例では１０ｐＦである。配線（引出
線）１３−２の長さは、接続される機能回路１０の大き
さに依存する。最近の多ピンＬＳＩで一辺が４０〜５０
ｍｍのパッケージも少なくないことから、５０〜１００
ｍｍに成ることもある。配線容量は、１ｃｍ当たり１．
０ｐＦ程度であるから、１ＬＳＩあたり５〜１０ｐＦと
なる。したがって線路の容量と機能回路の容量を合わせ
ると１５〜２０ｐＦとなりバス容量１５０〜２００ｐＦ
と比べて無視できないくらい大きくなり、バス信号に電
位差がある場合ノイズを発生させ得る。
【００３６】他方、スイッチング素子が非導通の状態で
コネクタを挿入する場合のバス信号に与えるノイズの影
響は小さい。なぜなら、挿入される信号線の持つ容量
は、コネクタ４からスイッチング素子１１までの配線の
容量とスイッチング素子の入力容量の和であり、この線
路は最短で配線されるため（５〜１０ｍｍ程度）、総容
量は、５〜６ｐＦと小さく、この容量に充放電すること
によるノイズの発生は、信号振幅に対し、約１／４０〜
１／２０と小さくなるためである。
コネクタを挿入する場合のバス信号に与えるノイズの影
響は小さい。なぜなら、挿入される信号線の持つ容量
は、コネクタ４からスイッチング素子１１までの配線の
容量とスイッチング素子の入力容量の和であり、この線
路は最短で配線されるため（５〜１０ｍｍ程度）、総容
量は、５〜６ｐＦと小さく、この容量に充放電すること
によるノイズの発生は、信号振幅に対し、約１／４０〜
１／２０と小さくなるためである。
【００３７】３１はスイッチング素子１１を制御する制
御電源であり、ここでは、この制御電源３１が“Ｈ”出
力したときスイッチング素子１１は導通する。これは、
例えばＮチャネルＭＯＳ電界効果型トランジスタに最適
であり、ＰチャネルＭＯＳでは、“Ｌ”出力の時、導通
する。出力バッファ２０−１、及び容量２０−２、２０
−３の端子電圧をそれぞれＶ（１），Ｖ（２），Ｖ
（３）で表記する。
御電源であり、ここでは、この制御電源３１が“Ｈ”出
力したときスイッチング素子１１は導通する。これは、
例えばＮチャネルＭＯＳ電界効果型トランジスタに最適
であり、ＰチャネルＭＯＳでは、“Ｌ”出力の時、導通
する。出力バッファ２０−１、及び容量２０−２、２０
−３の端子電圧をそれぞれＶ（１），Ｖ（２），Ｖ
（３）で表記する。
【００３８】図３は、以上の等価回路を用いて機能回路
基板３−２をバスに活線挿入した場合をシミュレーショ
ンした波形図である。図３において、Ｖ（２），Ｖ
（３）の電圧波形を示す。これは、シミュレーション開
始後２ｎｓにスイッチング素子を導通させた結果で、Ｖ
（３）では、電圧が５Ｖから２．２Ｖまで下がっている
ことが分かる。つまり、基板３−２を挿入後スイッチン
グ素子を導通させる場合に、バス上の他の機能回路にお
いて、ノイズが２．８Ｖ（＝５−２．２Ｖ）生じること
を意味する。これは、誤動作が引き起こるレベルであ
り、このノイズのために装置が誤動作することになる。
基板３−２をバスに活線挿入した場合をシミュレーショ
ンした波形図である。図３において、Ｖ（２），Ｖ
（３）の電圧波形を示す。これは、シミュレーション開
始後２ｎｓにスイッチング素子を導通させた結果で、Ｖ
（３）では、電圧が５Ｖから２．２Ｖまで下がっている
ことが分かる。つまり、基板３−２を挿入後スイッチン
グ素子を導通させる場合に、バス上の他の機能回路にお
いて、ノイズが２．８Ｖ（＝５−２．２Ｖ）生じること
を意味する。これは、誤動作が引き起こるレベルであ
り、このノイズのために装置が誤動作することになる。
【００３９】次に本発明の第１の実施例の動作と挿入時
のノイズ低減効果を図４〜図７を参照して説明する。図
２に対応する部分には、同じ符号をつけて重複する説明
を省略した。以下の説明も同様である。図４は、図２と
同様に、バックパネル５に２枚の機能回路基板３−１、
３−３が装着されており、更に１枚の機能回路基板３−
２を挿入する場合の実施例であって、第１の実施例のス
イッチング素子１１とプリチャージ用抵抗１２の並列接
続の効果を解析するための回路モデルである。
のノイズ低減効果を図４〜図７を参照して説明する。図
２に対応する部分には、同じ符号をつけて重複する説明
を省略した。以下の説明も同様である。図４は、図２と
同様に、バックパネル５に２枚の機能回路基板３−１、
３−３が装着されており、更に１枚の機能回路基板３−
２を挿入する場合の実施例であって、第１の実施例のス
イッチング素子１１とプリチャージ用抵抗１２の並列接
続の効果を解析するための回路モデルである。
【００４０】ここで、図１に示すスイッチング制御手段
１４の出力信号を、制御電源３１で等価的に置き換えて
いる。また、機能回路基板３−２を挿入する際のコネク
タ４の等価回路を、スイッチ１５で置き換え、コネクタ
４が接触した状態を、スイッチ１５の導通と等価的に置
き換えることで回路解析した。これは、機能回路基板３
−２が挿入される場合、バックパネル５と機能回路基板
３の対峙するコネクタ４のピンが接触して電気的に接続
されるまでの時間は、瞬間的であるからである。３０
は、このスイッチ１５の制御電源である。
１４の出力信号を、制御電源３１で等価的に置き換えて
いる。また、機能回路基板３−２を挿入する際のコネク
タ４の等価回路を、スイッチ１５で置き換え、コネクタ
４が接触した状態を、スイッチ１５の導通と等価的に置
き換えることで回路解析した。これは、機能回路基板３
−２が挿入される場合、バックパネル５と機能回路基板
３の対峙するコネクタ４のピンが接触して電気的に接続
されるまでの時間は、瞬間的であるからである。３０
は、このスイッチ１５の制御電源である。
【００４１】図５に、図４の構成でシミュレーションを
行ったときの各部の波形を示す。図５（ａ）に、スイッ
チ１５を制御する信号、即ち制御電源３０の出力信号の
タイミングを示す。制御電源３０は、シミュレーション
開始後の５ｎｓ後に導通するようスイッチ１５を制御す
る。
行ったときの各部の波形を示す。図５（ａ）に、スイッ
チ１５を制御する信号、即ち制御電源３０の出力信号の
タイミングを示す。制御電源３０は、シミュレーション
開始後の５ｎｓ後に導通するようスイッチ１５を制御す
る。
【００４２】図５（ｂ）に、スイッチング素子１１の制
御信号のタイミングを示す。ここでは、制御電源３１
は、シミュレーション開始後８０ｎｓで導通する様スイ
ッチング素子１１を制御することを示している。ここで
スイッチング素子１１が導通する時刻を、スイッチ１５
が導通した時刻から離した理由は、スイッチ１５が導通
した後バス波形が安定になるまで待つことでスイッチ１
５と制御電源３１の干渉を少なくするためである。
御信号のタイミングを示す。ここでは、制御電源３１
は、シミュレーション開始後８０ｎｓで導通する様スイ
ッチング素子１１を制御することを示している。ここで
スイッチング素子１１が導通する時刻を、スイッチ１５
が導通した時刻から離した理由は、スイッチ１５が導通
した後バス波形が安定になるまで待つことでスイッチ１
５と制御電源３１の干渉を少なくするためである。
【００４３】また、図５（ｃ）に、機能回路基板３−３
に実装された機能回路１０−３をモデル化した容量２０
−３の電圧波形Ｖ（３）を示している。さらに、スイッ
チ１５が導通したことにより発生したノイズの影響で、
Ｖ（３）がもっとも低くなった点をＶ（３）ｍｉｎで定
義している。図５（ｄ）は、挿入される機能回路基板３
−２の機能回路１０−２をモデル化した容量２０−２の
電圧波形Ｖ（２）を示している。さらに、コネクタ４が
接触した、即ちスイッチ１５が導通になった時点から信
号振幅（ここでは５Ｖ）の１−１／ｅ(63.2%)となるま
での時間τ、即ち時定数の定義を示している。ここで、
ｅは自然対数の底である。
に実装された機能回路１０−３をモデル化した容量２０
−３の電圧波形Ｖ（３）を示している。さらに、スイッ
チ１５が導通したことにより発生したノイズの影響で、
Ｖ（３）がもっとも低くなった点をＶ（３）ｍｉｎで定
義している。図５（ｄ）は、挿入される機能回路基板３
−２の機能回路１０−２をモデル化した容量２０−２の
電圧波形Ｖ（２）を示している。さらに、コネクタ４が
接触した、即ちスイッチ１５が導通になった時点から信
号振幅（ここでは５Ｖ）の１−１／ｅ(63.2%)となるま
での時間τ、即ち時定数の定義を示している。ここで、
ｅは自然対数の底である。
【００４４】図６は、図４の構成において、プリチャー
ジ用抵抗１２を５００Ωとしてシミュレーションを行っ
た場合の各点での電圧波形を示している。Ｖ（３）ｍｉ
ｎは、４．０９Ｖであり、Ｖ（２）の時定数τは７．８
ｎｓであることが分かる。図７に、プリチャージ用抵抗
１２を５０Ω〜４ＫΩまで変化させたときの、Ｖ（３）
ｍｉｎとτの変化を示している。プリチャージ用抵抗１
２の抵抗値が大きくなるに従い遅延時間τはほぼ線形に
増加しているが、Ｖ（３）ｍｉｎは５００Ωより大きい
抵抗で約４．２Ｖに緩やかに漸近することが分かった。
即ち２００Ω以下の抵抗値では、時定数は短いが発生す
るノイズが大きい。プリチャージ用抵抗１２が２００Ω
の時、発生ノイズは１．４２Ｖ（＝５−３．５８Ｖ）で
あり、ＴＴＬ，Ｃ−ＭＯＳ半導体の場合、入力マージン
より小さいので問題ないことが分かる。このため、プリ
チャージ用抵抗１２は２００Ω以上が望ましい。
ジ用抵抗１２を５００Ωとしてシミュレーションを行っ
た場合の各点での電圧波形を示している。Ｖ（３）ｍｉ
ｎは、４．０９Ｖであり、Ｖ（２）の時定数τは７．８
ｎｓであることが分かる。図７に、プリチャージ用抵抗
１２を５０Ω〜４ＫΩまで変化させたときの、Ｖ（３）
ｍｉｎとτの変化を示している。プリチャージ用抵抗１
２の抵抗値が大きくなるに従い遅延時間τはほぼ線形に
増加しているが、Ｖ（３）ｍｉｎは５００Ωより大きい
抵抗で約４．２Ｖに緩やかに漸近することが分かった。
即ち２００Ω以下の抵抗値では、時定数は短いが発生す
るノイズが大きい。プリチャージ用抵抗１２が２００Ω
の時、発生ノイズは１．４２Ｖ（＝５−３．５８Ｖ）で
あり、ＴＴＬ，Ｃ−ＭＯＳ半導体の場合、入力マージン
より小さいので問題ないことが分かる。このため、プリ
チャージ用抵抗１２は２００Ω以上が望ましい。
【００４５】更に、プリチャージ用抵抗１２が５００Ω
以上の時、発生ノイズは０．９１Ｖ（＝５−４．０９
Ｖ）以下となるので、電源のリップル等０．５Ｖ程度の
ノイズが重ね合わさっても充分許容できるので、高信頼
性のために望ましい。
以上の時、発生ノイズは０．９１Ｖ（＝５−４．０９
Ｖ）以下となるので、電源のリップル等０．５Ｖ程度の
ノイズが重ね合わさっても充分許容できるので、高信頼
性のために望ましい。
【００４６】他方、高速バスに対応するためには、遅延
時間τをバス周期Tclkに対応した値以下に抑える必要が
ある。プリチャージ用抵抗１２が大きくなるに従い遅延
時間τは長くなり、挿入された機能拡張基板のスタブ電
圧がバス信号に追従できなくなるからである。図７か
ら、プリチャージ用抵抗１２の抵抗値Ｒｄと遅延時間τ
との関係は線形的であるので、Ｒｄと静電容量Ｃの直列
接続に近似できる、遅延時間τと抵抗Ｒｄ及び静電容量
Ｃの関係は次式で表わされる。
時間τをバス周期Tclkに対応した値以下に抑える必要が
ある。プリチャージ用抵抗１２が大きくなるに従い遅延
時間τは長くなり、挿入された機能拡張基板のスタブ電
圧がバス信号に追従できなくなるからである。図７か
ら、プリチャージ用抵抗１２の抵抗値Ｒｄと遅延時間τ
との関係は線形的であるので、Ｒｄと静電容量Ｃの直列
接続に近似できる、遅延時間τと抵抗Ｒｄ及び静電容量
Ｃの関係は次式で表わされる。
【００４７】
Ｖ２（ｔ）＝ Ｅｏ（１−Ｅｘｐ（ −ｔ ／ τ） ） （１）
ここでＶ（２）の時間関数をＶ２（ｔ）で表わしてい
る。また、Ｅｏは図４中出力バッファ２０ー１の出力電
圧である。また、時定数τはτ＝Ｒｄ・Ｃであり、図７
から静電容量Ｃは約１７．２ｐＦである事が判る。
る。また、Ｅｏは図４中出力バッファ２０ー１の出力電
圧である。また、時定数τはτ＝Ｒｄ・Ｃであり、図７
から静電容量Ｃは約１７．２ｐＦである事が判る。
【００４８】挿入された機能拡張基板３ー２の配線１３
ー２の電圧は抵抗１２により遅延するため、この遅延が
大きいとバス上にグリッジが生じる場合がある。なぜな
らば、バスサイクルを越えるような遅延がある場合、ス
イッチング素子１１のオンのタイミングがバスサイクル
の切替直後であって、バスサイクルの切替直後のドライ
バ２０−１がデータがＨからＬあるいはＬからＨへ変化
する場合、バス１の電圧と配線１３ー２間の電圧差は大
きいままなので、バス１上にグリッジノイズが発生する
ためである。このバスグリッジノイズを小さくするため
には配線１３ー２の電圧がバス信号電圧に追従する必要
がある。
ー２の電圧は抵抗１２により遅延するため、この遅延が
大きいとバス上にグリッジが生じる場合がある。なぜな
らば、バスサイクルを越えるような遅延がある場合、ス
イッチング素子１１のオンのタイミングがバスサイクル
の切替直後であって、バスサイクルの切替直後のドライ
バ２０−１がデータがＨからＬあるいはＬからＨへ変化
する場合、バス１の電圧と配線１３ー２間の電圧差は大
きいままなので、バス１上にグリッジノイズが発生する
ためである。このバスグリッジノイズを小さくするため
には配線１３ー２の電圧がバス信号電圧に追従する必要
がある。
【００４９】そのためには、バスサイクルＴｃｌｋ以内
で、配線１３ー２の電位Ｖ（２）がバス電位すなわち出
力バッファ２０ー１の出力電圧Ｅｏと同程度な電位にな
る必要がある。バス周期ＴｃｌｋでのＥｏに対する電位
Ｖ２（Ｔｃｌｋ）の割合をＸとすると以下の関係が成り
立つ。 Ｖ２（Ｔｃｌｋ）＝Ｘ＊Ｅｏ （２） 式（２）を式（１）に代入して整理すると Ｒｄ＝Ｔｃｌｋ／（Ｃ・Ｌｏｇ（１／（１−Ｘ））） （３） となる。式（３）で与えられる関係式により、バスサイ
クルＴｃｌｋの時間内での、プリチャージ用抵抗１２の
値と、出力バッファの出力電圧Ｅｏに対する配線電圧の
充電率Ｘが関係づけられる。
で、配線１３ー２の電位Ｖ（２）がバス電位すなわち出
力バッファ２０ー１の出力電圧Ｅｏと同程度な電位にな
る必要がある。バス周期ＴｃｌｋでのＥｏに対する電位
Ｖ２（Ｔｃｌｋ）の割合をＸとすると以下の関係が成り
立つ。 Ｖ２（Ｔｃｌｋ）＝Ｘ＊Ｅｏ （２） 式（２）を式（１）に代入して整理すると Ｒｄ＝Ｔｃｌｋ／（Ｃ・Ｌｏｇ（１／（１−Ｘ））） （３） となる。式（３）で与えられる関係式により、バスサイ
クルＴｃｌｋの時間内での、プリチャージ用抵抗１２の
値と、出力バッファの出力電圧Ｅｏに対する配線電圧の
充電率Ｘが関係づけられる。
【００５０】例えば、３３ＭＨｚの高速バスの場合バス
サイクルは３０ｎｓであり、静電容量Ｃが図４と同じ１
７．２ｐＦである場合、充電率Ｘを７０％以上で設計す
ると抵抗１２は１．４ＫΩ以下となり、充電率Ｘを８０
％以上で設計すると抵抗１２は１．１ＫΩ以下となり、
充電率を９０％以上で設計すると抵抗１２は７５０Ω以
下となり、充電率９５％ならば抵抗１２は５８２Ω以下
になる。
サイクルは３０ｎｓであり、静電容量Ｃが図４と同じ１
７．２ｐＦである場合、充電率Ｘを７０％以上で設計す
ると抵抗１２は１．４ＫΩ以下となり、充電率Ｘを８０
％以上で設計すると抵抗１２は１．１ＫΩ以下となり、
充電率を９０％以上で設計すると抵抗１２は７５０Ω以
下となり、充電率９５％ならば抵抗１２は５８２Ω以下
になる。
【００５１】更に６０ＭＨｚのバスの場合は充電率Ｘを
７０％、８０％、９０％、９５％以上に設計する場合、
抵抗１２はそれぞれ７２４Ω、５４０Ω、３７８Ω、２
９１Ω以下となる。実際はＥ１２シリーズなど市販され
ている抵抗値でこれらに近い値を用いる。
７０％、８０％、９０％、９５％以上に設計する場合、
抵抗１２はそれぞれ７２４Ω、５４０Ω、３７８Ω、２
９１Ω以下となる。実際はＥ１２シリーズなど市販され
ている抵抗値でこれらに近い値を用いる。
【００５２】このようにして、プリチャージ用の抵抗１
２は２００Ω以上望ましくは５００Ω以上でかつ、式
（３）から求まる、すなわち、バスの動作周波数と、活
線挿入する機能回路基板の持つ静電容量Ｃと、充電率Ｘ
から求まる抵抗１２の抵抗値の上限値を選択すること
で、活線挿入時に発生するノイズと抵抗１２に係る遅延
を最適に決定することが出来る。
２は２００Ω以上望ましくは５００Ω以上でかつ、式
（３）から求まる、すなわち、バスの動作周波数と、活
線挿入する機能回路基板の持つ静電容量Ｃと、充電率Ｘ
から求まる抵抗１２の抵抗値の上限値を選択すること
で、活線挿入時に発生するノイズと抵抗１２に係る遅延
を最適に決定することが出来る。
【００５３】ここで、バス接続までの配線１３ー２の長
さや、機能拡張回路１０の入力容量は、バス方式や、Ｌ
ＳＩパッケージやバスインタフェースに依存するので、
ここで用いた値より大きい場合もあるし、小さい場合も
ある。しかしこの場合でも式（３）により最適な抵抗Ｒ
ｄ１２を求めることが出来る。
さや、機能拡張回路１０の入力容量は、バス方式や、Ｌ
ＳＩパッケージやバスインタフェースに依存するので、
ここで用いた値より大きい場合もあるし、小さい場合も
ある。しかしこの場合でも式（３）により最適な抵抗Ｒ
ｄ１２を求めることが出来る。
【００５４】コネクタが挿入完了しバス１の電圧と配線
１３−２の電圧の差が小さくなった後、図５（ｂ）に示
すように、スイッチング素子を導通しても図５（ｃ）に
示すようにＶ（３）の変化は少なく、他の機能回路基板
は誤動作しない。なお、図５（ｂ）中の８０ｎｓはここ
ではシミュレーション条件として用いた時間であり、前
記電圧差が十分小さくなった後なら何時であってもよ
い。以上は、機能回路基板を挿入する際、発生するノイ
ズに関する結果であるが、機能回路基板を抜去する際
は、バス線と抜去される線路の電位差が無いのでバス信
号上にノイズは発生せず、誤動作の原因とはならない。
１３−２の電圧の差が小さくなった後、図５（ｂ）に示
すように、スイッチング素子を導通しても図５（ｃ）に
示すようにＶ（３）の変化は少なく、他の機能回路基板
は誤動作しない。なお、図５（ｂ）中の８０ｎｓはここ
ではシミュレーション条件として用いた時間であり、前
記電圧差が十分小さくなった後なら何時であってもよ
い。以上は、機能回路基板を挿入する際、発生するノイ
ズに関する結果であるが、機能回路基板を抜去する際
は、バス線と抜去される線路の電位差が無いのでバス信
号上にノイズは発生せず、誤動作の原因とはならない。
【００５５】このように、スイッチング素子１１とプリ
チャージ用抵抗１２を並列接続することで、スイッチン
グ素子１１がオフした状態でコネクタ４に機能回路基板
３を挿入しても、バス上にノイズを生じさせることはな
い。しかも挿入後にスイッチング素子１１を導通させて
もプリチャージ用抵抗１２の働きでバスと機能回路の線
路との電位差は充分縮まっているため、バス上のノイズ
を極小にすることができる。すなわち、装置及び装置内
のバスを停止或いは休止することなく、機能回路基板を
挿入することができる。
チャージ用抵抗１２を並列接続することで、スイッチン
グ素子１１がオフした状態でコネクタ４に機能回路基板
３を挿入しても、バス上にノイズを生じさせることはな
い。しかも挿入後にスイッチング素子１１を導通させて
もプリチャージ用抵抗１２の働きでバスと機能回路の線
路との電位差は充分縮まっているため、バス上のノイズ
を極小にすることができる。すなわち、装置及び装置内
のバスを停止或いは休止することなく、機能回路基板を
挿入することができる。
【００５６】また、機能回路１０が稼働可能状態である
とき、スイッチング素子１１が導通しているので、この
スイッチング素子１１とプリチャージ用抵抗１２で発生
する遅延は、バス高速化に制限を与えないという効果も
ある。即ち、本実施例では、バス高速化と活線挿抜の両
立が可能となる。
とき、スイッチング素子１１が導通しているので、この
スイッチング素子１１とプリチャージ用抵抗１２で発生
する遅延は、バス高速化に制限を与えないという効果も
ある。即ち、本実施例では、バス高速化と活線挿抜の両
立が可能となる。
【００５７】次に、本発明の第２の実施例を図８を用い
て説明する。図８は、スイッチング制御手段１４のブロ
ック図である。４０は、基板挿入完了信号で、第１の実
施例と同じくユーザが別に設けられたスイッチをオンす
ることで、或いは、コネクタ４に設けられた極短ピンの
接触を検出することで発生する。そして、機能回路基板
３には、基板挿入完了信号４０を入力する入力手段（入
力端子）を備えている。
て説明する。図８は、スイッチング制御手段１４のブロ
ック図である。４０は、基板挿入完了信号で、第１の実
施例と同じくユーザが別に設けられたスイッチをオンす
ることで、或いは、コネクタ４に設けられた極短ピンの
接触を検出することで発生する。そして、機能回路基板
３には、基板挿入完了信号４０を入力する入力手段（入
力端子）を備えている。
【００５８】同期式のバスは一般的に、データ線・アド
レス線・コントロール線のほかにクロック線を持ってお
り、このクロックに従いデータ転送を行っている。すな
わちクロックに同期したタイミングでデータ送信あるい
はデータ受信を行っている。このためシステム内にクロ
ックを生成・分配するクロック分配器を必ず持ってい
る。４１は、図１では図示していないこのクロック分配
器からのバスクロック信号である。このクロック分配器
は機能回路基板３上に設けてもよいし、あるいはバック
パネル５からコネクタ４を介して供給してもよい。そし
て、機能回路基板３には、バスクロック４１を入力する
入力手段（入力端子）を備えている。
レス線・コントロール線のほかにクロック線を持ってお
り、このクロックに従いデータ転送を行っている。すな
わちクロックに同期したタイミングでデータ送信あるい
はデータ受信を行っている。このためシステム内にクロ
ックを生成・分配するクロック分配器を必ず持ってい
る。４１は、図１では図示していないこのクロック分配
器からのバスクロック信号である。このクロック分配器
は機能回路基板３上に設けてもよいし、あるいはバック
パネル５からコネクタ４を介して供給してもよい。そし
て、機能回路基板３には、バスクロック４１を入力する
入力手段（入力端子）を備えている。
【００５９】５０は、このバスクロック４１をΔｔ秒遅
延させる信号遅延手段である。５１は、前記基板挿入完
了信号４０をバスクロック４１で同期化する同期化手段
であり、４２のスイッチング素子１１の制御信号を生成
するものである。同期化手段５１は、Ｄフリップフロッ
プで構成するのが容易である。またスイッチング素子制
御信号４２は、複数の信号線に設けられたスイッチング
素子１１を制御するので、同期化手段５１の後段に設け
られたバッファを介して出力されてもよい。
延させる信号遅延手段である。５１は、前記基板挿入完
了信号４０をバスクロック４１で同期化する同期化手段
であり、４２のスイッチング素子１１の制御信号を生成
するものである。同期化手段５１は、Ｄフリップフロッ
プで構成するのが容易である。またスイッチング素子制
御信号４２は、複数の信号線に設けられたスイッチング
素子１１を制御するので、同期化手段５１の後段に設け
られたバッファを介して出力されてもよい。
【００６０】図９に機能回路基板を挿入する際における
各タイミングを示す。この図は、（１）機能回路基板３
が挿入完了され、（２）この機能回路１０の電源電圧が
安定し、（３）この機能回路１０が機能回路基板毎に設
けられたリセット信号によりリセットされリセットが完
了した後の、スイッチング素子１１の制御信号のタイミ
ングを示している。図９（ａ）は、バスクロック４１を
示し、図９（ｂ）はバックパネル５におけるバス１上の
信号を示し、図９（ｃ）はスイッチング制御手段スイッ
チング素子１１の制御信号４２を示している。スイッチ
ング制御手段信号４２（ｃ）は、同期化手段５１と、遅
延手段５０の働きで、バス信号１（ｂ）の切り替わりか
ら、必ずΔｔ秒遅延して生成されることになる。
各タイミングを示す。この図は、（１）機能回路基板３
が挿入完了され、（２）この機能回路１０の電源電圧が
安定し、（３）この機能回路１０が機能回路基板毎に設
けられたリセット信号によりリセットされリセットが完
了した後の、スイッチング素子１１の制御信号のタイミ
ングを示している。図９（ａ）は、バスクロック４１を
示し、図９（ｂ）はバックパネル５におけるバス１上の
信号を示し、図９（ｃ）はスイッチング制御手段スイッ
チング素子１１の制御信号４２を示している。スイッチ
ング制御手段信号４２（ｃ）は、同期化手段５１と、遅
延手段５０の働きで、バス信号１（ｂ）の切り替わりか
ら、必ずΔｔ秒遅延して生成されることになる。
【００６１】このΔｔの値を次に説明する。スイッチン
グ素子１１がオンするとき、スイッチング制御信号４２
は遅延しているもののクロックに同期しているため、配
線１３の電圧Ｖ２はバス１の電圧すなわち機能回路１０
のドライバの出力電圧Ｅｏに対し式（１）で表わされる
電圧まで必ず充電（放電）されている。そのためスイッ
チング素子１１がオンになる時、バス１と配線１３の電
圧比は次式になる。
グ素子１１がオンするとき、スイッチング制御信号４２
は遅延しているもののクロックに同期しているため、配
線１３の電圧Ｖ２はバス１の電圧すなわち機能回路１０
のドライバの出力電圧Ｅｏに対し式（１）で表わされる
電圧まで必ず充電（放電）されている。そのためスイッ
チング素子１１がオンになる時、バス１と配線１３の電
圧比は次式になる。
【００６２】
Ｘ＝Ｖ２（Δｔ＋Ｔｐｚｈ）／Ｅｏ （４）
ここでＴｐｚｈはスイッチング素子１１がスイッチング
制御信号４２の入力からバス１と配線１３を導通させる
までの時間であり、このスイッチング素子１１をＣ−Ｍ
ＯＳで構成する場合の典型的な値は１．５〜６．５ｎｓ
程度である。
制御信号４２の入力からバス１と配線１３を導通させる
までの時間であり、このスイッチング素子１１をＣ−Ｍ
ＯＳで構成する場合の典型的な値は１．５〜６．５ｎｓ
程度である。
【００６３】スイッチング素子１１が導通する時刻がバ
スサイクルの切替直後の場合、バス１とバス配線１３の
電圧差あるいは電圧比はバス１のデータがＬからＨある
いはＨからＬへ変化したときに最大であるため大きなバ
スグリッジが生じてしまう。そのためΔｔは、スイッチ
ング素子１１が導通する時刻をバス切り替え前にし、か
つ前記電圧差あるいは電圧比を最少にする必要がある。
スサイクルの切替直後の場合、バス１とバス配線１３の
電圧差あるいは電圧比はバス１のデータがＬからＨある
いはＨからＬへ変化したときに最大であるため大きなバ
スグリッジが生じてしまう。そのためΔｔは、スイッチ
ング素子１１が導通する時刻をバス切り替え前にし、か
つ前記電圧差あるいは電圧比を最少にする必要がある。
【００６４】そこでΔｔは、Δｔとスイッチング素子１
１のスイッチング時間（Ｔｐｚｈ）、及びシステムのク
ロックスキューを足した値がバスサイクルＴｃｌｋより
短くなるように制御されている。ここでクロックスキュ
ーとはバス１に接続されている機能回路のすべてに供給
されているクロックの位相時間差をいい、一般的にはバ
スサイクルの最大１割程度ある。具体的にはバスサイク
ルが３０ｎｓの場合、Δｔは３０ｎｓからＴｐｚｈ
（１．５〜６．５ｎｓ）と更にバスサイクルの１割程度
あるシステムのクロックスキュー（３ｎｓ）を引いた２
５．５〜２０．５ｎｓ以内となる。更にスイッチング制
御信号４２が長い場合、あるいは同期化手段５１の遅延
が長い場合、この信号の伝搬遅延時間を引く。このスイ
ッチング制御信号４２の配線が１２ｃｍ程度なら約１ｎ
ｓである。
１のスイッチング時間（Ｔｐｚｈ）、及びシステムのク
ロックスキューを足した値がバスサイクルＴｃｌｋより
短くなるように制御されている。ここでクロックスキュ
ーとはバス１に接続されている機能回路のすべてに供給
されているクロックの位相時間差をいい、一般的にはバ
スサイクルの最大１割程度ある。具体的にはバスサイク
ルが３０ｎｓの場合、Δｔは３０ｎｓからＴｐｚｈ
（１．５〜６．５ｎｓ）と更にバスサイクルの１割程度
あるシステムのクロックスキュー（３ｎｓ）を引いた２
５．５〜２０．５ｎｓ以内となる。更にスイッチング制
御信号４２が長い場合、あるいは同期化手段５１の遅延
が長い場合、この信号の伝搬遅延時間を引く。このスイ
ッチング制御信号４２の配線が１２ｃｍ程度なら約１ｎ
ｓである。
【００６５】また、バスサイクルが１５ｎｓの場合、Δ
ｔは１５ｎｓからＴｐｚｈ（１．５〜６．５ｎｓ）と更
にバスサイクルの１割程度あるシステムのクロックスキ
ュー（１．５ｎｓ）を引いた１２〜７ｎｓ以内となる。
また同様にスイッチング制御信号４２が長い場合、ある
いは同期化手段５１の遅延が長い場合、この信号の伝搬
遅延時間を引く必要がある。このように制御することで
スイッチング素子１１はクロックに同期して配線１３を
バスサイクルＴｃｌｋを超えることなく充電あるいは放
電した後に導通することが出来るのでバス１に与えるバ
スグリッジノイズを必ず極小に出来るという効果があ
る。
ｔは１５ｎｓからＴｐｚｈ（１．５〜６．５ｎｓ）と更
にバスサイクルの１割程度あるシステムのクロックスキ
ュー（１．５ｎｓ）を引いた１２〜７ｎｓ以内となる。
また同様にスイッチング制御信号４２が長い場合、ある
いは同期化手段５１の遅延が長い場合、この信号の伝搬
遅延時間を引く必要がある。このように制御することで
スイッチング素子１１はクロックに同期して配線１３を
バスサイクルＴｃｌｋを超えることなく充電あるいは放
電した後に導通することが出来るのでバス１に与えるバ
スグリッジノイズを必ず極小に出来るという効果があ
る。
【００６６】次にプリチャージ用抵抗Ｒｄ１２について
述べる。スイッチング素子１１がオンする直前のバス１
と配線１３の電圧比はクロックスキューの変動分はある
ものの平均値を取ると式（４）で表わされる値を取る。
この電圧比Ｘは時刻Δｔ＋Ｔｐｚｈでの充電率を示して
おり、抵抗Ｒｄ１２はこの充電率Ｘと配線１３の静電容
量Ｃにより変わり、これは式（４）を式（１）に代入し
て整理する事で得られる。
述べる。スイッチング素子１１がオンする直前のバス１
と配線１３の電圧比はクロックスキューの変動分はある
ものの平均値を取ると式（４）で表わされる値を取る。
この電圧比Ｘは時刻Δｔ＋Ｔｐｚｈでの充電率を示して
おり、抵抗Ｒｄ１２はこの充電率Ｘと配線１３の静電容
量Ｃにより変わり、これは式（４）を式（１）に代入し
て整理する事で得られる。
【００６７】
Ｒｄ＝（ΔＴ＋Ｔｐｚｈ）／（Ｃ・Ｌｏｇ（１／（１−Ｘ））） （５）
式（５）で与えられる関係式により、スイッチング素子
１１をクロックに同期させる場合のプリチャージ用抵抗
１２の値と、出力バッファの出力電圧Ｅｏに対する配線
電圧の充電率Ｘが関係づけられる。
１１をクロックに同期させる場合のプリチャージ用抵抗
１２の値と、出力バッファの出力電圧Ｅｏに対する配線
電圧の充電率Ｘが関係づけられる。
【００６８】スイッチング素子１１が（Δｔ＋Ｔｐｚ
ｈ）で導通するにしても、この充電率Ｘにより、バス１
と配線１３の電圧差が異なるため導通に係るバスグリッ
ジが異なる。すなわち充電が十分でないときにスイッチ
ング素子１１が導通すると、図３のような波形となるた
めである。この抵抗Ｒｄ１２とバスグリッジノイズの関
係を以下に示す。機能回路の持つ入力回路のノイズマー
ジンＶｎｍは、次式で定義される。
ｈ）で導通するにしても、この充電率Ｘにより、バス１
と配線１３の電圧差が異なるため導通に係るバスグリッ
ジが異なる。すなわち充電が十分でないときにスイッチ
ング素子１１が導通すると、図３のような波形となるた
めである。この抵抗Ｒｄ１２とバスグリッジノイズの関
係を以下に示す。機能回路の持つ入力回路のノイズマー
ジンＶｎｍは、次式で定義される。
【００６９】
ＶｎｍＨ＝Ｖｏｈ．ｍｉｎ−Ｖｉｈ．ｍｉｎ （６）
ＶｎｍＬ＝ Ｖｉｌ．ｍａｘ−Ｖｏｌ．ｍａｘ （７）
ここでＶｏｈ．ｍｉｎはＨデータの最少出力電圧、Ｖｏ
ｌ．ｍａｘはＬデータの最大出力電圧である。同様にＶ
ｉｌ．ｍａｘはＬデータの最大入力スレショルド電圧、
Ｖｉｈ．ｍｉｎはＨデータの最少入力スレショルド電圧
である。代表的なＴＴＬインタフェースではＶｎｍＨ＝
０．７Ｖ（＝２．７−２．０Ｖ）、ＶｎｍＬ＝０．３Ｖ
（＝０．８−０．５Ｖ）である。代表的な３．３ＶのＣ
−ＭＯＳインタフェースの場合ＶｎｍＨ＝１．３５Ｖ
（＝３．０−１．６５Ｖ）、ＶｎｍＬ＝０．６７Ｖ（＝
１−０．３３Ｖ）である。
ｌ．ｍａｘはＬデータの最大出力電圧である。同様にＶ
ｉｌ．ｍａｘはＬデータの最大入力スレショルド電圧、
Ｖｉｈ．ｍｉｎはＨデータの最少入力スレショルド電圧
である。代表的なＴＴＬインタフェースではＶｎｍＨ＝
０．７Ｖ（＝２．７−２．０Ｖ）、ＶｎｍＬ＝０．３Ｖ
（＝０．８−０．５Ｖ）である。代表的な３．３ＶのＣ
−ＭＯＳインタフェースの場合ＶｎｍＨ＝１．３５Ｖ
（＝３．０−１．６５Ｖ）、ＶｎｍＬ＝０．６７Ｖ（＝
１−０．３３Ｖ）である。
【００７０】スイッチング素子１１が導通時に発生する
バスグリッジノイズＶｎｏｉｓｅは、バス１と配線１３
の電圧差に比例し図７からＶｏｈ＝５Ｖで抵抗Ｒｄ＝０
Ω時の発生ノイズが４Ｖであるので、充電率Ｘのときの
バス１と配線１３の電圧差はＥｏ＊（１−Ｘ）であるこ
とから以下の関係が成り立つ。
バスグリッジノイズＶｎｏｉｓｅは、バス１と配線１３
の電圧差に比例し図７からＶｏｈ＝５Ｖで抵抗Ｒｄ＝０
Ω時の発生ノイズが４Ｖであるので、充電率Ｘのときの
バス１と配線１３の電圧差はＥｏ＊（１−Ｘ）であるこ
とから以下の関係が成り立つ。
【００７１】
５：４＝Ｅｏ＊（１−Ｘ）：Ｖｎｏｉｓｅ （８）
ＴＴＬの場合，Ｅｏすなわちバスインタフェース回路の
出力電圧ＶｏＨは３．５Ｖであり、 Ｖｎｏｉｓｅはノ
イズマージン未満に押さえるためすなわち Ｖｎｏｉｓｅ＜Ｖｎｍｌ＝０．３ （９） であるのでＸは式（８）より、８９．５％以上となる。
出力電圧ＶｏＨは３．５Ｖであり、 Ｖｎｏｉｓｅはノ
イズマージン未満に押さえるためすなわち Ｖｎｏｉｓｅ＜Ｖｎｍｌ＝０．３ （９） であるのでＸは式（８）より、８９．５％以上となる。
【００７２】例えば、３３ＭＨｚの高速バスの場合バス
サイクルは３０ｎｓであり、静電容量Ｃが図４と同じ１
７．２ｐＦである場合、充電率を９０％以上で設計する
と抵抗１２は７５０Ω以下となり、充電率９５％ならば
抵抗１２は５８２Ω以下になる。更に６０ＭＨｚのバス
の場合は充電率Ｘを９０％、９５％以上に設計する場
合、抵抗１２はそれぞれ３７８Ω、２９１Ω以下とな
る。実際はＥ１２シリーズなど市販されている抵抗値で
これらに近い値を用いる。
サイクルは３０ｎｓであり、静電容量Ｃが図４と同じ１
７．２ｐＦである場合、充電率を９０％以上で設計する
と抵抗１２は７５０Ω以下となり、充電率９５％ならば
抵抗１２は５８２Ω以下になる。更に６０ＭＨｚのバス
の場合は充電率Ｘを９０％、９５％以上に設計する場
合、抵抗１２はそれぞれ３７８Ω、２９１Ω以下とな
る。実際はＥ１２シリーズなど市販されている抵抗値で
これらに近い値を用いる。
【００７３】このようにして、ＭＯＳ型トランジスタス
イッチング素子を用いた場合、プリチャージ用の抵抗１
２は２００Ω以上望ましくは５００Ω以上でかつ、バス
サイクルが３０ｎｓなら７５０Ω以下で望ましくは５８
２Ω以下に、また、バスサイクルが１５ｎｓなら２００
Ω以上で３７８Ω以下が望ましく２９１Ω以下が最適で
ある。
イッチング素子を用いた場合、プリチャージ用の抵抗１
２は２００Ω以上望ましくは５００Ω以上でかつ、バス
サイクルが３０ｎｓなら７５０Ω以下で望ましくは５８
２Ω以下に、また、バスサイクルが１５ｎｓなら２００
Ω以上で３７８Ω以下が望ましく２９１Ω以下が最適で
ある。
【００７４】活線挿抜する機能回路基板３の配線１３が
持つ静電容量Ｃが１７．２ｐＦ以外の値を持つ場合は、
あるいはバス動作周波数や、入力ノイズマージンが上述
の構成と異なる場合、式（４）〜（８）を用いて抵抗１
２の抵抗値の上限値を選択することができ、これによ
り、活線挿入時に発生するノイズと抵抗１２に係る遅延
を最適に決定することが出来る。
持つ静電容量Ｃが１７．２ｐＦ以外の値を持つ場合は、
あるいはバス動作周波数や、入力ノイズマージンが上述
の構成と異なる場合、式（４）〜（８）を用いて抵抗１
２の抵抗値の上限値を選択することができ、これによ
り、活線挿入時に発生するノイズと抵抗１２に係る遅延
を最適に決定することが出来る。
【００７５】また、図１においてスイッチング素子１１
と抵抗１２及びスイッチング制御手段１４をバックパネ
ル５側に設けても全く同様な効果が得られる。また、そ
の他の効果として活線挿抜機能を有していない既存のバ
ックパネルバスを有するシステムにおいて、機能回路基
板は変更せず、バックパネル５に活線挿抜回路すなわち
抵抗１２、スイッチング素子１１、スイッチング制御手
段１４を追加するだけで活線挿抜できるシステムを容易
に構築できる。
と抵抗１２及びスイッチング制御手段１４をバックパネ
ル５側に設けても全く同様な効果が得られる。また、そ
の他の効果として活線挿抜機能を有していない既存のバ
ックパネルバスを有するシステムにおいて、機能回路基
板は変更せず、バックパネル５に活線挿抜回路すなわち
抵抗１２、スイッチング素子１１、スイッチング制御手
段１４を追加するだけで活線挿抜できるシステムを容易
に構築できる。
【００７６】スイッチング制御手段１４でスイッチング
素子１１の導通タイミングをバスクロック４１に同期化
することで、挿入時におけるバックパネル５上のバス１
と挿入される機能回路基板３上の配線（引出線）１３の
電位差を確実に小さくすることができるので、バス上に
発生するノイズを完全に極小化でき、コンピュータを初
めとする電子情報処理装置の信頼性を益々向上させるこ
とができる。これにより、コンピュータを初めとする電
子情報処理装置及び該装置内のバスを停止或いは休止す
ることなく、機能回路を挿入することができるという効
果がある。
素子１１の導通タイミングをバスクロック４１に同期化
することで、挿入時におけるバックパネル５上のバス１
と挿入される機能回路基板３上の配線（引出線）１３の
電位差を確実に小さくすることができるので、バス上に
発生するノイズを完全に極小化でき、コンピュータを初
めとする電子情報処理装置の信頼性を益々向上させるこ
とができる。これにより、コンピュータを初めとする電
子情報処理装置及び該装置内のバスを停止或いは休止す
ることなく、機能回路を挿入することができるという効
果がある。
【００７７】また、機能回路１０が稼働可能状態である
とき、スイッチング素子１１が導通しているので、この
スイッチング素子１１とプリチャージ用抵抗１２で発生
する遅延は、バス高速化に制限を与えない。即ち、バス
高速化と活線挿抜とを高い信頼性を保ちつつ両立させる
ことが可能である。
とき、スイッチング素子１１が導通しているので、この
スイッチング素子１１とプリチャージ用抵抗１２で発生
する遅延は、バス高速化に制限を与えない。即ち、バス
高速化と活線挿抜とを高い信頼性を保ちつつ両立させる
ことが可能である。
【００７８】次にフォールトトレラントコンピュータに
応用した実施例について、図１０を参照して説明する。
即ち、１０１〜１０４は、ＣＰＵである。１１１、１１
２はバスブリッジであり、ＣＰＵ１０１〜１０４と主メ
モリ１２１、１２２とシステムバス２０１、２０２を相
互に接続する。また、１４１、１４２は、Ｉ／Ｏバス２
１１、２１２にクロス接続されたＲＡＩＤディスクであ
り、１５１、１５２は、バス２１１、２１２に接続され
た通信機能モジュールである。１３１、１３２は、バス
ブリッジである。これらは同一な部品からなる２系のシ
ステムを２重化したものであり、このことで冗長性を持
たせることで耐故障性の向上を図っている。
応用した実施例について、図１０を参照して説明する。
即ち、１０１〜１０４は、ＣＰＵである。１１１、１１
２はバスブリッジであり、ＣＰＵ１０１〜１０４と主メ
モリ１２１、１２２とシステムバス２０１、２０２を相
互に接続する。また、１４１、１４２は、Ｉ／Ｏバス２
１１、２１２にクロス接続されたＲＡＩＤディスクであ
り、１５１、１５２は、バス２１１、２１２に接続され
た通信機能モジュールである。１３１、１３２は、バス
ブリッジである。これらは同一な部品からなる２系のシ
ステムを２重化したものであり、このことで冗長性を持
たせることで耐故障性の向上を図っている。
【００７９】このような構成のシステムにおいて、バス
２０１、２０２、２１１、２１２に接続される機能モジ
ュールに本発明の並列接続された抵抗とスイッチング素
子及びその制御回路を付加することで活線挿抜を実現す
ることができる。このことにより、システムとしてシス
テムが通電、かつ動作中にも関わらず故障モジュールの
抜去、新機能の追加を行なうことができる。このこと
は、システムダウンが許されないミッションクリティカ
ルなシステム、例えば勘定系や自動発券・予約システ
ム、交換機等に応用することができる。図１０に示した
システム構成以外でも、システムバスに主メモリやＣＰ
Ｕを直接接続するような構成にしても、同じ様な機能を
提供することができる。
２０１、２０２、２１１、２１２に接続される機能モジ
ュールに本発明の並列接続された抵抗とスイッチング素
子及びその制御回路を付加することで活線挿抜を実現す
ることができる。このことにより、システムとしてシス
テムが通電、かつ動作中にも関わらず故障モジュールの
抜去、新機能の追加を行なうことができる。このこと
は、システムダウンが許されないミッションクリティカ
ルなシステム、例えば勘定系や自動発券・予約システ
ム、交換機等に応用することができる。図１０に示した
システム構成以外でも、システムバスに主メモリやＣＰ
Ｕを直接接続するような構成にしても、同じ様な機能を
提供することができる。
【００８０】
【発明の効果】本発明によれば、コネクタの接触及びス
イッチング素子の導通によるノイズ発生を抑えることが
できるので、コンピュータを初めとする電子情報処理装
置及び該装置内のバスを停止或いは休止することなく、
機能回路基板をバスへ挿入することが可能になる。
イッチング素子の導通によるノイズ発生を抑えることが
できるので、コンピュータを初めとする電子情報処理装
置及び該装置内のバスを停止或いは休止することなく、
機能回路基板をバスへ挿入することが可能になる。
【００８１】さらに、本発明によれば、機能回路が稼働
可能状態である時、スイッチング素子が導通しているの
で、バス高速化に制限を与えないという効果も奏する。
可能状態である時、スイッチング素子が導通しているの
で、バス高速化に制限を与えないという効果も奏する。
【００８２】また、本発明によれば、機能回路基板を抜
去する際のノイズ発生を防ぐことができるので、活線抜
去が可能になる。
去する際のノイズ発生を防ぐことができるので、活線抜
去が可能になる。
【００８３】即ち、本発明によれば、コンピュータをは
じめとする電子情報処理装置において、バス高速化と活
線挿抜の両立が可能になり、処理性能と信頼性の向上が
可能になる。
じめとする電子情報処理装置において、バス高速化と活
線挿抜の両立が可能になり、処理性能と信頼性の向上が
可能になる。
【図１】本発明における第１の実施例の概略を示す構成
図である。
図である。
【図２】従来例における活線挿抜回路の等価回路を示す
図である。
図である。
【図３】図２の構成での各点での電圧波形を示す図であ
る。
る。
【図４】本発明の第１の実施例に係る回路の等価回路を
示す図である。
示す図である。
【図５】図４に示す回路構成におけるタイミングを示す
図である。
図である。
【図６】図４に示す第１の実施例に係る回路構成におけ
る電圧波形を示す図である。
る電圧波形を示す図である。
【図７】本発明の第１の実施例に係るプリチャージ用抵
抗を変化させたときのバスノイズと遅延時間の相関を示
す図である。
抗を変化させたときのバスノイズと遅延時間の相関を示
す図である。
【図８】本発明に係る第２の実施例であるスイッチング
制御手段の概略構成を示す図である。
制御手段の概略構成を示す図である。
【図９】図８に示すスイッチング制御手段におけるタイ
ミングを示す図である。
ミングを示す図である。
【図１０】本発明をフォールトトレラントコンピュータ
に応用した実施例を示す構成図である。
に応用した実施例を示す構成図である。
フロントページの続き
(72)発明者 栗原 良一
神奈川県海老名市下今泉810番地 株式
会社日立製作所オフィスシステム事業部
内
(72)発明者 井上 雅雄
神奈川県海老名市下今泉810番地 株式
会社日立製作所オフィスシステム事業部
内
(56)参考文献 特開 平６−125261（ＪＰ，Ａ)
特開 平５−34242（ＪＰ，Ａ)
特開 平６−112807（ＪＰ，Ａ)
特開 平６−161606（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 3/00
Claims (8)
- 【請求項１】データを転送するバスを備えたデータ転送
システムであって、 機能回路と、 前記機能回路の入出力信号路上において並列接続された
抵抗とスイッチング素子との組と、 該スイッチング素子の導通を、前記バスのデータ転送に
用いられるバスクロックを該バスクロック周期以下で遅
延させた遅延クロックを用いて同期化して制御するスイ
ッチング制御手段と、を備えた機能回路基板を有し、 前記機能回路基板を、前記並列接続された抵抗とスイッ
チング素子の組の一方の端に接続されたコネクタ端子に
より前記バスに対して挿抜可能に形成したことを特徴と
するデータ転送システム。 - 【請求項２】データを転送するバスを備えたデータ転送
システムであって、 機能回路と、 前記機能回路の入出力信号路上において並列接続された
プリチャージ用抵抗とスイッチング素子と、 前記スイッチング素子の導通を、前記バスにおいてデー
タ転送に用いられるバスクロックを該バスクロック周期
以下で遅延させた遅延クロックを用いて同期化して制御
するスイッチング制御手段と、を備えた機能回路基板を
有し、 前記機能回路基板を、前記並列接続されたプリチャージ
用抵抗とスイッチング素子とに接続されたコネクタによ
り前記バスに対して挿抜可能に形成したことを特徴とす
るデータ転送システム。 - 【請求項３】データを転送するバスを備えたデータ転送
システムであって、 機能回路と、 前記機能回路の入出力信号路上に備えられ、並列接続さ
れたプリチャージ用抵抗とスイッチング素子との組と、 該スイッチング素子の導通を、基板挿入完了信号に基づ
いて制御するスイッチング制御手段と、を備えた機能回
路基板を有し、 前記機能回路基板を、前記並列接続された抵抗とスイッ
チング素子の組の一方の端に接続されたコネクタ端子に
より前記バスに対して挿抜可能に形成したことを特徴と
するデータ転送システム。 - 【請求項４】データを転送するバスを備えたデータ転送
システムであって、 機能回路と、 前記機能回路の入出力信号路上において並列接続された
プリチャージ用抵抗とスイッチング素子と、 前記スイッチング素子の導通を、前記バスにおいてデー
タ転送に用いられるバスクロックを該バスクロック周期
以下で遅延させた遅延クロックを用いて同期化し、基板
挿入完了信号に基づいて制御するスイッチング制御手段
と、を備えた機能回路基板を有し、 前記機能回路基板を、前記並列接続されたプリチャージ
用抵抗とスイッチング素子とに接続されたコネクタによ
り前記バスに対して挿抜可能に形成したことを特徴とす
るデータ転送システム。 - 【請求項５】データを転送するバスをコンピュータに接
続したコンピュータシステムであって、 機能回路と、 前記機能回路の入出力信号路上において並列接続された
プリチャージ用抵抗とスイッチング素子との組と、 該スイッチング素子の導通を、前記バスのデータ転送に
用いられるバスクロックを該バスクロック周期以下で遅
延させた遅延クロックを用いて同期化して制御するスイ
ッチング制御手段と、を備えた機能回路基板を有し、 前記機能回路基板を、前記並列接続された抵抗とスイッ
チング素子の組の一方の端に接続されたコネクタ端子に
より前記バスに対して挿抜可能に形成したことを特徴と
するコンピュータシステム。 - 【請求項６】データを転送するバスを備えたデータ転送
システムにおける基板であって、 機能回路と、 前記機能回路の入出力信号路上において並列接続された
プリチャージ用抵抗とスイッチング素子と、 前記スイッチング素子の導通を、前記バスにおいてデー
タ転送に用いられるバスクロックを該バスクロック周期
以下で遅延させた遅延クロックを用いて同期化して制御
するスイッチング制御手段とを有し、 前記並列接続されたプリチャージ用抵抗とスイッチング
素子とに接続されたコネクタにより前記バスに対して挿
抜可能に形成したことを特徴とする活線挿抜用機能回路
基板。 - 【請求項７】データを転送するバスを備えたデータ転送
システムにおける基板であって、 機能回路と、 前記機能回路の入出力信号路上において並列接続された
プリチャージ用抵抗とスイッチング素子と、 前記スイッチング素子の導通を、前記バスにおいてデー
タ転送に用いられるバスクロックを該バスクロック周期
以下で遅延させた遅延クロックを用いて同期化し、基板
挿入完了信号に基づいて制御するスイッチング制御手段
とを有し、 前記並列接続されたプリチャージ用抵抗とスイッチング
素子とに接続されたコネクタにより前記バスに対して挿
抜可能に形成したことを特徴とする活線挿抜用機能回路
基板。 - 【請求項８】データを転送するバスを備えたデータ転送
システム用のバックプレーンバス基板であって、 機能回路と、 前記機能回路の入出力信号路上において並列接続された
プリチャージ用抵抗とスイッチング素子と、 前記スイッチング素子の導通を、前記バスにおいてデー
タ転送に用いられるバスクロックを該バスクロック周期
以下で遅延させた遅延クロックを用いて同期化して制御
するスイッチング制御手段と、を備えた機能回路基板を
有し、 前記機能回路基板を、前記並列接続されたプリチャージ
用抵抗とスイッチング素子とに接続されたコネクタによ
り前記バスに対して挿抜可能にしたことを特徴とするデ
ータ転送システム用バックプレーンバス基板。
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|---|---|---|---|
| JP6-292993 | 1994-11-28 | ||
| JP29299394 | 1994-11-28 | ||
| JP30408795A JP3435941B2 (ja) | 1994-11-28 | 1995-11-22 | データ転送システム及びコンピュータシステム並びに活線挿抜用機能回路基板 |
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- 1995-11-22 JP JP30408795A patent/JP3435941B2/ja not_active Expired - Fee Related
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