JP3429902B2

JP3429902B2 - 記憶装置

Info

Publication number: JP3429902B2
Application number: JP12008195A
Authority: JP
Inventors: 明松本; 晃之成田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-05-18
Filing date: 1995-05-18
Publication date: 2003-07-28
Anticipated expiration: 2018-07-28
Also published as: JPH08315306A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は記憶装置に係り、特に複
数のヘッドからの出力を切り換える構成の記憶装置に関
する。近年の磁気ディスク装置における記憶容量の増大
に伴い、磁気ディスク上のデータ記録密度が急激に増加
している。高密度記録されたデータを磁気ディスクから
読み出すため、最近では従来の薄膜ヘッドに代わり、磁
気抵抗効果型素子を用いた磁気抵抗効果型ヘッド（以
下、単にＭＲヘッドと言う）を採用することが検討され
ている。ＭＲヘッドは、データの書き込みは行えないの
で、データの書き込みにはインダクティブヘッドを採用
する必要がある。そこで、ＭＲヘッド及びインダクティ
ブヘッドを一体的に有する複合ヘッドを用いる場合、デ
ータの読み出し時と書き込み時とで、ＭＲヘッド及びイ
ンダクティブヘッドを切り換えて使用する。

【０００２】しかし、インダクティブヘッドからＭＲヘ
ッドに切り換えた直後では、ＭＲヘッドの出力が不安定
であり、ＭＲヘッドの出力が安定するまでの間はデータ
の読み出しが不可能となる。このため、データの書き込
みからサーボ情報の読み出し又はデータの読み出しまで
の間に待ち時間を設ける必要がある。この待ち時間は、
ライト・ツウ・リード・リカバリ（ＷＲＲ：Ｗｒｉｔｅ
ｔｏＲｅａｄＲｅｃｏｖｅｒｙ）時間と呼ばれ、
このＷＲＲ時間中は、データ及びサーボ領域がＷＲＲ領
域として使用される。従って、磁気ディスク上の有効記
録領域を増加させるには、ＷＲＲ領域を減少させる必要
がある。

【０００３】

【従来の技術】図９は、考えられる磁気ディスク装置を
示すブロック図である。同図中、ライトデータは、変調
系１０１内のエンコーダ１０２によりエンコードされ、
変調系１０１内のライトプリコンペンセーション回路
（以下、単にライトプリコンペ回路と言う）１０３を介
してヘッド集積回路（ＩＣ）１０４内のドライバ回路１
０５に供給される。ドライバ回路１０５の出力データ
は、書き込み専用のインダクティブヘッド１０６に供給
され、磁気ディスク（図示せず）に書き込まれる。

【０００４】読み出し専用のＭＲヘッド１０７は、磁気
ディスクからデータを読み出して、ヘッドＩＣ１０４内
の増幅器１０８に供給する。増幅器１０８の出力データ
は、復調系１１１内の自動利得制御型（ＡＧＣ）増幅回
路１１２に供給される。この復調系１１１は、ＡＧＣ増
幅回路１１２に加えて、フィルタ回路１１３、アナログ
−ディジタル変換（ＡＤＣ）回路１１４、パーシャルレ
スポンス（ＰＲ）等化回路１１５、サーボ復調回路１１
６及びマルチプレクサ１１７からなる。

【０００５】ＡＧＣ増幅回路１１２の出力は、フィルタ
回路１１３に供給され高域のノイズ除去及び波形成形が
行われる。フィルタ回路１１３は、サーボ／データ切り
換え信号に応答してサーボデータ復調用又はデータ復調
用に設定される。フィルタ回路１１３の出力データは、
ＡＤＣ回路１１４に供給される。又、フィルタ回路１１
３の出力サーボデータは、サーボ復調回路１１６に供給
される。ＡＤＣ回路１１４は、フィルタ回路１１３から
のデータをディジタルデータに変換してＰＲ等化回路１
１５に供給するので、ＰＲ等化回路１１５からはリード
データが出力される。他方、サーボ復調回路１１６は、
フィルタ回路１１３からのサーボデータを復調するの
で、サーボ復調回路１１６からはサーボデータが出力さ
れる。

【０００６】尚、マルチプレクサ１１７は、ＰＲ等化回
路１１５及びサーボ復調回路１１６の出力とサーボ／デ
ータゲイン切り換え信号とに基づいて、ＡＧＣ増幅回路
１１２の利得（ゲイン）を制御する。これにより、ＡＧ
Ｃ増幅回路１１２の利得は、サーボデータの読み出し時
にはサーボデータ復調用に設定され、データの読み出し
時にはデータ復調用に設定される。

【０００７】図１０は、ヘッドＩＣ１０４内に設けられ
る、インダクティブヘッド１０６とＭＲヘッド１０７と
の切り換え部を示す回路図である。同図中、ＲＢＡＷ＊
（ＲｅａｄＢｉａｓＡｃｔｉｖｅｉｎＷｒｉｔ
ｅ）信号はアンド回路１２１の一方の入力端子に供給さ
れ、Ｒ／Ｗ＊（Ｒｅａｄ／Ｗｒｉｔｅ）信号は、直接ス
イッチＳＷ１を制御する。又、Ｒ／Ｗ＊信号は、反転回
路１２２を介してアンド回路１２１の他方の入力端子に
供給され、スイッチＳＷ２はアンド回路１２１の出力信
号により制御される。１２６，１２７は、夫々定電流源
である。尚、以下の説明では、「＊」なる記号が付され
た信号は、「＊」なる記号が付されていない信号の反転
信号であることを示す「バー」の意味で使用するものと
する。

【０００８】ＲＢＡＷ＊信号は、書き込み中に予めＭＲ
ヘッド１０７にバイアス電流ＭＲＢＣを供給しておくた
めの信号である。図１１に示すように、ＲＢＡＷ＊信号
がローレベルの時には、ＭＲヘッド１０７にはバイアス
電流ＭＲＢＣが常に供給される。従って、この状態で読
み出し動作が開始されると、ＭＲヘッド１０７は既にオ
ン状態にあるので、図１２（ａ）に示すように約０．５
μｓで安定したＲＤＸ／Ｙ信号がＭＲヘッド１０７から
出力される。他方、書き込み動作中でＲＢＡＷ＊信号が
ハイレベルの時には、ＭＲヘッド１０７はオフ状態にあ
るため、読み出し動作が開始されてからＭＲヘッド１０
７から安定したＲＤＸ／Ｙ信号が出力されるまでには図
１２（ｂ）に示すように約１．５μｓかかってしまう。
図１２（ａ），（ｂ）は、夫々図１１中破線で囲んだ部
分Ｉ，ＩＩのタイミングをＲ／Ｗ＊信号及びＲＤＸ／Ｙ
信号について示す図である。

【０００９】このように、書き込み動作中にＭＲヘッド
１０７にバイアス電流ＭＲＢＣを供給しておけば、ＷＲ
Ｒ時間を短くすることができる。しかし、その反面、書
き込み動作中にＭＲヘッド１０７に供給しておくバイア
ス電流ＭＲＢＣの分だけ消費電力が増加してしまうとい
う不都合も生じてしまう。

【００１０】ところで、インダクティブヘッドとＭＲヘ
ッドとを一体的に有する複合ヘッドの場合、インダクテ
ィブヘッドの方がコア幅が大きい。このため、磁気ディ
スク上のサーボデータは、記録密度がデータに比べて低
いので、ＭＲヘッドにより読み出すよりは、インダクテ
ィブヘッドで読み出した方が大きな出力を得ることがで
きる。インダクティブヘッドにより大きなサーボデータ
出力を得ることができれば、複合ヘッドの磁気ディスク
に対する位置決め精度も向上することができる。

【００１１】そこで、図１３に示すように、ＭＲヘッド
及びインダクティブヘッドの出力を夫々増幅し、一方の
出力を選択して復調系へ供給する方法も考えられる。同
図中、図９と同一部分には同一符号を付し、その説明は
省略する。図１３において、インダクティブヘッド１０
６の出力はヘッドＩＣ１０４内の増幅器１２５を介して
マルチプレクサ１２６に供給され、ＭＲヘッド１０７の
出力はヘッドＩＣ１０４内の増幅器１０８を介してマル
チプレクサ１２６に供給される。マルチプレクサ１２６
は、サーボ／データ出力切り換え信号に基づいてインダ
クティブヘッド１０６又はＭＲヘッド１０７からの出力
を選択出力する。マルチプレクサ１２６の選択出力され
たデータ又はサーボデータは、復調系１１１内のＡＧＣ
増幅回路１１２に供給される。

【００１２】図１４は、図１３に示す磁気ディスク装置
の動作を説明するタイミングチャートである。図１４
中、（ａ）は磁気ディスク上のデータ部及びサーボ部を
示し、（ｂ）はヘッド１０７／１０６から出力されるデ
ータ／サーボデータＤａｔａ／Ｓｅｒｖｏ＊を示し、
（ｃ）はマルチプレクサ１２６から出力されるヘッド１
０７／１０６の出力データＲＤＸ／Ｙ＊を示し、（ｄ）
はフィルタ回路１１３の出力データＦＩＬを示す。

【００１３】磁気ディスク上のデータ部からの読み出し
を行う時には、マルチプレクサ１２６はサーボ／データ
出力切り換え信号に応答してＭＲヘッド１０７より増幅
器１０８を介して得られるデータを出力する。このた
め、ＡＧＣ増幅回路１１２の利得及びフィルタ回路１１
３は、データ復調用に設定され、ＰＲ等化回路１１５か
らはリードデータが出力される。

【００１４】磁気ディスク上のデータ部からサーボ部へ
移り、サーボ部からの読み出しを行う時には、マルチプ
レクサ１２６はサーボ／データ出力切り換え信号に応答
して切り換わり、インダクティブヘッド１０６より増幅
器１２５を介して得られるサーボデータを出力する。
又、ＡＧＣ増幅回路１１２の利得及びフィルタ回路１１
３の設定は、サーボデータ復調用に切り換えられ、サー
ボ復調回路１１６からはサーボデータが出力される。こ
の場合、インダクティブヘッド１０６からのサーボデー
タには、マルチプレクサ１２６が切り換わる際に遅れが
生じる。又、ＡＧＣ増幅回路１１２の利得及びフィルタ
回路１１３の設定が切り換わる際にも遅れが生じるの
で、フィルタ回路１１３の出力にも対応する遅れが生じ
る。従って、サーボ復調回路１１６から出力されるサー
ボデータには、図１４中Ｄ１で示すマルチプレクサ１２
６の切り換えによる遅れと図１４中Ｄ２で示すＡＧＣ増
幅回路１１２の利得及びフィルタ回路１１３の設定の切
り換えによる遅れとが含まれていることになる。

【００１５】

【発明が解決しようとする課題】図９の磁気ディスク装
置では、書き込み動作中にＭＲヘッド１０７にバイアス
電流ＭＲＢＣを供給しておくことで、ＷＲＲ時間を短く
することができる。しかし、その反面、書き込み動作中
にＭＲヘッド１０７に供給しておくバイアス電流ＭＲＢ
Ｃの分だけ消費電力が増加してしまうという問題があっ
た。

【００１６】又、図１３の磁気ディスク装置では、磁気
ディスクからの読み出しがデータ部からサーボ部へ移る
際に、サーボ復調回路１１６から出力されるサーボデー
タに上記の如き遅れが生じてしまうので、その遅れの分
だけＷＲＲ領域を余分に設ける必要があり、磁気ディス
ク上の記録領域を効率良く利用できないという問題があ
った。又、磁気ディスクからの読み出しがサーボ部から
データ部へ移る際にも、同様の問題が発生するという問
題があった。

【００１７】そこで、本発明は、書き込み動作中の無駄
な消費電力を抑制すると共に、記憶媒体上のＷＲＲ領域
を減少させて記録領域を効率良く利用できるようにする
ことを目的とする。

【００１８】

【課題を解決するための手段】上記の課題は、記憶媒体
に情報を書き込む第１のヘッドと、該記憶媒体から情報
を読み出す第２のヘッドと、書き込み又は読み出しを指
示するゲート信号と該第２のヘッドへの電流供給を指示
する制御信号とに応答して該第１及び第２のヘッドに電
流を供給するヘッド回路と、該ゲート信号が書き込みを
示す第１のレベルに遷移した時点からクロックをカウン
トして該ゲート信号が読み出しを示す第２のレベルに遷
移する直前に該制御信号を該ヘッド回路に供給するカウ
ンタ手段とを備えた記憶装置により達成できる。

【００１９】前記第２のヘッドは磁気抵抗効果型ヘッド
であっても良い。又、前記第１のヘッドはインダクティ
ブヘッドで、該第１及び第２のヘッドはこれらのヘッド
を一体的に有する単一の複合ヘッドを構成しても良い。
上記の課題は、記憶媒体に情報を書き込み読み出す第１
のヘッドと、該記憶媒体から情報を読み出す第２のヘッ
ドと、該第１のヘッドにより読み出された情報を復調す
る第１の復調手段と、該第１の復調手段とは独立してお
り、該第２のヘッドにより読み出された情報を復調する
第２の復調手段とを備えた記憶装置によっても達成でき
る。

【００２０】前記第１のヘッドはインダクティブヘッド
で、前記第２のヘッドは磁気抵抗効果型ヘッドであって
も良い。前記第１のヘッドは前記記憶媒体からサーボ情
報を読み出し、前記第２のヘッドは該記憶媒体からデー
タを読み出す構成でも良い。

【００２１】前記第１及び第２の復調手段は、夫々自動
利得制御型増幅回路及びフィルタ回路を含むようにして
も良い。

【００２２】

【作用】本発明によれば、読み出し動作の直前に制御信
号をヘッド回路に供給するので、書き込み動作中の第２
のヘッドによる無駄な電力消費を抑え、第１のヘッドの
出力から第２のヘッドの出力へ切り換えた時のＷＲＲ時
間を短縮することが可能となる。

【００２３】本発明によれば、第１及び第２の復調手段
を別々に設けているので、第１及び第２のヘッドの出力
を切り換える際のＷＲＲ時間を短縮すると共に、特に第
１のヘッドによりサーボ情報を読み出す場合にＤＳＲ時
間の短縮が可能である。

【００２４】

【実施例】図１は、本発明になる記憶装置の第１実施例
の全体構成を示すブロック図である。同図中、書き込み
動作に関連する回路構成の図示は、説明の便宜上省略さ
れている。本実施例では、本発明がディスク装置に適用
されている。

【００２５】図１において、１２は磁気ディスク（図示
せず）のサーボ面に対向して位置決めされるインダクテ
ィブヘッドのみからなるサーボヘッド、１４はサーボヘ
ッド１２で再生された信号の処理を行うサーボヘッドＩ
Ｃ、１６は再生出力に含まれる位置信号ＰＯＳを復調す
るためのＰＯＳ信号復調回路、１８は復調されたアナロ
グの位置信号をディジタル信号に変換するアナログ−デ
ィジタル変換（ＡＤＣ）回路、２０はボイスコイルモー
タ（ＶＣＭ）３０によるヘッドの位置制御やスピンドル
モータ（図示せず）による磁気ディスクの回転制御等に
必要な処理を制御するためのドライブ制御ＭＰＵ、２２
はドライブ制御ＭＰＵ２０のためのドライブＲＡＭ、２
４はドライブ制御ＭＰＵ２０のためのドライブＲＯＭ、
２６はＶＣＭ３０の制御用のディジタル情報をアナログ
信号に変換するディジタル−アナログ変換（ＤＡＣ）回
路、２８はそのアナログ信号を増幅するパワーアンプ、
３０はその増幅された信号に基づいてヘッドの位置制御
を行うＶＣＭを示す。

【００２６】又、３２１〜３２Ｎは、夫々複数の磁気デ
ィスクの対応するデータ面に対向して位置決めされる複
合データヘッド、３４は各データヘッド３２１〜３２Ｎ
に対する記録／再生を制御するデータヘッドＩＣ、３６
はヘッド選択信号ＨＳ及び切り換え制御信号Ｍ／Ｉを用
いて各データヘッド３２１〜３２Ｎを制御すると共にデ
ータ面サーボ情報の復調を制御するためのドライブＭＰ
Ｕ周辺ＩＣ、３８はデータヘッドＩＣ３４を介して入力
されるデータ面サーボ信号を増幅するアンプ、４０はそ
の増幅された信号のピーク値を検出してホールドするピ
ーク検出回路、４２はピーク検出回路４０のアナログ出
力信号をディジタル信号に変換するＡＤＣ回路を示す。
データ面サーボ情報用の復調回路は、回路３８〜４２に
より構成され、この復調回路により復調された信号は各
データヘッド３２１〜３２Ｎのオフトラック補正に使用
される。

【００２７】４４はデータヘッドＩＣ３４を介して入力
されるデータを増幅するＡＧＣアンプ、４６はその増幅
された信号から不要な成分を除去するフィルタ回路、４
８はそのフィルタリングされた信号に対して振幅や位相
の周波数応答を補正する等化回路、５０は等化回路４８
の出力に応答するＶＦＯ（ＶａｒｉａｂｌｅＦｒｅｑ
ｕｅｎｃｙＯｓｃｉｌｌａｔｏｒ）回路、５２はＶＦ
Ｏ回路５０の出力に応答して等化回路４８の出力信号の
ピーク値を検出する最尤検出回路、５４は最尤検出回路
５２を介して得られるＲＬＬ（ＲｕｎＬｅｎｇｔｈ
Ｌｉｍｉｔｅｄ）１，７コード等の再生信号をＮＲＺデ
ータに復調するためのデコーダ、５６はその復調された
データを受けて磁気ディスクに対するデータのリード／
ライト（Ｒ／Ｗ）を制御するハードディスクコントロー
ラを示す。データ用の復調回路は、回路４４〜５４によ
り構成される。

【００２８】更に、６０は外部のホストシステム５８と
の間のインタフェースを制御するためのインタフェース
（ＩＦ）プロトコルＩＣ、６２はホストシステム５８と
の間で授受されるデータを格納しておくためのデータバ
ッファ、６４はホストシステム５８から供給されるコマ
ンドの解析及び実行等を制御するためのコントローラ制
御ＭＰＵ、６６はコントローラ制御ＭＰＵ６４のための
コントローラＲＡＭ、６８はコントローラ制御ＭＰＵ６
４のためのコントローラＲＯＭ、７０はコントローラ制
御ＭＰＵ６３とドライブ制御ＭＰＵ２０及びＭＰＵ周辺
ＩＣ３６との間の通信を制御するためのＭＰＵ間通信Ｉ
Ｃを示す。尚、８０及び９０は、夫々各回路間を互いに
接続するバスを示す。

【００２９】図２は、本実施例の要部を示すブロック図
であり、図３は、データヘッドＩＣ３４の部分を示す回
路図である。図２及び図３中、図１及び図１０と同一部
分には同一符号を付し、その説明は省略する。図２にお
いて、説明の便宜上、１つの磁気ディスク７５及び１つ
のデータヘッド３２のみを示す。磁気ディスク７５はス
ピンドルモータ（ＳＰＭ）７６により回転され、データ
ヘッド３２の位置はＶＣＭ３０により移動される。リー
ドチャネル（ＲＤＣ）７１には、回路３８〜５４等が含
まれるものとする。又、サーボコントローラ（ＳＶＣ）
２０はドライブ制御ＭＰＵ２０に対応し、マイクロコン
ピュータユニット（ＭＣＵ）６４はコントローラ制御Ｍ
ＰＵ６４に対応する。更に、ＲＯＭ７２はＲＯＭ２４，
６８に対応し、ＲＡＭ７３はＲＡＭ２２，６６に対応す
る。

【００３０】本実施例では、読み出し動作が始まる直前
にバイアス電流をＭＲヘッド１０７に供給することによ
り、消費電力を抑えながらＭＲヘッド１０７の出力待ち
時間を短縮する。具体的には、ＭＣＵ６４内のカウンタ
回路７８において、ハードディスクコントローラ５６か
ら出力されるライトゲート（ＷＧ）信号（Ｒ／Ｗ信号）
が立ち上がってからリードチャネル７１から出力される
リードリファレンスクロックＲＲＣＬＫをカウントし、
ライトゲートＷＧがローレベルになる直前にＲＢＡＷ＊
信号をローレベルにすることによりＭＲヘッド１０７に
バイアス電流を供給する。これにより、書き込み動作中
の無駄な電力消費を無くし、ＷＲＲ時間を短縮すること
ができる。

【００３１】上記の如きＲＢＡＷ＊信号は、ＭＣＵ６４
のカウンタ回路７８から図３に示すデータヘッドＩＣ３
４のアンド回路１２１に供給される。又、ハードディス
クコントローラ５６から出力されるＷＧ信号は、リード
チャネル７１において反転され、リードチャネル７１か
らはＷＧ＊信号がデータヘッドＩＣ３４の反転回路１２
２及びスイッチＳＷ１に供給される。尚、インダクティ
ブヘッド１０６の一端及びＭＲヘッド１０７の一端は、
夫々電源電圧Ｖｃｃに接続されており、インダクティブ
ヘッド１０６の他端及びＭＲヘッド１０７の他端は、夫
々接地（ＧＮＤ）されている。

【００３２】図４は、ＭＣＵ６４内のカウンタ回路７８
の一実施例を示す回路図である。同図中、カウンタ回路
７８は、非同期クリア型のＤフリップフロップ１と、同
期クリア型の４ビットカウンタ２ａ，２ｂ，２ｃと、イ
ンバータ３と、クロック生成回路４とからなる。

【００３３】リードチャネル７１から出力されるリード
リファレンスクロックＲＲＣＬＫは、クロック生成回路
４によりバイトクロックＢＣＬＫに分周される。つま
り、クロック生成回路４は、ビットクロックであるリー
ドリファレンスクロックＲＲＣＬＫをバイトクロックＢ
ＣＬＫに変換する。バイトクロックＢＣＬＫは、カウン
タ２ａ〜２ｃの各クロック入力端子ＣＫに入力される。
フリップフロップ１のデータ入力端子Ｄは電源電圧Ｖｃ
ｃに接続され、クロック入力端子ＣＫにはＷＧ信号が入
力される。フリップフロップ１のＱ出力は、ＲＢＡＷ＊
信号としてデータヘッドＩＣ３４に供給されると共に、
カウンタ２ａに供給される。

【００３４】カウンタ２ａのキャリィ（Ｃａｒｒｙ）出
力は、カウンタ２ｂ，２ｃに供給される。又、カウンタ
２ｂのキャリイ出力は、カウンタ２ｃに供給される。カ
ウンタ２ｃのＱ４出力は、インバータ３を介してフリッ
プフロップ１及びカウンタ２ａ〜２ｃの各ローアクティ
ブクリア端子ＣＲに供給される。リードチャネル７１か
ら出力されるリードリファレンスクロックＲＲＣＬＫ
は、クロック生成回路４によりバイトクロックＢＣＬＫ
に分周される。つまり、クロック生成回路４は、ビット
クロックであるリードリファレンスクロックＲＲＣＬＫ
をバイトクロックＢＣＬＫに変換する。バイトクロック
ＢＣＬＫは、カウンタ２ａ〜２ｃの各クロック入力端子
ＣＫに入力される。

【００３５】図５は、図４の各部における信号を示すタ
イミングチャートである。図５中、（ａ）は磁気ディス
ク７５上のデータパターンを示し、（ｂ）はＷＧ信号、
（ｃ）はバイトクロックＢＣＬＫを示し、（ｄ）はリー
ドリファレンスクロックＲＲＣＬＫを示し、（ｅ）はＲ
ＢＡＷ＊信号を示し、（ｆ）はバイアス電流ＭＲＢＣを
示す。図５（ａ）において、ＰＬＯＳＹＮＣは１０バイ
トのクロック同期部分、ＳＢは１バイトのシンクバイ
ト、ＷＤは５１２バイトのライトデータ、ＥＣＣは５〜
１１バイトのエラー検出コードである。

【００３６】図４及び図５からわかるように、本実施例
では、図５（ｂ）に示すＷＧ信号の立ち上がりから図５
（ｃ）に示すバイトクロックＢＣＬＫをカウントする。
通常、ＷＧ信号がハイレベルである期間は、５１２バイ
トのライトデータＷＤ等を含む合計で５２８〜５３４バ
イトである。従って、バイトクロックＢＣＬＫのカウン
ト値が５１２のところでＲＢＡＷ＊信号をローレベルに
すれば、ＷＧがローレベルになる直前、即ち、読み出し
動作が始まる直前にＭＲヘッド１０７にバイアス電流Ｍ
ＲＢＣを供給することができる。これにより、書き込み
動作中の無駄な電力消費を抑え、且つ、ＷＲＲ時間を短
縮することができる。

【００３７】ところで、上記ＷＲＲ時間が必要となる理
由を、図６と共に説明する。図６は、データヘッドＩＣ
３４内の再生回路を示す回路図である。図６において、
ＭＲヘッド１０７の一方の端子は抵抗８２を介して高電
位の電源ラインＶ１（例えば５Ｖ）に接続されると共
に、初段の再生用増幅器（リードアンプ）を構成するＮ
ＰＮトランジスタ７のベースに接続されている。ＭＲヘ
ッド１０７の他方の端子は、抵抗８３及び定電流源８４
を介して低電位の電源ラインＶ２（例えば０Ｖ）に接続
されると共に、初段のリードアンプを構成するＮＰＮト
ランジスタ８８のベースに接続されている。トランジス
タ８７のコレクタは、出力端子ＲＸに接続されると共
に、抵抗８５を介して電源ラインＶ１に接続されてい
る。トランジスタ８８のコレクタは、出力端子ＲＹに接
続されると共に、抵抗８６を介して電源ラインＶ１に接
続されている。又、トランジスタ８７のエミッタは、キ
ャパシタ８９の一方の端子ＣＸに接続されると共に、定
電流源９０を介して電源ラインＶ２に接続されている。
トランジスタ８８のエミッタは、キャパシタ８９の他方
の端子ＣＹに接続されると共に、定電流源９１を介して
電源ラインＶ２に接続されている。又、出力端子ＲＸ及
びＲＹは、復調回路（図示せず）に接続されている。

【００３８】定電流源８４，９０，９１は、夫々Ｒ／Ｗ
信号に応答してオン／オフする。この場合、Ｒ／Ｗ信号
がハイレベルの時にリード状態となり、各定電流源８
４，９０，９１はオンとなって夫々定電流Ｉｓ，Ｉｂ，
Ｉｂを供給する。他方、Ｒ／Ｗ信号がローレベルの時に
はライト状態となり、各定電流源８４，９０，９１は夫
々の定電流の供給を遮断する。

【００３９】従って、リード時に電源ラインＶ１から供
給される電流は、抵抗８２、ＭＲヘッド１０７、抵抗８
３及び定電流源８４を介して電源ラインＶ２に流れ、
又、抵抗８５、トランジスタ８７及び定電流源９０を介
して電源ラインＶ２に流れると共に、抵抗８６、トラン
ジスタ８８及び定電流源９１を介して電源ラインＶ２に
流れる。

【００４０】ＭＲヘッド１０７を介して電流Ｉｓ（磁気
ディスク７５に加わる磁界を検出するためのセンス電
流）が流れると、その内部抵抗によりＭＲヘッド１０７
の両端に電位差が生じ、この電位差に応じてトランジス
タ８７のベースとトランジスタ８８のベースとの間にオ
フセット電圧が発生する。このため、トランジスタ８７
を流れる電流は、トランジスタ８８を流れる電流より多
くなり、出力端子ＲＸと出力端子ＲＹとの間にも上記オ
フセット電圧に応じた電位差が発生する。

【００４１】キャパシタ８９は、上記電位差、即ち、オ
フセット電圧を無くすように適宜電荷を充電して放電す
る。キャパシタ８９の端子間電圧ＶＣは、トランジスタ
８７及び８８の各エミッタ電圧をバランスさせるため、
トランジスタ８７及び８８には夫々電流Ｉｂが流れる。

【００４２】これにより、出力端子ＲＸとＲＹとの間
（出力信号ＶＲ）には、磁界の変化によってＭＲヘッド
１０７の内部抵抗が変化することによる電圧の変化、即
ち、磁界の変化にのみ対応して振幅が変化する信号（再
生信号）が出力される。データライト時には、全ての定
電流源８４，９０，９１を止めるため、オフセット電圧
は発生せず、出力信号ＶＲも０となる。

【００４３】上記の如き構成の再生回路では、データラ
イトからデータリードに切り換わる時にはキャパシタ８
９の電荷量は０になっている。そして、リード状態にな
ると、定電流源９０及び９１が動作を開始する。このた
め、先ずＭＲヘッド１０７においてオフセット電圧が発
生し、これによってトランジスタ８７及び８８に電流が
流れ、キャパシタ８９に電荷が充電される。このキャパ
シタ８９の充電に要する時間は、通常数μｓ程度であ
る。この充電時間中、出力端子ＲＸ，ＲＹには大きな過
電流が流れて信号の読み出しが出来ないので、磁気ディ
スク７５上に上記充電時間に見合った分のＷＲＲ領域が
必要となる。

【００４４】次に、本発明になる記憶装置の第２実施例
を図７及び図８と共に説明する。図７は、第２実施例を
示すブロック図であり、同図中、図１３と同一部分には
同一符号を付し、その説明は省略する。図８は、第２実
施例の動作を説明するためのタイミングチャートであ
る。本実施例においても、本発明がディスク装置に適用
されている。

【００４５】図７において、インダクティブヘッド１０
６の出力はヘッドＩＣ１０４内の増幅器１２５を介して
復調系１１１内のＡＧＣ増幅回路２１２に供給され、Ｍ
Ｒヘッド１０７の出力はヘッドＩＣ１０４内の増幅器１
０８を介して復調系１１１内のＡＧＣ増幅回路１１２に
供給される。復調系１１１には、ＭＲヘッド１０７の出
力に対してＡＧＣ増幅回路１１２、フィルタ１１３及び
ホールド回路１５０が専用に設けられ、インダクティブ
ヘッド１０６の出力に対してＡＧＣ増幅回路２１２、フ
ィルタ２１３及びホールド回路２５０が専用に設けられ
ている。ホールド回路１５０は、ＰＲ等化回路１１５の
出力及びホールド制御信号ＨＯＬＤ１に基づいてＡＧＣ
増幅回路１１２の利得をホールドする。又、ホールド回
路２５０は、サーボ復調回路１１６の出力及びホールド
制御信号ＨＯＬＤ２に基づいてＡＧＣ増幅回路２１２の
利得をホールドする。

【００４６】図８は、図７に示す磁気ディスク装置の動
作を説明するタイミングチャートである。図８中、
（ａ）は磁気ディスク上のデータ部及びサーボ部を示
し、（ｂ）はＷＧ信号を示し、（ｃ）はヘッド１０７／
１０６から出力されるデータ／サーボデータＤａｔａ／
Ｓｅｒｖｏ＊を示し、（ｄ）はホールド回路１５０に供
給されるホールド制御信号ＨＯＬＤ１を示し、（ｅ）は
ホールド回路２５０に供給されるホールド制御信号ＨＯ
ＬＤ２を示し、（ｆ）はヘッドＩＣ１０４の増幅器１０
８から出力されるＭＲヘッド１０７の出力データＲＤＸ
／Ｙを示し、（ｇ）はヘッドＩＣ１０４の増幅器１２５
から出力されるインダクティブヘッド１０６の出力デー
タＲＤＸ／Ｙを示し、（ｈ）はフィルタ回路１１３の出
力データＦＩＬ１を示し、（ｉ）はフィルタ回路２１３
の出力データＦＩＬ２を示す。

【００４７】本実施例では、図７に示すようにＡＧＣ増
幅回路及びフィルタ回路からなる回路部分が、ＭＲヘッ
ド１０７用とインダクティブヘッド１０６用とで夫々独
立して設けられている。ＭＲヘッド１０７及びインダク
ティブヘッド１０６は、夫々データライト時以外は常に
リードデータを出力している。インダクティブヘッド１
０６により読み出されたサーボデータは、増幅器１２
５、ＡＧＣ増幅回路２１２及びフィルタ回路２１３を介
してサーボ復調回路１１６に供給され、サーボ復調回路
１１６からは復調されたサーボデータが出力される。こ
の復調されたサーボデータに基づいて上記ＶＣＭ３０等
を制御することにより、インダクティブヘッド１０６が
磁気ディスク上の目的とするトラックに位置決めされる
ようにシークが行われる。

【００４８】ＷＧ信号がハイレベルであるデータライト
時には、ライトデータをエンコーダ回路１０２、ライト
プリコンペ回路１０３及びドライバ回路１０５を介して
インダクティブヘッド１０６に供給することにより、ラ
イトデータが磁気ディスク上に書き込まれる。磁気ディ
スクに対するライトデータの書き込みが終ると、再びサ
ーボデータの読み出しを行う。この時、ホールド回路２
５０によりＡＧＣ増幅回路２１２の利得がホールドされ
ているので、フィルタ回路２１３の出力ＦＩＬ２はすぐ
に安定し、ＷＲＲ時間が短くて済む。又、フィルタ回路
１１３の出力ＦＩＬ１も同様に安定しているので、サー
ボ部からデータ部に移動した場合も直ちにデータの読み
出しが可能となる。従って、インダクティブヘッド１０
６からＭＲヘッド１０７への切り換え、又は、ＭＲヘッ
ド１０７からインダクティブヘッド１０６への切り換え
の際に、ＡＧＣ増幅回路及びフィルタ回路からなる回路
部分の設定の切り換えが不要であるため、設定の切り換
えに伴う時間のロスを生じることがなく、ＷＲＲ時間及
びデータ・ツウ・サーボ・リカバリ（ＤＳＲ：Ｄａｔａ
ｔｏＳｅｒｖｏＲｅｃｏｖｅｒｙ）時間の短縮が
可能となる。

【００４９】尚、上記各実施例では、本発明がディスク
装置に適用されているが、本発明はこれに限らずテープ
等の記憶媒体を用いる記憶装置にも適用可能である。以
上、本発明を実施例により説明したが、本発明は上記実
施例に限定されるものではなく、本発明の範囲内で種々
の変形及び改良が可能であることは言うまでもない。

【００５０】

【発明の効果】本発明によれば、読み出し動作の直前に
制御信号をヘッド回路に供給するので、書き込み動作中
の第２のヘッドによる無駄な電力消費を抑え、第１のヘ
ッドの出力から第２のヘッドの出力へ切り換えた時のＷ
ＲＲ時間を短縮することが可能となる。

【００５１】本発明によれば、第１及び第２の復調手段
を別々に設けているので、第１及び第２のヘッドの出力
を切り換える際のＷＲＲ時間を短縮すると共に、特に第
１のヘッドによりサーボ情報を読み出す場合にＤＳＲ時
間の短縮が可能である。

【図面の簡単な説明】

【図１】本発明になる記憶装置の第１実施例の全体構成
を示すブロック図である。

【図２】第１実施例の要部を示すブロック図である。

【図３】データヘッドＩＣの部分を示す回路図である。

【図４】ＭＣＵ内のカウンタ回路の一実施例を示す回路
図である。

【図５】図４の各部における信号を示すタイミングチャ
ートである。

【図６】データヘッドＩＣ内の再生回路を示す回路図で
ある。

【図７】第２実施例を示すブロック図である。

【図８】第２実施例の動作を説明するためのタイミング
チャートである。

【図９】考えられる磁気ディスク装置を示すブロック図
である。

【図１０】ヘッドＩＣ内に設けられるインダクティブヘ
ッドとＭＲヘッドとの切り換え部を示す回路図である。

【図１１】図１０に示す切り換え部の動作を説明するタ
イミングチャートである。

【図１２】図１１の一部を拡大して示すタイミングチャ
ートである。

【図１３】考えられる他の磁気ディスク装置を示すブロ
ック図である。

【図１４】図１３に示す磁気ディスク装置の動作を説明
するタイミングチャートである。

【符号の説明】

１フリップフロップ２ａ〜２ｃカウンタ３インバータ４クロック生成回路２０ＳＶＣ３０ＶＣＭ３２データヘッド３４データヘッドＩＣ５６ハードディスクコントローラ６４ＭＣＵ７２ＲＯＭ７３ＲＡＭ７５磁気ディスク７６スピンドルモータ１０１変調系１０２エンコーダ回路１０３ライトプリコンペ回路１０４ヘッドＩＣ１０５ドライバ１０６インダクティブヘッド１０７ＭＲヘッド１０８，１２５増幅器１１１復調系１１２，２１２ＡＧＣ増幅回路１１３，２１３フィルタ回路１１４ＡＤＣ回路１１５ＰＲ等化回路１１６サーボ復調回路１５０，２５０ホールド回路ＳＷ１，ＳＷ２スイッチ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＧ１１Ｂ 19/02 ５０１Ｇ１１Ｂ 19/02 ５０１Ｋ (56)参考文献特開平７−121805（ＪＰ，Ａ) 特開平３−100903（ＪＰ，Ａ) 特開平６−150208（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 5/00 - 5/027 G11B 5/09 G11B 5/33 - 5/39

Claims

(57)【特許請求の範囲】

【請求項１】記憶媒体に情報を書き込む第１のヘッド
と、該記憶媒体から情報を読み出す第２のヘッドと、書き込み又は読み出しを指示するゲート信号と該第２の
ヘッドへの電流供給を指示する制御信号とに応答して該
第１及び第２のヘッドに電流を供給するヘッド回路と、該ゲート信号が書き込みを示す第１のレベルに遷移した
時点からクロックをカウントして、カウント値が、該ゲ
ート信号が読み出しを示す第２のレベルに遷移する直前
を示す時点で該制御信号を該ヘッド回路に供給するカウ
ンタ手段とを備えた、記憶装置。
【請求項２】前記第２のヘッドは磁気抵抗効果型ヘッ
ドである、請求項１記載の記憶装置。
【請求項３】前記第１のヘッドはインダクティブヘッ
ドであり、該第１及び第２のヘッドはこれらのヘッドを
一体的に有する単一の複合ヘッドを構成する、請求項２
記載の記憶装置。