JP3418967B2 - 適応等化器 - Google Patents

適応等化器

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JP3418967B2
JP3418967B2 JP00848698A JP848698A JP3418967B2 JP 3418967 B2 JP3418967 B2 JP 3418967B2 JP 00848698 A JP00848698 A JP 00848698A JP 848698 A JP848698 A JP 848698A JP 3418967 B2 JP3418967 B2 JP 3418967B2
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悟志 宗田
衆太 上野
英明 松江
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、多重波遅延環境に
おけるマルチパスでの符号間干渉による伝送特性の劣化
を防ぐ等化器に関し、特に、クロックタイミングとフレ
ームタイミング誤差による等化特性の劣化を回路規模の
増大を抑えることが可能で、更に、フレーム効率の低下
を生じない適応等化器の構成に係る。
【0002】
【従来の技術】シンボルスペースタップの等化器では、
クロックタイミング誤差による特性の劣化が問題であ
る。このクロックタイミング誤差による劣化を補憤する
ため、図10に示すバーストが送信される場合に、トレ
ーニング中の受信SN比が最大となるクロックタイミン
グでデータを等化する方式がある。
【0003】この構成を図11に示す。同図において、
入力端子505から入力した受信信号は、トレーニング
中452にAD変換回路501で、シンボルレートの数
倍でサンプリングされ、等化回路503及ぴ制御回路5
04に入力される。等化回路503では、クロツクタイ
ミング毎に等化誤差513を求める。
【0004】制御回路504では、トレーニング区間中
452に受信信号511の2乗和を等化回路で求めた等
化誤差513の2乗和で除算して、クロックタイミング
毎のSN比を計算し、このSN比が最大になるクロック
タイミングを求める。
【0005】選択回路502では、その結果をもとに受
信信号を選択し、データ部を等化回路503で等化する
ことで、クロックタイミング誤差による劣化を防ぐ。
(特開平6−6265参照)
【0006】
【発明が解決しようとする課題】フレームタイミング同
期がずれて、等化器の等化範囲から外れる受信信号のイ
ンパルスレスポンスの電力が大きくなると、干渉の影響
を抑止することができなくなり、特性が劣化する。その
ため、等化器の特性向上のためには、クロックタイミン
グ同期だけでなく、フレームタイミング同期も併せて考
える必要がある。
【0007】しかし、従来の等化器回路では、クロック
タイミング同期のみを考えているため、フレームタイミ
ング同期を採るためには、別にフレームタイミング同期
回路とフレームタイミング同期用プリアンプルを設ける
ことが必要になる。その結果、フレームタイミング同期
回路と、クロックタイミング同期回路とが、個別に存在
することによる回路規模の増大と、バースト効率の低下
を生ずるという課題があった。
【0008】本発明は、クロックタイミング誤差だけで
なくフレームタイミング誤差による特性の劣化と、クロ
ックタイミング同期回路とフレームタイミング同期回路
とが、それぞれ別に存在することによる回路規模の増大
と、フレーム効率の劣化という従来の課題を解決するこ
とのできる適応等化器を提供することを目的としてい
る。
【0009】
【課題を解決するための手段】本発明によれば、上述の
課題は、前記特許請求の範囲に記載した手段により解決
される。
【0010】すなわち、請求項1の発明は、受信信号を
直交検波して得たベースバンド信号を、シンボルレート
のn倍(nは2以上の整数)でサンプリングしてアナロ
グ−デイジタル変換するAD変換回路と、該AD変換回
路の出力側に接続され、バーストフォーマットが、先頭
部の既知のトレーニング信号と、それに続くデータ信号
とから成る信号の、トレーニング区間に、各クロックタ
イミングの受信信号と既知のトレーニング信号よりクロ
ックタイミング毎のインパルスレスポンスを求めるn個
の相関回路と、前記クロックタイミング毎のインパルス
レスポンスを記憶するn個のインパルスレスポンスメモ
リ回路と、考慮するすべてのクロックタイミングとフレ
ームタイミングに対して、前記トレーニング区間で、前
記クロックタイミング毎のインパルスレスポンスと既知
のトレーニング信号とからレプリカを計算するn個のレ
プリカ生成回路と、前記AD変換回路に接続され、前記
レプリカが生成されるまで受信信号を遅延させるn個の
遅延回路と、該n個の遅延回路と前記レプリカ生成回路
に接続されていて、トレーニング区間に、考慮するすべ
てのクロックタイミングとフレームタイミングにおける
前記レプリカ生成回路の出力と受信信号の差による等化
誤差の2乗和を計算するn個の誤差信号計算回路と、該
誤差信号計算回路に接続され、前記トレーニング終了時
の等化誤差の2乗和が最小となるクロックタイミング及
びフレームタイミングの組み合わせを選択し、その結果
を制御信号として出力する誤差信号比較回路と、前記A
D変換回路の出力信号を遅延させる遅延回路と、該遅延
回路の出力信号から前記制御信号に対応する受信信号を
選択する選択回路と、前記制御信号に基づいて、前記イ
ンパルスレスポンスメモリ回路中のインパルスレスポン
スを選択するインパルスレスポンス選択回路と、前記選
択回路の出力信号に対して、前記インパルスレスポンス
選択回路により選択されたインパルスレスポンスをタッ
プ係数の初期値として、適応アルゴリズムにより、適応
等化を行う等化回路とを有する適応等化器である。
【0011】
【0012】
【0013】請求項2の発明は、受信信号を直交検波し
て得たベースバンド信号を、シンボルレートのn倍(n
2以上の整数)でサンプリングしてアナログ−デイジ
タル変換するAD変換回路と、該AD変換回路の出力側
に接続され、バーストフォーマットが、先頭部の既知の
トレーニング信号と、それに続くデータ信号とから成る
信号の、トレーニング区間に、各クロックタイミングの
受信信号と既知のトレーニング信号よりクロックタイミ
ング毎のインパルスレスポンスを求めるn個の相関回路
と、前記クロックタイミング毎のインパルスレスポンス
を記憶するn個のインパルスレスポンスメモリ回路と、
考慮するすべてのクロックタイミングとフレームタイミ
ングに対して、前記トレーニング区間で、前記クロック
タイミング毎のインパルスレスポンスと既知のトレーニ
ング信号とからレプリカを計算するn個のレプリカ生成
回路と、前記AD変換回路に接続され、前記レプリカが
生成されるまで受信信号を遅延させるn個の遅延回路
と、該n個の遅延回路と前記レプリカ生成回路に接続さ
れていて、トレーニング区間に、考慮するすべてのクロ
ックタイミングとフレームタイミングにおける前記レプ
リカ生成回路の出力と受信信号の差による等化誤差の2
乗和を計算するn個の誤差信号計算回路と、該誤差信号
計算回路と前記n個のインパルスレスポンスメモリ回路
とに接続され、クロックタイミング毎に異なるフレーム
タイミングで前記等化誤差の2乗和を比較し、最小の等
化誤差の2乗和と他の等化誤差の2乗和との差が、あら
かじめ設定した閾値以上の場合には、最小の等化誤差の
2乗和をもつフレームタイミングを選択し、閾値以下の
場合には、該当するフレームタイミングのレプリカ生成
に使用されるインパルスレスポンスの電力の和が最大と
なるフレームタイミングを選択した後、フレームタイミ
ングが決定した各クロックタイミングの等化誤差の2乗
和を比較し、最小となるクロックタイミングを選択し、
その結果を制御信号として出力する誤差信号比較回路
と、前記AD変換回路の出力信号を遅延させる遅延回路
と、該遅延回路の出力信号から前記制御信号に対応する
受信信号を選択する選択回路と、前記制御信号に基づい
て、前記インパルスレスポンスメモリ回路中のインパル
スレスポンスを選択するインパルスレスポンス選択回路
と、前記選択回路の出力信号に対して、前記インパルス
レスポンス選択回路により選択されたインパルスレスポ
ンスをタップ係数の初期値として、適応アルゴリズムに
より、適応等化を行う等化回路とを有する適応等化器で
ある。
【0014】
【0015】
【0016】
【0017】請求項3の発明は、前記請求項1または2
のいずれかに記載の適応等化器において、前記n個の相
関回路の代わりに、1の相関回路と、クロックタイミン
グ毎に計算中のインパルスレスポンスを記憶するn個の
相関メモリ回路とを設け、前記n個のレプリカ生成回路
の代わりに、1のレプリカ生成回路と、前記n個のイン
パルスレスポンスメモリ回路の内のいずれかを選択して
前記レプリカ生成回路に接続する切替回路とを設け、前
記n個の誤差信号計算回路の代わりに、1の誤差信号計
算回路と、該誤差信号計算回路に接読され、クロックタ
イミング毎に計算中の誤差信号を記憶するn個の誤差信
号メモリ回路とを設け、さらに、考慮するすべてのクロ
ックタイミングとフレームタイミングに対する、前記イ
ンパルスレスポンスと、前記レプリカと、前記等化誤差
の2乗和を求める場合に、前記n個の相関メモリ回路
と、前記切替回路と、前記n個の誤差信号メモリ回路を
使用して、前記1の相関回路、前記1のレプリカ生成回
路、前記1の誤差信号計算回路をタイムシェアリングで
使用し、これらの回路を共有化する手段を設けて構成し
たものである。
【0018】
【0019】
【0020】
【0021】
【0022】
【0023】請求項4の発明は、受信信号を直交検波し
て得たベースバンド信号を、シンボルレートのn倍(n
2以上の整数)でサンプリングしてアナログ−デイジ
タル変換するAD変換回路と、該AD変換回路の出力側
に接続され、バーストフォーマットが、先頭部の既知の
トレーニング信号と、それに続くデータ信号とから成る
信号の、トレーニング区間に、各クロックタイミングの
受信信号と既知のトレーニング信号よりクロックタイミ
ング毎のインパルスレスポンスを推定し、インパルスレ
スポンスメモリ回路に記憶するインパルスレスポンス推
定回路と、考慮するすべてのクロックタイミングとフレ
ームタイミングに対して、前記トレーニング区間で前記
インパルスレスポンスと既知のトレーニング信号とから
レプリカを計算するレプリカ生成回路と、前記AD変換
回路に接続され、前記レプリカが生成されるまで受信信
号を遅延させる遅延回路と、該遅延回路と前記レプリカ
生成回路に接続されていて、トレーニング区間に、考慮
するすべてのクロックタイミングとフレームタイミング
における前記レプリカと受信信号の差による等化誤差の
2乗和を計算する誤差信号計算回路と、該誤差信号計算
回路に接続され、前記トレーニング終了時の等化誤差の
2乗和が最小となるクロックタイミング及びフレームタ
イミングの組み合わせを選択し、その結果を制御信号と
して出力する誤差信号比較回路と、前記AD変換回路の
出力信号を遅延させる遅延回路と、該遅延回路で遅延さ
れた受信信号の中から前記制御信号をもとに、最適タイ
ミングに対応する受信信号を選択する選択回路と、該選
択回路で選択された受信信号とタップ係数より、等化動
作を行い、等化器出力信号を出力する最尤系列推定回路
とを含んで成る適応等化器であって、前記インパルスレ
スポンス推定回路は、トレーニング終了後、前記インパ
ルスレスポンスメモリ回路から前記制御信号に対応する
インパルスレスポンスを選択して前記タップ係数の初期
値として最尤系列推定回路に出力し、前記インパルスレ
スポンス推定回路は、データ区間では、前記選択回路で
選択された受信信号と前記等化器出力信号から適応アル
ゴリズムにより前記タップ係数を更新して前記最尤系列
推定回路に出力し、前記インパルスレスポンス推定回路
は、前記トレーニング区間と、前記データ区間の、タッ
プ係数を求める時に、同じ適応アルゴリズム回路を使用
する適応等化器である。
【0024】
【0025】
【0026】
【0027】
【0028】
【0029】
【0030】
【0031】
【0032】
【0033】
【0034】図1に本発明の適応等化器の基本的構成を
示す。同図において、人力端子60より入力された受信
信号をAD変換回路10にてシンボルレートの数倍でサ
ンプリングした後、適応等化器のトレーニング中(図7
のトレーニング信号452の区間)には同期制御回路2
0で考慮するすべてのクロックタイミングとフレームタ
イミングでの等化誤差の2乗和を比較して、等化器のト
レーニングとクロックタイミングとフレームタイミング
の選択を同時に行う。
【0035】トレーニング終了後、データ信号453の
区間では、選択したクロックタイミングとフレームタイ
ミングの制御信号21を選択回路40に入力し、遅延回
路30の出力の信号から、最適クロックタイミング、及
びフレームタイミングを選択する。等化回路50は、同
期制御回路20で選択したインパルスレスポンスを等化
回路の初期タップ係数22として、選択した受信信号4
1について適応等化動作を行う。
【0036】本発明は、クロックタイミングと同時にフ
レームタイミングを選択することが可能であり、考慮す
るすべてのクロックタイミングとフレームタイミングで
の等化誤差から最適な組み合わせを選択し、また、それ
らを同一の回路で求める構成であるため、クロックタイ
ミングとフレームタイミング誤差による等化特性の劣化
と、回路規模の増加と、フレーム効率の劣化を防ぐこと
ができるという作用効果が得られる。
【0037】
【発明の実施の形態】先に本発明の適応等化器の基本的
構成を図1として示した。同図に示すように、本発明の
適応等化器は、AD変換回路10、同期制御回路20、
遅延回路30、選択回路40、等化回路50、入力端子
60、出力端子70で構成される。使用するバーストフ
ォーマットを図10に示す。
【0038】図1において、ベースバンドの受信信号
は、入力端子60からA/D変換回路10に入力され、
シンボルレートの4倍でサンプリングされる(11〜1
1−3)。ディジタル変換された信号は、遅延回路30
に入力される。また、バーストのトレーニング区間(4
52)には、同期制御回路20にも入力される。
【0039】トレーニング区間(452)に同期制御回
路20では、シンボルレートの4倍でサンプリングされ
た受信信号と既知のトレーニング信号より、最適なクロ
ックタイミング及びフレームタイミングと、タップ係数
の初期値を決定する。
【0040】そして、トレーニング終了時に最適クロッ
クタイミング、及びフレームタイミングを制御信号21
として選択回路40へ、タップ係数の初期値をタップ係
数初期値信号22として等化回路50へ出力する。選択
回路40では、遅延回路30にて遅延時間を調節され
て、シンボルレートの4倍でサンプリングされた受信信
号11〜11−3の中から、制御信号21に対応する受
信信号を選択(41)する。
【0041】トレーニング終了後からバースト終了まで
の間(データ信号453の区間)、選択回路40では、
制御信号21に基づき、同一のクロックタイミング、及
びフレームタイミングの受信信号をシンボルレートで等
化器50へ出力(41)する。等化回路50では、この
受信信号41に対して、タップ係数の制御に等化回路5
0内部にもつ適応アルゴリズムを使用して、適応等化を
行う。
【0042】また、トレーニング終了直後の、等化回路
の動作開始時のタップ係数は、同期制御回路20から出
力されたタップ係数初期値信号22によるタップ係数を
初期値として使用する。
【0043】図2に本発明の第1の実施例として同期制
御回路20の構成の例を示す。同期制御回路20は、ト
レーニング信号452の区間のみ動作する。インパルス
レスポンス推定回路171は、相関回路101〜104
とインパルスレスポンスメモリ回路111〜114と、
インパルスレスポンス選択回路120で構成される。各
クロックタイミングの受信信号11〜11−3は、相関
回路101〜104と、遅延回路141〜144に入力
される。
【0044】つまり、1シンボルを4倍サンプリングし
た受信信号11〜11−3の内、1つのクロックタイミ
ング0の受信信号11が、相関回路101と遅延回路1
41に、別のクロックタイミング1の受信信号11−1
が、相関回路102と遅延回路142に、別のクロッタ
イミング2の受信信号11−2が相関回路103と遅延
回路143に、別のクロックタイミング3の受信信号1
1−3が相関回路104と遅延回路144に入力され
る。
【0045】相関回路101〜104では、クロックタ
イミング毎のインパルスレスポンスh(x,y)を求め
る。ここで、インパルスレスポンスh(x,y)のう
ち、xはクロックタイミングを表し、yは同一クロック
タイミング内のインパルスレスポンスの順番を表す。
【0046】つまり、相関回路101では受信信号11
と既知のトレーニング信号よりインパルスレスポンスh
(0,0)115〜h(0,6)115−6を求め、相
関回路102では受信信号11−1と既知のトレーニン
グ信号よりインパルスレスポンスh(1,0)116〜
h(1,6)116−6を求め、
【0047】相関回路103では、受信信号11−2と
既知のトレーニング信号よりインパルスレスポンスh
(2,0)117〜h(2,6)117−6を求め、相
関回路104では受信信号11−3と既知のトレーニン
グ信号よりインパルスレスポンスh(3,0)118〜
h(3,6)118−6を求める。
【0048】求めたインパルスレスポンスh(0,0)
115〜h(0,6)115−6はインパルスメモリ回
路111で記憶し、インパルスレスポンスh(1,0)
116〜h(1,6)116−6はインパルスメモリ回
路112で記憶し、インパルスレスポンスh(2,0)
117〜h(2,6)117−6はインパルスメモリ回
路113で記憶し、インパルスレスポンスh(3,0)
118〜h(3,6)118−6はインパルスメモリ回
路114で記憶する。
【0049】レプリカ生成回路131では、インパルス
レスポンスh(0,0)115〜h(0,6)115−
6と、トレーニング信号よりクロックタイミングが0で
フレームタイミングの異なるレプリカをシンボル毎に生
成する(135,135−1)。レプリカ生成回路13
2では、インパルスレスポンスh(1,0)116〜h
(1,6)116−6とトレーニング信号よりクロック
タイミングが1でフレームタイミングの異なるレプリカ
をシンボル毎に生成する(136,136−1)。
【0050】レプリカ生成回路133では、インパルス
レスポンスh(2,0)117〜h(2,6)117−
6と、トレーニング信号よりクロックタイミングが2で
フレームタイミングの異なるレプリカをシンボル毎に生
成する(137,137−1)。レプリカ生成回路13
4では、インパルスレスポンスh(3,0)118〜h
(3,6)118−6とトレーニング信号よりクロック
タイミングが3でフレームタイミングの異なるレプリカ
をシンボル毎に生成する(138,138−1)。
【0051】異なるフレームタイミングのレプリカを作
るときには、同一クロックタイミング内でレプリカ生成
に使用するインパルスレスポンスをずらす。本実施例で
は2種類のフレームタイミングを考慮する。例えばクロ
ックタイミング0のときには、あるフレームタイミング
0のためにh(0,0)115〜h(0,5)115−
5を使用し、別のフレームタイミング1のためにh
(0,1)115−1〜h(0,6)115−6を使用
する。
【0052】生成されたレプリカ135〜138,13
5−1〜138−1と、レプリカ135〜138,13
5−1〜138−1が生成されるまで遅延回路141〜
144にて遅延された信号145〜148は、誤差信号
計算回路151〜154に入力される。誤差信号計算回
路151では、遅延信号145とそれに対応するレプリ
カ135,135−1の差の2乗をシンボル毎に求め
る。
【0053】そして、それらをトレーニング区間におい
て総和をとり、クロックタイミングが0でフレームタイ
ミングが異なる誤差信号の2乗和155,155−1を
計算する。また、1シンボルは4倍でサンプリングされ
ているため、誤差信号計算回路152,153,154
でも誤差信号計算回路151と同様の動作を行い、8種
類の誤差信号の2乗和155〜158,155−1〜1
58−1を求める。
【0054】誤差信号比較回路161では、トレーニン
グ終了時におけるすべての誤差信号の2乗和の中で、最
小になるクロックタイミングとフレームタイミングの組
み合わせを選択する。この組み合わせを制御信号21と
して出力する。誤差の比較をすべてのクロックタイミン
グとフレームタイミングで同時に行い、最も誤差の少な
い組み合わせを選択することで、データ中ではクロック
タイミング誤差とフレームタイミング誤差による劣化を
少なく等化することが可能である。
【0055】制御信号21は、選択回路40へ出力され
ると共に、インパルスレスポンス選択回路120へ出力
される。インパルスレスポンス選択回路120では、制
御信号21をもとにインパルスレスポンスメモリ回路1
11〜114中のインパルスレスポンスを選択し、等化
回路50に初期タップ係数22として出力する。
【0056】ここで、レプリカ生成回路131〜134
について説明する。図7にレプリカ生成回路の構成を示
す。レプリカ生成回路131〜134は、トランスバー
サルフィルタで構成されている。トレーニング記憶回路
301にある既知トレーニング信号と、相関回路101
〜104で求めたインパルスレスポンスであるタップ係
数h(0,0)115〜h(0,6)115−6,h
(1,0)116〜h(1,6)116−6,h(2,
0)117〜h(2,6)117−6,h(3,0)1
18〜h(3,6)118−6を乗算してシンボル毎に
すべてのクロックタイミング及びフレームタイミングの
レプリカ13,135−1,136,136−1,13
7,137−1,138,138−1を生成する。
【0057】ここでは、考慮するフレームタイミングを
0,1とし、フレームタイミング1はフレームタイミン
グ0より1シンボル遅延したフレームタイミングとす
る。クロックタイミングが0で、時刻7のフレームタイ
ミング0のレプリカと時刻6のフレームタイミング1の
レプリカの生成原理を図8に示す。トランスバーサルフ
ィルタに入力される既知のトレーニング信号は古いもの
から1,2,……,7として示している。トランスバー
サルフィルタは、7タップで構成され、レプリカ生成に
はその内の6タップを使用する。
【0058】すなわち、フレームタイミング0には、タ
ップ係数h(0,0)115〜h(0,5)115−5
に対する乗算、フレームタイミング1にはタップ係数h
(0,)115−1〜h(0,6)115−に対す
る乗算を使用する。時刻7のフレームタイミング0と時
刻6のフレームタイミング1のレプリカはh(0,1)
115−1〜h(0,5)115−5に対する乗算が同
一である。
【0059】その結果に、h(0,)115に対する
乗算結果と、h(0,6)115−に対する乗算結果
を別々に加算することで、時刻7のフレームタイミング
0と時刻6のフレームタイミング1のレプリカを生成す
ることが可能である。このように同一のクロックタイミ
ングで異なるフレームタイミングのレプリカは生成する
時間をずらすことで、加算器を共通化でき、回路規模を
削減することができる。図7のレプリカ生成回路では、
これを、共通加算回路361と2つの部分加算回路37
1,372で実現している。
【0060】図9に誤差信号計算回路151〜154の
構成を示す。以下の説明では、クロックタイミング0に
対応する誤差信号計算回路151のみについて述べてい
るが、他のクロックタイミングに対応する誤差信号計算
回路152〜154の動作も同様である。
【0061】レプリカ生成回路131で、同時に生成さ
れるフレームタイミング0のレプリカ135とフレーム
タイミング1のレプリカ135−1は、対応する受信信
号145が異なる。これを合わせるためにフレームタイ
ミング0のレプリカを遅延回路401でシンボル遅延す
る。その後、受信信号145とフレームタイミング0と
1のレプリカの誤差を各々加算回路421,422にて
求める。それぞれの誤差の2乗421,422を求めた
後、積算回路431,432でトレーニング区間におけ
る和を求める。
【0062】図3に本発明の第2の実施例の同期制御回
路の構成を示す。この例は、同図からも明らかなよう
に、先に図2に示した同期制御回路の誤差信号比較回路
161を、これと構成の異なる誤差信号比較回路281
に置き換えたもので、、インパルスレスポンスメモリ回
路からの信号115〜115−6,116〜116−
6,117〜117−6,118〜118−6を該誤差
信号比較回路281に入力する構成を採っている以外
は、図2に示したものと同様であり、また、該誤差信号
比較回路281については、以下の説明で触れているの
で、ここでは説明を省略する。。
【0063】図4に本発明の第3の実施例の同期制御回
路の構成を示す。この実施例は、先の第1、第2の実施
例とは、同期制御回路20の構成が異なる。また、等化
回路50としてMLSEとDFEを合成したDDFSE
とする。実施例1と同様、同期制御回路20はトレーニ
ング区間のみ動作する。受信信号11〜11−3は相関
回路101と遅延回路141入力される。
【0064】相関回路101では、受信信号11〜11
−3と既知のトレーニング信号からインパルスレスポン
スを求める。このとき、各クロックタイミング毎に相関
メモリ回路202〜205を使用して相関回路101を
タイムシェアリングして使用する。
【0065】つまり、相関回路101と相関メモリ回路
202を使用して受信信号11からクロックタイミング
0のインパルスレスポンスh(0,0,)115〜h
(0,6)115−6を求め、相関回路101と相関メ
モリ回路203を使用して受信信号11−1からクロッ
クタイミング1のインパルスレスポンスh(1,0)1
16〜h(1,6)116−6を求め、
【0066】相関回路101と相関メモリ回路204を
使用して受信信号11−2からクロックタイミング2の
インパルスレスポンスh(2,0)117〜h(2,
6)117−6を求め、相関回路101と相関メモリ回
路205を使用して受信信号11−3からクロックタイ
ミング3のインパルスレスポンスh(3,0)118〜
h(3,6)118−6を求める。
【0067】その後、それぞれインパルスレスポンスメ
モリ回路111〜114に記憶させる。インパルスレス
ポンス推定終了後、レプリカ生成回路131ではこれら
のインパスルレスポンスとトレーニング信号よりクロッ
クタイミングとフレームタイミングの異なるレプリカを
生成する(135〜138,135−1〜138−
1)。レプリカ生成回路を異なるクロックタイミングで
共有するために、インパルスレスポンスメモリ回路11
1〜114とレプリカ生成回路131との間に切替回路
193を設ける。
【0068】この切替回路193は、各クロックタイミ
ングのインパルスレスポンスを順番にレプリカ生成回路
に入力させる。つまり、まずクロックタイミング0のイ
ンパルスレスポンスh(0,0)115〜h(0,6)
115−6を入力し、次にクロックタイミング1のイン
パルスレスポンスh(1,0)116〜h(1,6)1
16−6を入力し、
【0069】次にクロックタイミング2のインパルスレ
スポンスh(2,0)117〜h(2,6)117−6
を入力し、次にクロックタイミング3のインパルスレス
ポンスh(3,0)118〜h(3,6)118−6を
入力し、次にもとに戻ってクロックタイミング0のイン
パルスレスポンスh(0,0)115〜h(0,6)1
15−6を入力し、これを繰り返す。
【0070】レプリカ生成回路131では、異なるフレ
ームタイミングのレプリカを作るときには同一クロック
タイミング内で使用するインパルスレスポンスをずら
す。本実施例では2種類のフレームタイミングを考慮す
ることとする。例えば、クロックタイミング0のときに
は、あるフレームタイミングのためにh(0,0)11
5〜h(0,5)115−5を使用し、別のフレームタ
イミングのためにh(0,1)115−1〜h(0,
6)115−6を使用する。
【0071】遅延回路141は、トレーニング(45
2)区間の受信信号11〜11−3をレプリカが生成さ
れるまで遅延させる。生成されたレプリカ135〜13
8,135−1〜138−1と遅延された信号272
は、誤差信号計算回路151に入力される。ここでは遅
延信号272とそれに対応するレプリカ135〜13
8,135−1〜138−1の差の2乗をシンボル毎に
求める。
【0072】つまり、1つの遅延信号に対してクロック
タイミングが同じでフレームタイミングの異なる2つの
レプリカ135,135−1あるいは136,136−
1あるいは137,137−1あるいは138,138
−1を対応させる。また1シンボルは4倍でサンプリン
グされているため、シンボル毎に8種類の誤差信号が生
成される。
【0073】そして、それらをトレーニング区間におい
て総和をとり、全クロックタイミングとフレームタイミ
ングについて誤差信号の2乗和155〜158,155
−1〜158−1を求める。ここで、誤差信号メモリ回
路252〜255を使用して誤差信号計算回路151を
タイムシェアリングで使用することによって、共有す
る。
【0074】誤差信号比較回路281では、トレーニン
グ終了時の誤差信号の2乗和155,155−1,15
6,156−1,157,157−1,158,158
−1をクロックタイミング毎に異なるフレームタイミン
グで比較し、各クロックタイミングに最適なフレームタ
イミングを決定した後、各クロックタイミングの誤差信
号を比較して最適なクロックタイミングを選択する。
【0075】フレームタイミングの比較では該当クロッ
クタイミングでの最小のフレームタイミングの誤差信号
の2乗和と別のフレームタイミングの誤差信号の2乗和
の差が、予め定めた閾値より大きい場合には最小の誤差
となるフレームタイミングを選択し、閾値より小さい場
合には該当するフレームタイミングのMLSEタップに
相当するタップの電力の総和が最大のフレームタイミン
グを選択する。
【0076】クロックタイミングの選択には4種類のフ
レームタイミングが決定した各クロックタイミングの誤
差信号の2乗和の大きさのみで比較し、最小となるクロ
ックタイミングを選択する。そして、このフレームタイ
ミングとクロックタイミングの組み合わせを制御信号2
1として出力する。
【0077】制御信号21は、選択回路40へ出力され
ると共に、インパルスレスポンス選択回路120へ出力
される。インパルスレスポンス選択回路120では制御
信号21をもとにインパルスレスポンスメモリ回路11
1〜114中のインパルスレスポンスを選択し、等化回
路50に初期タップ係数22として出力する。
【0078】図5に本発明の第4の実施例の適応等化器
の構成を示す。本実施例では等化回路50をビタビアル
ゴリズムを使用する最尤系列推定器とする。ベースバン
ドの受信信号は入力端子60からA/D変換回路10に
入力され、シンボルレートの4倍でサンプリングされる
(11〜11−3)。
【0079】等化回路50中のスイッチ181とスイッ
チ182は、共にトレーニング452中には、T、デー
タ中にはD側の入力を選択する。ディジタル変換された
受信信号11〜11−3は遅延回路30に入力される。
またトレーニング452中には同期制御回路20と等化
回路50にも入力される。
【0080】トレーニング(452)区間中において、
等化回路50のインパルスレスポンス推定回路171に
は、スイッチ181を通って受信信号11〜11−3と
スイッチ182を通ってトレーニング記憶回路301
に、予め、記憶されているトレーニング信号が入力され
る。
【0081】インパルスレスポンス推定回路171は、
これら2種類の入力信号をもとに各クロックタイミング
毎に4種類のインパルスレスポンスを推定する。推定し
た各クロックタイミングのインパルスレスポンスをイン
パルスレスポンスh(x,y)とする。ここでインパル
スレスポンスh(x,y)のうちxはクロックタイミン
グを表し、yは同一クロックタイミング内のインパレス
レスポンスの順番を表す。
【0082】ここでは、h(0,0)115〜h(0,
6)115−6とh(1,0)116〜h(1,6)1
16−6とh(2,0)117〜h(2,6)117−
6とh(3,0)118〜h(3,6)118−6を推
定する。また、インパルスレスポンス推定回路171で
はインパルスレスポンス推定のためにLMS,RLS,
VLMSアルゴリズム等の適応アルゴリズムを使用す
る。
【0083】インパルスレスポンス推定回路171にお
いて、インパルスレスポンス推定終了後、これらを同期
制御回路20のレプリカ生成回路131へ出力する(1
74)。このとき、最初のタイミングではh(0,0)
115〜h(0,6)115−6を、次はh(1,0)
116〜h(1,6)116−6を、次はh(2,0)
117〜h(2,6)117−6を、次はh(3,0)
118〜h(3,6)118−6を、次には初めに戻っ
てh(0,0)115〜h(0,6)115−6という
ように各クロックタイミング毎のインパルスレスポンス
を繰り返して出力する。
【0084】レプリカ生成回路131では、これらのイ
ンパルスレスポンスと既知のトレーニング信号よりクロ
ックタイミングとフレームタイミングの異なるレプリカ
を生成する(135〜138,135−1〜138−
1)。異なるフレームタイミングのレプリカを作るとき
には同一クロックタイミング内で使用するインパルスレ
スポンスをずらす。
【0085】本実施例では、2種類のフレームタイミン
グを考慮するとする。例えばクロックタイミング0のと
きには、あるフレームタイミングのためにh(0,0)
115〜h(0,5)115−5を使用し、別のフレー
ムタイミングのために、h(0,1)115−1〜h
(0,6)115−6を使用する。遅延回路141はト
レーニング(452)区間の受信信号11〜11−3を
レプリカが生成されるまで遅延させる。
【0086】生成されたレプリカと遅延された信号は、
誤差信号計算回路151に入力される。ここでは、遅延
信号と、それに対応するレプリカ135〜138,13
5−1〜138−1の差の2乗をシンボル毎に求める。
つまり、1つの遅延信号に対してクロックタイミングが
同じでフレームタイミングの異なる2つのレプリカ13
5,135−1あるいは136,136−1あるいは1
37,137−1あるいは138,138−1を対応さ
せる。
【0087】また、1シンボルは、4倍でサンプリング
されているため、シンボル毎に8種類の誤差信号が生成
される。そしてそれらをトレーニング区間において総和
をとり、全クロックタイミングとフレームタイミングに
ついて誤差信号の2乗和155〜158,155−1〜
158−1を求める。ここで誤差信号メモリ回路252
〜255を使用して誤差信号計算回路151を共有す
る。
【0088】誤差信号比較回路161では、すべての誤
差信号の2乗和の計算終了後、それらの中で最小になる
クロックタイミングとフレームタイミングの組み合わせ
を選択する。そして、この組み合わせを制御信号21と
して出力する。トレーニング終了後、データ区間453
では等化回路50のスイッチ181とスイッチ182は
D側に切り替えられる。
【0089】選択回路40においては、制御信号21が
出力されるまで、遅延回路30で遅延された受信信号の
中から制御信号21をもとに、最適タイミングに対応す
る受信信号がシンボルレートで選択される(41)。ま
た、制御信号21は、インパルスレスポンス推定回路1
71にも入力(175)され、推定されたインパルスレ
スポンスから制御信号21のクロックタイミングとフレ
ームタイミングに対応するインパルスレスポンスが選択
される。
【0090】この場合、h(0,0)115〜h(0,
5)115−5かh(0,1)115−1〜h(0,
6)115−6かh(1,0)116〜h(1,5)1
16−5かh(1,1)116−1〜h(1,6)11
6−6かh(2,0)117〜h(2,5)117−5
かh(2,1)117−1〜h(2,6)117−6か
h(3,0)118〜h(3,5)118−5かh
(3,1)118−1〜h(3,6)118−6の内1
つが選択される。
【0091】そして、それをタップ係数初期値として最
尤系列推定回路183に入力する(176)。以上の動
作が終了した後、選択回路40で選択された受信信号4
1は最尤系列推定回路183とスイッチ181を通って
インパルスレスポンス推定回路171に入力される。イ
ンパルスレスポンス推定回路171では受信信号41と
等化器出力信号51から適応アルゴリズムによりタップ
係数の更新を行い、最尤系列推定回路183に出力す
る。
【0092】最尤系列推定回路183では、受信信号4
1とタップ係数より、ビタビアルゴリズムにて等化動作
を行い、等化器出力信号51を出力端子70から出力す
る。この等化器出力信号51はインパルスレスポンス推
定回路171にフィードバックされる。
【0093】図6に第の実施例中のインパルスレスポ
ンス推定回路171の構成を示す。トレーニング信号
(452)の区間は、適応アルゴリズム回路191に、
一方では、スイッチ181から受信信号173が、ま
た、他方スイッチ182からトレーニング信号172が
入力される。適応アルゴリズム回路191では、これら
の入力信号からLMS,RLSアルゴリズム等の適応ア
ルゴリズムを使用して、各クロックタイミング毎に4種
類のインパルスレスポンスを推定する。
【0094】このとき、インパルスレスポンスメモリ回
路111〜114を使用することで、適応アルゴリズム
回路191を、タイムシェアリングで使用して共有化す
る。インパルスレスポンス推定後、各インパルスレスポ
ンスは、インパルスレスポンスメモリ回路111〜11
4で、そのまま記憶される。切り替え回路193ではこ
れらのインパルスレスポンスメモリ中のデータを切り替
えながら出力する(174)。
【0095】すなわち、最初はインパルスレスポンスメ
モリ111中のデータ115〜115−6、次はインパ
ルスレスポンスメモリ112中のデータ116〜116
−6、次はインパルスレスポンスメモリ113中のデー
タ117〜117−6、次はインパルスレスポンスメモ
リ114中のデータ118〜118−6、そして戻って
インパルスレスポンスメモリ111中のデータ115〜
115−6というように繰り返して出力する。
【0096】トレーニング終了時に、制御信号21が、
インパルスレスポンス選択回路120に入力され17
5、この制御信号21に対応するインパルスレスポンス
をインパルスレスポンスメモリ回路111〜114から
選択しタップ係数初期値として、スイッチ192に出力
する。スイッチ192はタップ係数初期値入力のタイミ
ングだけI側、それ以後バースト終了時まではD側の入
力を選択する。
【0097】タップ係数初期値入力時は、最尤系列推定
回路183にタップ係数初期値を出力する(176)。
それ以後は、適応アルゴリズム回路191に受信信号1
73と等化器出力172が入力され、適応アルゴリズム
によりタップ係数の更新を行い、それを、スイッチ19
2を介して最尤系列推定回路183に出力する。
【0098】
【発明の効果】以上説明したように、本発明の適応等化
器では,考慮するクロックタイミングとフレームタイミ
ングの中から、等化誤差の2乗和が最小となるクロック
タイミングとフレームタイミングの組み合わせを選択す
るようにしているので、クロックタイミング誤差とフレ
ームタイミング誤差による特性の劣化を防ぐことが出来
る。
【0099】特に、等化器がDDFSEの場合には、等
化誤差が小さく、MLSEのタップのエネルギーが大き
いクロックタイミング及びフレームタイミングを選択す
るため,DDFSEに適したクロックタイミング及びフ
レームタイミングでの等化を行うことが可能である。
【0100】また、これらを求める時に,タイムシェア
リングによって、回路を共有化することと,同一クロッ
クタイミングで異なるフレームタイミングのレプリカを
求める時に,トランスバーサルフイルタを共有化するこ
とで,クロックタイミングとフレームタイミングとを検
出することによる回路規模の増大を抑えることが可能で
ある。
【0101】トレーニング中のインパルスレスポンスを
求める時に,相関で求めた後,データ中に適応アルゴリ
ズムに切り替えることで,多タップの場合に、インパル
スレスポンス推定時問を短くすることが可能であり,ま
た、インパルスレスポンスを適応アルゴリズムで求め
て,トレーニング中とデータ中で適応アルゴリズム回路
を共有化することによって、回路規模を減少せしめるこ
とが可能である。
【0102】また、本発明では、クロックタイミング同
期・フレームタイミング同期・等化器トレーニングを同
時に行えるため、これらのブリアンブルを共通にするこ
とによって、伝送効率の低下を防ぐことが可能である。
【図面の簡単な説明】
【図1】本発明の適応等化器の原理的構成を示す図であ
る。
【図2】本発明の第1の実施例の同期制御回路の構成図
である。
【図3】本発明の第2の実施例の同期制御回路の構成図
である。
【図4】本発明の第3の実施例の同期制御回路の構成図
である。
【図5】本発明の第4の実施例の適応等化器の構成図で
ある。
【図6】本発明の第4の実施例のインパルスレスポンス
推定回路の構成図である。
【図7】本発明のレプリカ生成回路の構成図である。
【図8】本発明のレプリカ生成の原理を示す図である。
【図9】本発明の誤差信号計算回路の構成を示す図であ
る。
【図10】送信バースト信号の構成図である。
【図11】従来のクロックタイミング誤差補正機能付き
等化器の構成図である。
【符号の説明】
10,501 AD変換回路 11〜11−3 ディジタル信号 20 同期制御回路 21 制御信号 22 タップ係数初期値信号 30,141〜144,311〜316 遅延回路 40,502 選択回路 41,511 選択信号 50,503 等化回路 60,505 入力端子 70,506 出力端子 101−104 相関回路 111〜114 インパルスレスポンスメモリ回路 115〜115−6,116〜116−6,117〜1
17−6,118〜118−6 インパルスレスポン
スデータ 120 インパルスレスポンス選択回路 131〜134 レプリカ生成回路 135〜138,135−1〜138−1 レプリカ 141〜144 遅延回路 145〜148,272,401 遅延信号 151〜154 誤差信号計算回路 155〜158,155−1〜158−1 誤差信号 161,281 誤差信号比較回路 171 インパルスレスポンス推定回賂 172 トレーニング信号 173 受信信号 174 インパルスレスポンスメモリ出力 176 タップ係数初期値 181,182,192 スイッチ 183 最尤系列推定回路 191 適応アルゴリズム回路 198 切替回路 202〜205 相関メモリ回路 206〜209 相関メモリ入力信号 210〜213 相関メモリ出力信号 252〜255 誤差信号メモリ回路 256〜259 誤差信号メモリ人力信号 260〜263 誤差信号メモリ出力信号 301 トレーニング記憶回路 321〜327 トレーニング信号 331〜337 乗算回路 351〜357 乗算信号 361 共通加算回路 362 共通加算信号 371,372 部分加算回路 411,412 加算回路 421,422 2乗回路 431,432 積算回路 451 バースト信号 452 トレーニング信号 453 データ信号 504 制御回路 512 等化信号 513 等化誤差
フロントページの続き (56)参考文献 特開 平6−69757(JP,A) 特開 平9−238099(JP,A) 特開 平7−235896(JP,A) 特開 平4−159475(JP,A) 特開 平10−173573(JP,A) 特開 平6−6265(JP,A) 宗田 悟志,上野 衆太,山下 直 信,松江 英明,“タイミング誤差を補 償するプリセット型LMS−DDFS E”,電子情報通信学会技術研究報告, 1998年 1月22日,Vol.97,No. 484,pp.21−26,(RCS97−173) (58)調査した分野(Int.Cl.7,DB名) H04B 1/76 H04B 3/00 H04B 7/00 H04L 7/00 INSPEC(DIALOG) JICSTファイル(JOIS)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 受信信号を直交検波して得たベースバン
    ド信号を、シンボルレートのn倍(nは2以上の整数)
    でサンプリングしてアナログ−デイジタル変換するAD
    変換回路と、 該AD変換回路の出力側に接続され、バーストフォーマ
    ットが、先頭部の既知のトレーニング信号と、それに続
    くデータ信号とから成る信号の、トレーニング区間に、
    各クロックタイミングの受信信号と既知のトレーニング
    信号よりクロックタイミング毎のインパルスレスポンス
    を求めるn個の相関回路と、 前記クロックタイミング毎のインパルスレスポンスを記
    憶するn個のインパルスレスポンスメモリ回路と、 考慮するすべてのクロックタイミングとフレームタイミ
    ングに対して、前記トレーニング区間で、前記クロック
    タイミング毎のインパルスレスポンスと既知のトレーニ
    ング信号とからレプリカを計算するn個のレプリカ生成
    回路と、 前記AD変換回路に接続され、前記レプリカが生成され
    るまで受信信号を遅延させるn個の遅延回路と、 該n個の遅延回路と前記レプリカ生成回路に接続されて
    いて、トレーニング区間に、考慮するすべてのクロック
    タイミングとフレームタイミングにおける前記レプリカ
    生成回路の出力と受信信号の差による等化誤差の2乗和
    を計算するn個の誤差信号計算回路と、 該誤差信号計算回路に接続され、前記トレーニング終了
    時の等化誤差の2乗和が最小となるクロックタイミング
    及びフレームタイミングの組み合わせを選択し、その結
    果を制御信号として出力する誤差信号比較回路と、 前記AD変換回路の出力信号を遅延させる遅延回路と、 該遅延回路の出力信号から前記制御信号に対応する受信
    信号を選択する選択回路と、 前記制御信号に基づいて、前記インパルスレスポンスメ
    モリ回路中のインパルスレスポンスを選択するインパル
    スレスポンス選択回路と、 前記選択回路の出力信号に対して、前記インパルスレス
    ポンス選択回路により選択されたインパルスレスポンス
    をタップ係数の初期値として、適応アルゴリズムによ
    り、適応等化を行う等化回路と、 を有することを特徴とする適応等化器。
  2. 【請求項2】 受信信号を直交検波して得たベースバン
    ド信号を、シンボルレートのn倍(nは2以上の整数)
    でサンプリングしてアナログ−デイジタル変換するAD
    変換回路と、 該AD変換回路の出力側に接続され、バーストフォーマ
    ットが、先頭部の既知のトレーニング信号と、それに続
    くデータ信号とから成る信号の、トレーニング区間に、
    各クロックタイミングの受信信号と既知のトレーニング
    信号よりクロックタイミング毎のインパルスレスポンス
    を求めるn個の相関回路と、 前記クロックタイミング毎のインパルスレスポンスを記
    憶するn個のインパルスレスポンスメモリ回路と、 考慮するすべてのクロックタイミングとフレームタイミ
    ングに対して、前記トレーニング区間で、前記クロック
    タイミング毎のインパルスレスポンスと既知のトレーニ
    ング信号とからレプリカを計算するn個のレプリカ生成
    回路と、 前記AD変換回路に接続され、前記レプリカが生成され
    るまで受信信号を遅延させるn個の遅延回路と、 該n個の遅延回路と前記レプリカ生成回路に接続されて
    いて、トレーニング区間に、考慮するすべてのクロック
    タイミングとフレームタイミングにおける前記レプリカ
    生成回路の出力と受信信号の差による等化誤差の2乗和
    を計算するn個の誤差信号計算回路と、 該誤差信号計算回路と前記n個のインパルスレスポンス
    メモリ回路とに接続され、クロックタイミング毎に異な
    るフレームタイミングで前記等化誤差の2乗和を比較
    し、最小の等化誤差の2乗和と他の等化誤差の2乗和と
    の差が、あらかじめ設定した閾値以上の場合には、最小
    の等化誤差の2乗和をもつフレームタイミングを選択
    し、閾値以下の場合には、該当するフレームタイミング
    のレプリカ生成に使用されるインパルスレスポンスの電
    力の和が最大となるフレームタイミングを選択した後、
    フレームタイミングが決定した各クロックタイミングの
    等化誤差の2乗和を比較し、最小となるクロックタイミ
    ングを選択し、その結果を制御信号として出力する誤差
    信号比較回路と、 前記AD変換回路の出力信号を遅延させる遅延回路と、 該遅延回路の出力信号から前記制御信号に対応する受信
    信号を選択する選択回路と、 前記制御信号に基づいて、前記インパルスレスポンスメ
    モリ回路中のインパルスレスポンスを選択するインパル
    スレスポンス選択回路と、 前記選択回路の出力信号に対して、前記インパルスレス
    ポンス選択回路により選択されたインパルスレスポンス
    をタップ係数の初期値として、適応アルゴリズムによ
    り、適応等化を行う等化回路と、 を有することを特徴とする適応等化器。
  3. 【請求項3】 請求項1または2のいずれかに記載の適
    応等化器において、 前記n個の相関回路の代わりに、1の相関回路と、 クロ
    ックタイミング毎に計算中のインパルスレスポンスを記
    憶するn個の相関メモリ回路とを設け、 前記n個のレプリカ生成回路の代わりに、1の レプリカ
    生成回路と、前記n個のインパルスレスポンスメモリ回
    路の内のいずれかを選択して前記レプリカ生成回路に接
    続する切替回路とを設け、 前記n個の誤差信号計算回路の代わりに、1の誤差信号
    計算回路と、該 誤差信号計算回路に接読され、クロック
    タイミング毎に計算中の誤差信号を記憶するn個の誤差
    信号メモリ回路とを設け、 さらに、考慮する すべてのクロックタイミングとフレー
    ムタイミングに対する、前記インパルスレスポンスと、
    前記レプリカと、前記等化誤差の2乗和を求める場合
    に、前記n個の相関メモリ回路と、前記切替回路と、
    記n個の誤差信号メモリ回路を使用して、前記1の相関
    回路、前記1のレプリカ生成回路、前記1の誤差信号計
    算回路をタイムシェアリングで使用し、これらの回路を
    共有化する手段を設けた適応等化器。
  4. 【請求項4】 受信信号を直交検波して得たベースバン
    ド信号を、シンボルレートのn倍(nは2以上の整数)
    でサンプリングしてアナログ−デイジタル変換するAD
    変換回路と、 該AD変換回路の出力側に接続され、バーストフォーマ
    ットが、先頭部の既知のトレーニング信号と、それに続
    くデータ信号とから成る信号の、トレーニング区間に、
    各クロックタイミングの受信信号と既知のトレーニング
    信号よりクロックタイミング毎のインパルスレスポンス
    を推定し、インパルスレスポンスメモリ回路に記憶する
    インパルスレスポンス推定回路と、 考慮するすべてのクロックタイミングとフレームタイミ
    ングに対して、前記トレーニング区間で前記インパルス
    レスポンスと既知のトレーニング信号とからレプリカを
    計算するレプリカ生成回路と、 前記AD変換回路に接続され、前記レプリカが生成され
    るまで受信信号を遅延させる遅延回路と、 該遅延回路と前記レプリカ生成回路に接続されていて、
    トレーニング区間に、考慮するすべてのクロックタイミ
    ングとフレームタイミングにおける前記レプリカと受信
    信号の差による等化誤差の2乗和を計算する誤差信号計
    算回路と、 該誤差信号計算回路に接続され、前記トレーニング終了
    時の等化誤差の2乗和が最小となるクロックタイミング
    及びフレームタイミングの組み合わせを選択し、その結
    果を制御信号として出力する誤差信号比較回路と、 前記AD変換回路の出力信号を遅延させる遅延回路と、 該遅延回路で遅延された受信信号の中から前記制御信号
    をもとに、最適タイミングに対応する受信信号を選択す
    る選択回路と、 該選択回路で選択された受信信号とタップ係数より、等
    化動作を行い、等化器出力信号を出力する最尤系列推定
    回路とを含んで成る適応等化器であって、 前記インパルスレスポンス推定回路は、トレーニング終
    了後、前記インパルスレスポンスメモリ回路から前記制
    御信号に対応するインパルスレスポンスを選択して前記
    タップ係数の初期値として最尤系列推定回路に出力し、 前記インパルスレスポンス推定回路は、データ区間で
    は、前記選択回路で選択された受信信号と前記等化器出
    力信号から適応アルゴリズムにより前記タップ係数を更
    新して前記最尤系列推定回路に出力し、 前記インパルスレスポンス推定回路は、前記トレーニン
    グ区間と、前記データ区間の、タップ係数を求める時
    に、同じ適応アルゴリズム回路を使用することを特徴と
    する適応等化器。
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宗田 悟志,上野 衆太,山下 直信,松江 英明,"タイミング誤差を補償するプリセット型LMS−DDFSE",電子情報通信学会技術研究報告,1998年 1月22日,Vol.97,No.484,pp.21−26,(RCS97−173)

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