JPH11205198A - 適応等化器 - Google Patents

Abstract

(57)【要約】 【課題】 多重遅延波環境におけるマルチパスでの符号
間干渉による劣化を防ぐための等化器に関し、少ない回
路規模でクロックタイミング同期とフレームタイミング
同期とを同時に採ることが可能で、バースト信号伝送効
率の良い回路の実現を目的とする。 【解決手段】 受信信号を直交検波して得たベースバン
ド信号を、シンボルレートのｎ倍の周期でサンプリング
して変換するＡＤ変換回路と、該ＡＤ変換回路の出力信
号を遅延させる遅延回路と、バースト信号の、トレーニ
ング区間に、最適なクロックタイミングと、フレームタ
イミングと、等化器のタップ係数の初期値を推定し、デ
ータ区間の最初にタップ係数初期値信号を出力すると共
に、データ区間に、クロックタイミング信号と、フレー
ムタイミング信号とを含む制御信号を出力する同期制御
回路と、同期制御回路から出力される制御信号に基づい
て、遅延回路出力信号を選択する選択回路と、選択回路
出力の信号に対して、同期制御回路から出力されるタッ
プ係数初期値信号を初期値として適応アルゴリズムによ
り、適応等化を行う等化回路とを含んで構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多重波遅延環境に
おけるマルチパスでの符号間干渉による伝送特性の劣化
を防ぐ等化器に関し、特に、クロックタイミングとフレ
ームタイミング誤差による等化特性の劣化を回路規模の
増大を抑えることが可能で、更に、フレーム効率の低下
を生じない適応等化器の構成に係る。

【０００２】

【従来の技術】シンボルスペースタップの等化器では、
クロックタイミング誤差による特性の劣化が問題であ
る。このクロックタイミング誤差による劣化を補憤する
ため、図１０に示すバーストが送信される場合に、トレ
ーニング中の受信ＳＮ比が最大となるクロックタイミン
グでデータを等化する方式がある。

【０００３】この構成を図１１に示す。同図において、
入力端子５０５から入力した受信信号は、トレーニング
中４５２にＡＤ変換回路５０１で、シンボルレートの数
倍でサンプリングされ、等化回路５０３及ぴ制御回路５
０４に入力される。等化回路５０３では、クロツクタイ
ミング毎に等化誤差５１３を求める。

【０００４】制御回路５０４では、トレーニング区間中
４５２に受信信号５１１の２乗和を等化回路で求めた等
化誤差５１３の２乗和で除算して、クロックタイミング
毎のＳＮ比を計算し、このＳＮ比が最大になるクロック
タイミングを求める。

【０００５】選択回路５０２では、その結果をもとに受
信信号を選択し、データ部を等化回路５０３で等化する
ことで、クロックタイミング誤差による劣化を防ぐ。
（特開平６−６２６５参照）

【０００６】

【発明が解決しようとする課題】フレームタイミング同
期がずれて、等化器の等化範囲から外れる受信信号のイ
ンパルスレスポンスの電力が大きくなると、干渉の影響
を抑止することができなくなり、特性が劣化する。その
ため、等化器の特性向上のためには、クロックタイミン
グ同期だけでなく、フレームタイミング同期も併せて考
える必要がある。

【０００７】しかし、従来の等化器回路では、クロック
タイミング同期のみを考えているため、フレームタイミ
ング同期を採るためには、別にフレームタイミング同期
回路とフレームタイミング同期用プリアンプルを設ける
ことが必要になる。その結果、フレームタイミング同期
回路と、クロックタイミング同期回路とが、個別に存在
することによる回路規模の増大と、バースト効率の低下
を生ずるという課題があった。

【０００８】本発明は、クロックタイミング誤差だけで
なくフレームタイミング誤差による特性の劣化と、クロ
ックタイミング同期回路とフレームタイミング同期回路
とが、それぞれ別に存在することによる回路規模の増大
と、フレーム効率の劣化という従来の課題を解決するこ
とのできる適応等化器を提供することを目的としてい
る。

【０００９】

【課題を解決するための手段】本発明によれば、上述の
課題は、前記特許請求の範囲に記載した手段により解決
される。

【００１０】すなわち、請求項１の発明は、受信信号を
直交検波して得たベースバンド信号を、シンボルレート
のｎ倍（ｎは正の整数）の周期でサンプリングしてアナ
ログ−デイジタル変換するＡＤ変換回路と、該ＡＤ変換
回路の出力信号を遅延させる遅延回路と、

【００１１】前記ＡＤ変換回路の出力側に接続され、バ
ーストフォーマットが、先頭部の既知のトレーニング信
号と、それに続くデータ信号とから成る信号の、トレー
ニング区間に、最適なクロックタイミングと、フレーム
タイミングと、等化器のタップ係数の初期値を推定し、
データ区間の最初にタップ係数初期値信号を出力すると
共に、データ区間に、クロックタイミング信号と、フレ
ームタイミング信号とを含む制御信号を出力する同期制
御回路と、

【００１２】該同期制御回路と、前記遅延回路とに接続
され、同期制御回路から出力される制御信号に基づい
て、遅延回路出力信号を選択する選択回路と、該選択回
路と、前記同期制御回路とに接続され、選択回路出力の
信号に対して、同期制御回路から出力されるタップ係数
初期値信号を初期値として適応アルゴリズムにより、適
応等化を行う等化回路とを含んで構成した適応等化器で
ある。

【００１３】請求項２の発明は、前記請求項１記載の適
応等化器において、同期制御回路を、ｎ個のインパルス
レスポンスメモリ回路を擁するインパルスレスポンス選
択回路を含んで成り、ＡＤ変換回路に接続されて、トレ
ーニング区間では、受信信号からクロックタイミング毎
のインパルスレスポンスを推定し、記憶すると共に、ト
レーニング終了時には、誤差信号比較回路からの制御信
号に基づいて、タップ係数初期値を等化回路に出力する
インパルスレスポンス推定回路と、

【００１４】前記ＡＤ変換回路に接続され、レプリカが
生成されるまで受信信号を遅延させるｎ個の遅延回路
と、前記インパルスレスポンス推定回路に接続され、す
べてのクロックタイミングとフレームタイミングに対し
て、トレーニング区間でインパルスレスポンスと既知の
トレーニング信号とからレプリカを計算するｎ個のレプ
リカ生成回路と、

【００１５】該レプリカ生成回路と上記遅延回路に接続
されていて、トレーニング区間に、すべてのクロックタ
イミングとフレームタイミングにおける前記レプリカ生
成回路の出力と受信信号の差による等化誤差の２乗和を
計算するｎ個の誤差信号計算回路と、

【００１６】該誤差信号計算回路に接続され、前記トレ
ーニング終了時の等化誤差の２乗和が最小と成るクロッ
クタイミング及びフレームタイミングの組み合わせを選
択し、その結果を選択回路とインパルスレスポンス選択
回路に出力する誤差信号比較回路とによって構成したも
のである。

【００１７】請求項３の発明は、前記請求項１記載の適
応等化器において、同期制御回路を、ｎ個のインパルス
レスポンスメモリ回路を擁するインパルスレスポンス選
択回路を含んで成り、ＡＤ変換回路に接続されて、トレ
ーニング区間では、受信信号からクロックタイミング毎
のインパルスレスポンスを推定し、記憶すると共に、

【００１８】トレーニング終了時には、誤差信号比較回
路からの制御信号に基づいて、タップ係数初期値を等化
回路に出力するインパルスレスポンス推定回路と、前記
ＡＤ変換回路に接続され、レプリカが生成されるまで受
信信号を遅延させるｎ個の遅延回路と、

【００１９】前記インパルスレスポンス推定回路に接続
され、すべてのクロックタイミングとフレームタイミン
グに対して、トレーニング区間でインパルスレスポンス
と既知のトレーニング信号とからレプリカを計算するｎ
個のレプリカ生成回路と、

【００２０】該レプリカ生成回路と上記遅延回路に接続
されていて、トレーニング区間に、すべてのクロックタ
イミングとフレームタイミングにおける前記レプリカ生
成回路の出力と受信信号の差による等化誤差の２乗和を
計算するｎ個の誤差信号計算回路と、

【００２１】該誤差信号計算回路と前記ｎ個のインパル
スレスポンスメモリ回路とに接続され、クロックタイミ
ング毎に異なるフレームタイミングの等化誤差の２乗和
の中から、最小のものと他の等化誤差の２乗和の差が、
あらかじめ設定した閾値以上の場合には、最小の等化誤
差の２乗和をもつフレームタイミングを選択し、閾値以
下の場合には、該当するフレームタイミングについて、

【００２２】一部のタップの電力の和が最大と成るフレ
ームタイミングを選択した後、フレームタイミングが決
定した各クロックタイミングの等化誤差の２乗和を比較
し、最も小さいクロックタイミングを選択し、その結果
を選択回路とインパルスレスポンス選択回路に出力する
誤差信号比較回路とによって構成したものである。

【００２３】請求項４の発明は、前記請求項１記載の適
応等化器において、同期制御回路に、インパルスレスポ
ンス推定回路に接続され、クロックタイミング毎に計算
中のインパルスレスポンスを記憶するｎ個のインパルス
レスポンスメモリ回路と、レプリカ生成回路と、

【００２４】前記ｎ個のインパルスレスポンスメモリ回
路の内のいずれかを選択して前記レプリカ生成回路に接
続する切替回路と、誤差信号計算回路に接読され、クロ
ックタイミング毎に計算中の誤差信号を記憶するｎ個の
誤差信号メモリ回路と、誤差信号比較回路とによって構
成され、

【００２５】すべてのクロックタイミングとフレームタ
イミングに対する、インパルスレスポンスと、レプリカ
と、等化誤差を求める場合に、上記、メモリ回路と、レ
プリカメモリ回路と、誤差信号メモリ回路を使用して、
インパルスレスポンス推定回路、レプリカ生成回路、誤
差信号計算回路をタイムシェアリングで使用し、これら
の回路を共有化する手段を設けて構成したものである。

【００２６】請求項５の発明は、前記請求項１記載の適
応等化器において、同期制御回路を、ＡＤ変換回路に接
続され、レプリカが生成されるまで受信信号を遅延させ
る遅延回路と、すべてのクロックタイミングとフレーム
タイミングに対して、トレーニング区間でインパルスレ
スポンスと既知のトレーニング信号とからレプリカを計
算するレプリカ生成回路と、

【００２７】該レプリカ生成回路と、前記遅延回路に接
続されていて、トレーニング区間に、レプリカと受信信
号の差による等化誤差の２乗和を計算する誤差信号計算
回路と、該誤差信号計算回路に接続され、前記トレーニ
ング終了時の等化誤差の２乗和が最小となるクロックタ
イミング及びフレームタイミングの組み合わせを選択
し、その結果を選択回路とインパルスレスポンス推定回
路に出力する誤差信号比較回路とから構成し、

【００２８】等化回路を、トレーニング記憶回路と、ト
レーニング区間と、データ区間の、タップ係数を求める
時に、同じ適応アルゴリズム回路を共有化する手段とを
有するインパルスレスポンス推定回路と、最尤系列推定
回路とを含んで成るように構成したものである。

【００２９】請求項６の発明は、前記請求項２〜請求項
４のいずれか１項に記載の適応等化器において、同期制
御回路の、インパルスレスポンス推定回路は、クロック
タイミング毎に受信信号と既知のトレーニングとの相関
によりインパルスレスポンスを推定する相関回路を有
し、

【００３０】卜レーニング区間では、受信信号と既知の
トレーニングとの相関によりインパルスレスポンスを求
め、データ区間では、タツプ係数は、上記相関回路で求
めたインパルスレスポンスを初期値とし、等化回路内の
適応アルゴリズムで環境の変動に追従することによっ
て、タップ数が多い場合にインパルスレスポンス推定時
間を短くする手段を設けて構成したものである。

【００３１】請求項７の発明は、前記請求項１〜請求項
６のいずれか１項に記載の適応等化器において、レプリ
カ生成回路を、既知トレーニング信号を記憶するトレー
ニング記憶回路と、該トレーニング記憶回路に接続さ
れ、トレーニング信号を遅延させる複数の遅延回路と、

【００３２】該遅延回路と、インパルスレスポンス推定
回路に接続され、トレーニング信号とインパルスレスポ
ンスを乗算する複数の乗算回路と、該乗算回路に接続さ
れ、異なるフレームタイミングのレプリカで共通に使用
して乗算結果を加算する共通加算器と、該共通加算器
と、該共通加算器との接続関係を持たない乗算回路とに
接続され、異なるフレームタイミングのレプリカ毎に加
算する複数の部分加算回路を具備するように構成し、

【００３３】等化誤差を求める際に必要なレプリカを作
成するトランスバーサルフィルタの中の、異なるフレー
ムタイミングのレプリカを作成する加算回路を分離する
ことによって、乗算回路の一部を共通化するように構成
したものである。

【００３４】図１に本発明の適応等化器の基本的構成を
示す。同図において、人力端子６０より入力された受信
信号をＡＤ変換回路１０にてシンボルレートの数倍でサ
ンプリングした後、適応等化器のトレーニング中（図７
のトレーニング信号４５２の区間）には同期制御回路２
０で考慮するすべてのクロックタイミングとフレームタ
イミングでの等化誤差の２乗和を比較して、等化器のト
レーニングとクロックタイミングとフレームタイミング
の選択を同時に行う。

【００３５】トレーニング終了後、データ信号４５３の
区間では、選択したクロックタイミングとフレームタイ
ミングの制御信号２１を選択回路４０に入力し、遅延回
路３０の出力の信号から、最適クロックタイミング、及
びフレームタイミングを選択する。等化回路５０は、同
期制御回路２０で選択したインパルスレスポンスを等化
回路の初期タップ係数２２として、選択した受信信号４
１について適応等化動作を行う。

【００３６】本発明は、クロックタイミングと同時にフ
レームタイミングを選択することが可能であり、考慮す
るすべてのクロックタイミングとフレームタイミングで
の等化誤差から最適な組み合わせを選択し、また、それ
らを同一の回路で求める構成であるため、クロックタイ
ミングとフレームタイミング誤差による等化特性の劣化
と、回路規模の増加と、フレーム効率の劣化を防ぐこと
ができるという作用効果が得られる。

【００３７】

【発明の実施の形態】先に本発明の適応等化器の基本的
構成を図１として示した。同図に示すように、本発明の
適応等化器は、ＡＤ変換回路１０、同期制御回路２０、
遅延回路３０、選択回路４０、等化回路５０、入力端子
６０、出力端子７０で構成される。使用するバーストフ
ォーマットを図１０に示す。

【００３８】図１において、ベースバンドの受信信号
は、入力端子６０からＡ／Ｄ変換回路１０に入力され、
シンボルレートの４倍でサンプリングされる（１１〜１
１−３）。ディジタル変換された信号は、遅延回路３０
に入力される。また、バーストのトレーニング区間（４
５２）には、同期制御回路２０にも入力される。

【００３９】トレーニング区間（４５２）に同期制御回
路２０では、シンボルレートの４倍でサンプリングされ
た受信信号と既知のトレーニング信号より、最適なクロ
ックタイミング及びフレームタイミングと、タップ係数
の初期値を決定する。

【００４０】そして、トレーニング終了時に最適クロッ
クタイミング、及びフレームタイミングを制御信号２１
として選択回路４０へ、タップ係数の初期値をタップ係
数初期値信号２２として等化回路５０へ出力する。選択
回路４０では、遅延回路３０にて遅延時間を調節され
て、シンボルレートの４倍でサンプリングされた受信信
号１１〜１１−３の中から、制御信号２１に対応する受
信信号を選択（４１）する。

【００４１】トレーニング終了後からバースト終了まで
の間（データ信号４５３の区間）、選択回路４０では、
制御信号２１に基づき、同一のクロックタイミング、及
びフレームタイミングの受信信号をシンボルレートで等
化器５０へ出力（４１）する。等化回路５０では、この
受信信号４１に対して、タップ係数の制御に等化回路５
０内部にもつ適応アルゴリズムを使用して、適応等化を
行う。

【００４２】また、トレーニング終了直後の、等化回路
の動作開始時のタップ係数は、同期制御回路２０から出
力されたタップ係数初期値信号２２によるタップ係数を
初期値として使用する。

【００４３】図２に本発明の第１の実施例として同期制
御回路２０の構成の例を示す。同期制御回路２０は、ト
レーニング信号４５２の区間のみ動作する。インパルス
レスポンス推定回路１７１は、相関回路１０１〜１０４
とインパルスレスポンスメモリ回路１１１〜１１４と、
インパルスレスポンス選択回路１２０で構成される。各
クロックタイミングの受信信号１１〜１１−３は、相関
回路１０１〜１０４と、遅延回路１４１〜１４４に入力
される。

【００４４】つまり、１シンボルを４倍サンプリングし
た受信信号１１〜１１−３の内、１つのクロックタイミ
ング０の受信信号１１が、相関回路１０１と遅延回路１
４１に、別のクロックタイミング１の受信信号１１−１
が、相関回路１０２と遅延回路１４２に、別のクロッタ
イミング２の受信信号１１−２が相関回路１０３と遅延
回路１４３に、別のクロックタイミング３の受信信号１
１−３が相関回路１０４と遅延回路１４４に入力され
る。

【００４５】相関回路１０１〜１０４では、クロックタ
イミング毎のインパルスレスポンスｈ（ｘ，ｙ）を求め
る。ここで、インパルスレスポンスｈ（ｘ，ｙ）のう
ち、ｘはクロックタイミングを表し、ｙは同一クロック
タイミング内のインパルスレスポンスの順番を表す。

【００４６】つまり、相関回路１０１では受信信号１１
と既知のトレーニング信号よりインパルスレスポンスｈ
（０，０）１１５〜ｈ（０，６）１１５−６を求め、相
関回路１０２では受信信号１１−１と既知のトレーニン
グ信号よりインパルスレスポンスｈ（１，０）１１６〜
ｈ（１，６）１１６−６を求め、

【００４７】相関回路１０３では、受信信号１１−２と
既知のトレーニング信号よりインパルスレスポンスｈ
（２，０）１１７〜ｈ（２，６）１１７−６を求め、相
関回路１０４では受信信号１１−３と既知のトレーニン
グ信号よりインパルスレスポンスｈ（３，０）１１８〜
ｈ（３，６）１１８−６を求める。

【００４８】求めたインパルスレスポンスｈ（０，０）
１１５〜ｈ（０，６）１１５−６はインパルスメモリ回
路１１１で記憶し、インパルスレスポンスｈ（１，０）
１１６〜ｈ（１，６）１１６−６はインパルスメモリ回
路１１２で記憶し、インパルスレスポンスｈ（２，０）
１１７〜ｈ（２，６）１１７−６はインパルスメモリ回
路１１３で記憶し、インパルスレスポンスｈ（３，０）
１１８〜ｈ（３，６）１１８−６はインパルスメモリ回
路１１４で記憶する。

【００４９】レプリカ生成回路１３１では、インパルス
レスポンスｈ（０，０）１１５〜ｈ（０，６）１１５−
６と、トレーニング信号よりクロックタイミングが０で
フレームタイミングの異なるレプリカをシンボル毎に生
成する（１３５，１３５−１）。レプリカ生成回路１３
２では、インパルスレスポンスｈ（１，０）１１６〜ｈ
（１，６）１１６−６とトレーニング信号よりクロック
タイミングが１でフレームタイミングの異なるレプリカ
をシンボル毎に生成する（１３６，１３６−１）。

【００５０】レプリカ生成回路１３３では、インパルス
レスポンスｈ（２，０）１１７〜ｈ（２，６）１１７−
６と、トレーニング信号よりクロックタイミングが２で
フレームタイミングの異なるレプリカをシンボル毎に生
成する（１３７，１３７−１）。レプリカ生成回路１３
４では、インパルスレスポンスｈ（３，０）１１８〜ｈ
（３，６）１１８−６とトレーニング信号よりクロック
タイミングが３でフレームタイミングの異なるレプリカ
をシンボル毎に生成する（１３８，１３８−１）。

【００５１】異なるフレームタイミングのレプリカを作
るときには、同一クロックタイミング内でレプリカ生成
に使用するインパルスレスポンスをずらす。本実施例で
は２種類のフレームタイミングを考慮する。例えばクロ
ックタイミング０のときには、あるフレームタイミング
０のためにｈ（０，０）１１５〜ｈ（０，５）１１５−
５を使用し、別のフレームタイミング１のためにｈ
（０，１）１１５−１〜ｈ（０，６）１１５−６を使用
する。

【００５２】生成されたレプリカ１３５〜１３８，１３
５−１〜１３８−１と、レプリカ１３５〜１３８，１３
５−１〜１３８−１が生成されるまで遅延回路１４１〜
１４４にて遅延された信号１４５〜１４８は、誤差信号
計算回路１５１〜１５４に入力される。誤差信号計算回
路１５１では、遅延信号１４５とそれに対応するレプリ
カ１３５，１３５−１の差の２乗をシンボル毎に求め
る。

【００５３】そして、それらをトレーニング区間におい
て総和をとり、クロックタイミングが０でフレームタイ
ミングが異なる誤差信号の２乗和１５５，１５５−１を
計算する。また、１シンボルは４倍でサンプリングされ
ているため、誤差信号計算回路１５２，１５３，１５４
でも誤差信号計算回路１５１と同様の動作を行い、８種
類の誤差信号の２乗和１５５〜１５８，１５５−１〜１
５８−１を求める。

【００５４】誤差信号比較回路１６１では、トレーニン
グ終了時におけるすべての誤差信号の２乗和の中で、最
小になるクロックタイミングとフレームタイミングの組
み合わせを選択する。この組み合わせを制御信号２１と
して出力する。誤差の比較をすべてのクロックタイミン
グとフレームタイミングで同時に行い、最も誤差の少な
い組み合わせを選択することで、データ中ではクロック
タイミング誤差とフレームタイミング誤差による劣化を
少なく等化することが可能である。

【００５５】制御信号２１は、選択回路４０へ出力され
ると共に、インパルスレスポンス選択回路１２０へ出力
される。インパルスレスポンス選択回路１２０では、制
御信号２１をもとにインパルスレスポンスメモリ回路１
１１〜１１４中のインパルスレスポンスを選択し、等化
回路５０に初期タップ係数２２として出力する。

【００５６】ここで、レプリカ生成回路１３１〜１３４
について説明する。図７にレプリカ生成回路の構成を示
す。レプリカ生成回路１３１〜１３４は、トランスバー
サルフィルタで構成されている。トレーニング記憶回路
３０１にある既知トレーニング信号と、相関回路１０１
〜１０４で求めたインパルスレスポンスであるタップ係
数ｈ（０，０）１１５〜ｈ（０，６）１１５−６，ｈ
（１，０）１１６〜ｈ（１，６）１１６−６，ｈ（２，
０）１１７〜ｈ（２，６）１１７−６，ｈ（３，０）１
１８〜ｈ（３，６）１１８−６を乗算してシンボル毎に
すべてのクロックタイミング及びフレームタイミングの
レプリカ１３，１３５−１，１３６，１３６−１，１３
７，１３７−１，１３８，１３８−１を生成する。

【００５７】ここでは、考慮するフレームタイミングを
０，１とし、フレームタイミング１はフレームタイミン
グ０より１シンボル遅延したフレームタイミングとす
る。クロックタイミングが０で、時刻７のフレームタイ
ミング０のレプリカと時刻６のフレームタイミング１の
レプリカの生成原理を図８に示す。トランスバーサルフ
ィルタに入力される既知のトレーニング信号は古いもの
から１，２，……，７として示している。トランスバー
サルフィルタは、７タップで構成され、レプリカ生成に
はその内の６タップを使用する。

【００５８】すなわち、フレームタイミング０には、タ
ップ係数ｈ（０，０）１１５〜ｈ（０，５）１１５−５
に対する乗算、フレームタイミング１にはタップ係数ｈ
（０，０）１１５−１〜ｈ（０，６）１１５−５に対す
る乗算を使用する。時刻７のフレームタイミング０と時
刻６のフレームタイミング１のレプリカはｈ（０，１）
１１５−１〜ｈ（０，５）１１５−５に対する乗算が同
一である。

【００５９】その結果に、ｈ（０，１）１１５−１に対
する乗算結果と、ｈ（０，６）１１５−５に対する乗算
結果を別々に加算することで、時刻７のフレームタイミ
ング０と時刻６のフレームタイミング１のレプリカを生
成することが可能である。このように同一のクロックタ
イミングで異なるフレームタイミングのレプリカは生成
する時間をずらすことで、加算器を共通化でき、回路規
模を削減することができる。図７のレプリカ生成回路で
は、これを、共通加算回路３６１と２つの部分加算回路
３７１，３７２で実現している。

【００６０】図９に誤差信号計算回路１５１〜１５４の
構成を示す。以下の説明では、クロックタイミング０に
対応する誤差信号計算回路１５１のみについて述べてい
るが、他のクロックタイミングに対応する誤差信号計算
回路１５２〜１５４の動作も同様である。

【００６１】レプリカ生成回路１３１で、同時に生成さ
れるフレームタイミング０のレプリカ１３５とフレーム
タイミング１のレプリカ１３５−１は、対応する受信信
号１４５が異なる。これを合わせるためにフレームタイ
ミング０のレプリカを遅延回路４０１でシンボル遅延す
る。その後、受信信号１４５とフレームタイミング０と
１のレプリカの誤差を各々加算回路４２１，４２２にて
求める。それぞれの誤差の２乗４２１，４２２を求めた
後、積算回路４３１，４３２でトレーニング区間におけ
る和を求める。

【００６２】図３に本発明の第２の実施例の同期制御回
路の構成を示す。この例は、同図からも明らかなよう
に、先に図２に示した同期制御回路の誤差信号比較回路
１６１を、これと構成の異なる誤差信号比較回路２８１
に置き換えたもので、、インパルスレスポンスメモリ回
路からの信号１１５〜１１５−６，１１６〜１１６−
６，１１７〜１１７−６，１１８〜１１８−６を該誤差
信号比較回路２８１に入力する構成を採っている以外
は、図２に示したものと同様であり、また、該誤差信号
比較回路２８１については、以下の説明で触れているの
で、ここでは説明を省略する。。

【００６３】図４に本発明の第３の実施例の同期制御回
路の構成を示す。この実施例は、先の第１、第２の実施
例とは、同期制御回路２０の構成が異なる。また、等化
回路５０としてＭＬＳＥとＤＦＥを合成したＤＤＦＳＥ
とする。実施例１と同様、同期制御回路２０はトレーニ
ング区間のみ動作する。受信信号１１〜１１−３は相関
回路１０１と遅延回路１４１入力される。

【００６４】相関回路１０１では、受信信号１１〜１１
−３と既知のトレーニング信号からインパルスレスポン
スを求める。このとき、各クロックタイミング毎に相関
メモリ回路２０２〜２０５を使用して相関回路１０１を
タイムシェアリングして使用する。

【００６５】つまり、相関回路１０１と相関メモリ回路
２０２を使用して受信信号１１からクロックタイミング
０のインパルスレスポンスｈ（０，０，）１１５〜ｈ
（０，６）１１５−６を求め、相関回路１０１と相関メ
モリ回路２０３を使用して受信信号１１−１からクロッ
クタイミング１のインパルスレスポンスｈ（１，０）１
１６〜ｈ（１，６）１１６−６を求め、

【００６６】相関回路１０１と相関メモリ回路２０４を
使用して受信信号１１−２からクロックタイミング２の
インパルスレスポンスｈ（２，０）１１７〜ｈ（２，
６）１１７−６を求め、相関回路１０１と相関メモリ回
路２０５を使用して受信信号１１−３からクロックタイ
ミング３のインパルスレスポンスｈ（３，０）１１８〜
ｈ（３，６）１１８−６を求める。

【００６７】その後、それぞれインパルスレスポンスメ
モリ回路１１１〜１１４に記憶させる。インパルスレス
ポンス推定終了後、レプリカ生成回路１３１ではこれら
のインパスルレスポンスとトレーニング信号よりクロッ
クタイミングとフレームタイミングの異なるレプリカを
生成する（１３５〜１３８，１３５−１〜１３８−
１）。レプリカ生成回路を異なるクロックタイミングで
共有するために、インパルスレスポンスメモリ回路１１
１〜１１４とレプリカ生成回路１３１との間に切替回路
１９３を設ける。

【００６８】この切替回路１９３は、各クロックタイミ
ングのインパルスレスポンスを順番にレプリカ生成回路
に入力させる。つまり、まずクロックタイミング０のイ
ンパルスレスポンスｈ（０，０）１１５〜ｈ（０，６）
１１５−６を入力し、次にクロックタイミング１のイン
パルスレスポンスｈ（１，０）１１６〜ｈ（１，６）１
１６−６を入力し、

【００６９】次にクロックタイミング２のインパルスレ
スポンスｈ（２，０）１１７〜ｈ（２，６）１１７−６
を入力し、次にクロックタイミング３のインパルスレス
ポンスｈ（３，０）１１８〜ｈ（３，６）１１８−６を
入力し、次にもとに戻ってクロックタイミング０のイン
パルスレスポンスｈ（０，０）１１５〜ｈ（０，６）１
１５−６を入力し、これを繰り返す。

【００７０】レプリカ生成回路１３１では、異なるフレ
ームタイミングのレプリカを作るときには同一クロック
タイミング内で使用するインパルスレスポンスをずら
す。本実施例では２種類のフレームタイミングを考慮す
ることとする。例えば、クロックタイミング０のときに
は、あるフレームタイミングのためにｈ（０，０）１１
５〜ｈ（０，５）１１５−５を使用し、別のフレームタ
イミングのためにｈ（０，１）１１５−１〜ｈ（０，
６）１１５−６を使用する。

【００７１】遅延回路１４１は、トレーニング（４５
２）区間の受信信号１１〜１１−３をレプリカが生成さ
れるまで遅延させる。生成されたレプリカ１３５〜１３
８，１３５−１〜１３８−１と遅延された信号２７２
は、誤差信号計算回路１５１に入力される。ここでは遅
延信号２７２とそれに対応するレプリカ１３５〜１３
８，１３５−１〜１３８−１の差の２乗をシンボル毎に
求める。

【００７２】つまり、１つの遅延信号に対してクロック
タイミングが同じでフレームタイミングの異なる２つの
レプリカ１３５，１３５−１あるいは１３６，１３６−
１あるいは１３７，１３７−１あるいは１３８，１３８
−１を対応させる。また１シンボルは４倍でサンプリン
グされているため、シンボル毎に８種類の誤差信号が生
成される。

【００７３】そして、それらをトレーニング区間におい
て総和をとり、全クロックタイミングとフレームタイミ
ングについて誤差信号の２乗和１５５〜１５８，１５５
−１〜１５８−１を求める。ここで、誤差信号メモリ回
路２５２〜２５５を使用して誤差信号計算回路１５１を
タイムシェアリングで使用することによって、共有す
る。

【００７４】誤差信号比較回路２８１では、トレーニン
グ終了時の誤差信号の２乗和１５５，１５５−１，１５
６，１５６−１，１５７，１５７−１，１５８，１５８
−１をクロックタイミング毎に異なるフレームタイミン
グで比較し、各クロックタイミングに最適なフレームタ
イミングを決定した後、各クロックタイミングの誤差信
号を比較して最適なクロックタイミングを選択する。

【００７５】フレームタイミングの比較では該当クロッ
クタイミングでの最小のフレームタイミングの誤差信号
の２乗和と別のフレームタイミングの誤差信号の２乗和
の差が、予め定めた閾値より大きい場合には最小の誤差
となるフレームタイミングを選択し、閾値より小さい場
合には該当するフレームタイミングのＭＬＳＥタップに
相当するタップの電力の総和が最大のフレームタイミン
グを選択する。

【００７６】クロックタイミングの選択には４種類のフ
レームタイミングが決定した各クロックタイミングの誤
差信号の２乗和の大きさのみで比較し、最小となるクロ
ックタイミングを選択する。そして、このフレームタイ
ミングとクロックタイミングの組み合わせを制御信号２
１として出力する。

【００７７】制御信号２１は、選択回路４０へ出力され
ると共に、インパルスレスポンス選択回路１２０へ出力
される。インパルスレスポンス選択回路１２０では制御
信号２１をもとにインパルスレスポンスメモリ回路１１
１〜１１４中のインパルスレスポンスを選択し、等化回
路５０に初期タップ係数２２として出力する。

【００７８】図５に本発明の第４の実施例の適応等化器
の構成を示す。本実施例では等化回路５０をビタビアル
ゴリズムを使用する最尤系列推定器とする。ベースバン
ドの受信信号は入力端子６０からＡ／Ｄ変換回路１０に
入力され、シンボルレートの４倍でサンプリングされる
（１１〜１１−３）。

【００７９】等化回路５０中のスイッチ１８１とスイッ
チ１８２は、共にトレーニング４５２中には、Ｔ、デー
タ中にはＤ側の入力を選択する。ディジタル変換された
受信信号１１〜１１−３は遅延回路３０に入力される。
またトレーニング４５２中には同期制御回路２０と等化
回路５０にも入力される。

【００８０】トレーニング（４５２）区間中において、
等化回路５０のインパルスレスポンス推定回路１７１に
は、スイッチ１８１を通って受信信号１１〜１１−３と
スイッチ１８２を通ってトレーニング記憶回路３０１
に、予め、記憶されているトレーニング信号が入力され
る。

【００８１】インパルスレスポンス推定回路１７１は、
これら２種類の入力信号をもとに各クロックタイミング
毎に４種類のインパルスレスポンスを推定する。推定し
た各クロックタイミングのインパルスレスポンスをイン
パルスレスポンスｈ（ｘ，ｙ）とする。ここでインパル
スレスポンスｈ（ｘ，ｙ）のうちｘはクロックタイミン
グを表し、ｙは同一クロックタイミング内のインパレス
レスポンスの順番を表す。

【００８２】ここでは、ｈ（０，０）１１５〜ｈ（０，
６）１１５−６とｈ（１，０）１１６〜ｈ（１，６）１
１６−６とｈ（２，０）１１７〜ｈ（２，６）１１７−
６とｈ（３，０）１１８〜ｈ（３，６）１１８−６を推
定する。また、インパルスレスポンス推定回路１７１で
はインパルスレスポンス推定のためにＬＭＳ，ＲＬＳ，
ＶＬＭＳアルゴリズム等の適応アルゴリズムを使用す
る。

【００８３】インパルスレスポンス推定回路１７１にお
いて、インパルスレスポンス推定終了後、これらを同期
制御回路２０のレプリカ生成回路１３１へ出力する（１
７４）。このとき、最初のタイミングではｈ（０，０）
１１５〜ｈ（０，６）１１５−６を、次はｈ（１，０）
１１６〜ｈ（１，６）１１６−６を、次はｈ（２，０）
１１７〜ｈ（２，６）１１７−６を、次はｈ（３，０）
１１８〜ｈ（３，６）１１８−６を、次には初めに戻っ
てｈ（０，０）１１５〜ｈ（０，６）１１５−６という
ように各クロックタイミング毎のインパルスレスポンス
を繰り返して出力する。

【００８４】レプリカ生成回路１３１では、これらのイ
ンパルスレスポンスと既知のトレーニング信号よりクロ
ックタイミングとフレームタイミングの異なるレプリカ
を生成する（１３５〜１３８，１３５−１〜１３８−
１）。異なるフレームタイミングのレプリカを作るとき
には同一クロックタイミング内で使用するインパルスレ
スポンスをずらす。

【００８５】本実施例では、２種類のフレームタイミン
グを考慮するとする。例えばクロックタイミング０のと
きには、あるフレームタイミングのためにｈ（０，０）
１１５〜ｈ（０，５）１１５−５を使用し、別のフレー
ムタイミングのために、ｈ（０，１）１１５−１〜ｈ
（０，６）１１５−６を使用する。遅延回路１４１はト
レーニング（４５２）区間の受信信号１１〜１１−３を
レプリカが生成されるまで遅延させる。

【００８６】生成されたレプリカと遅延された信号は、
誤差信号計算回路１５１に入力される。ここでは、遅延
信号と、それに対応するレプリカ１３５〜１３８，１３
５−１〜１３８−１の差の２乗をシンボル毎に求める。
つまり、１つの遅延信号に対してクロックタイミングが
同じでフレームタイミングの異なる２つのレプリカ１３
５，１３５−１あるいは１３６，１３６−１あるいは１
３７，１３７−１あるいは１３８，１３８−１を対応さ
せる。

【００８７】また、１シンボルは、４倍でサンプリング
されているため、シンボル毎に８種類の誤差信号が生成
される。そしてそれらをトレーニング区間において総和
をとり、全クロックタイミングとフレームタイミングに
ついて誤差信号の２乗和１５５〜１５８，１５５−１〜
１５８−１を求める。ここで誤差信号メモリ回路２５２
〜２５５を使用して誤差信号計算回路１５１を共有す
る。

【００８８】誤差信号比較回路１６１では、すべての誤
差信号の２乗和の計算終了後、それらの中で最小になる
クロックタイミングとフレームタイミングの組み合わせ
を選択する。そして、この組み合わせを制御信号２１と
して出力する。トレーニング終了後、データ区間４５３
では等化回路５０のスイッチ１８１とスイッチ１８２は
Ｄ側に切り替えられる。

【００８９】選択回路４０においては、制御信号２１が
出力されるまで、遅延回路３０で遅延された受信信号の
中から制御信号２１をもとに、最適タイミングに対応す
る受信信号がシンボルレートで選択される（４１）。ま
た、制御信号２１は、インパルスレスポンス推定回路１
７１にも入力（１７５）され、推定されたインパルスレ
スポンスから制御信号２１のクロックタイミングとフレ
ームタイミングに対応するインパルスレスポンスが選択
される。

【００９０】この場合、ｈ（０，０）１１５〜ｈ（０，
５）１１５−５かｈ（０，１）１１５−１〜ｈ（０，
６）１１５−６かｈ（１，０）１１６〜ｈ（１，５）１
１６−５かｈ（１，１）１１６−１〜ｈ（１，６）１１
６−６かｈ（２，０）１１７〜ｈ（２，５）１１７−５
かｈ（２，１）１１７−１〜ｈ（２，６）１１７−６か
ｈ（３，０）１１８〜ｈ（３，５）１１８−５かｈ
（３，１）１１８−１〜ｈ（３，６）１１８−６の内１
つが選択される。

【００９１】そして、それをタップ係数初期値として最
尤系列推定回路１８３に入力する（１７６）。以上の動
作が終了した後、選択回路４０で選択された受信信号４
１は最尤系列推定回路１８３とスイッチ１８１を通って
インパルスレスポンス推定回路１７１に入力される。イ
ンパルスレスポンス推定回路１７１では受信信号４１と
等化器出力信号５１から適応アルゴリズムによりタップ
係数の更新を行い、最尤系列推定回路１８３に出力す
る。

【００９２】最尤系列推定回路１８３では、受信信号４
１とタップ係数より、ビタビアルゴリズムにて等化動作
を行い、等化器出力信号５１を出力端子７０から出力す
る。この等化器出力信号５１はインパルスレスポンス推
定回路１７１にフィードバックされる。

【００９３】図６に第３の実施例中のインパルスレスポ
ンス推定回路１７１の構成を示す。トレーニング信号
（４５２）の区間は、適応アルゴリズム回路１９１に、
一方では、スイッチ１８１から受信信号１７３が、ま
た、他方スイッチ１８２からトレーニング信号１７２が
入力される。適応アルゴリズム回路１９１では、これら
の入力信号からＬＭＳ，ＲＬＳアルゴリズム等の適応ア
ルゴリズムを使用して、各クロックタイミング毎に４種
類のインパルスレスポンスを推定する。

【００９４】このとき、インパルスレスポンスメモリ回
路１１１〜１１４を使用することで、適応アルゴリズム
回路１９１を、タイムシェアリングで使用して共有化す
る。インパルスレスポンス推定後、各インパルスレスポ
ンスは、インパルスレスポンスメモリ回路１１１〜１１
４で、そのまま記憶される。切り替え回路１９３ではこ
れらのインパルスレスポンスメモリ中のデータを切り替
えながら出力する（１７４）。

【００９５】すなわち、最初はインパルスレスポンスメ
モリ１１１中のデータ１１５〜１１５−６、次はインパ
ルスレスポンスメモリ１１２中のデータ１１６〜１１６
−６、次はインパルスレスポンスメモリ１１３中のデー
タ１１７〜１１７−６、次はインパルスレスポンスメモ
リ１１４中のデータ１１８〜１１８−６、そして戻って
インパルスレスポンスメモリ１１１中のデータ１１５〜
１１５−６というように繰り返して出力する。

【００９６】トレーニング終了時に、制御信号２１が、
インパルスレスポンス選択回路１２０に入力され１７
５、この制御信号２１に対応するインパルスレスポンス
をインパルスレスポンスメモリ回路１１１〜１１４から
選択しタップ係数初期値として、スイッチ１９２に出力
する。スイッチ１９２はタップ係数初期値入力のタイミ
ングだけＩ側、それ以後バースト終了時まではＤ側の入
力を選択する。

【００９７】タップ係数初期値入力時は、最尤系列推定
回路１８３にタップ係数初期値を出力する（１７６）。
それ以後は、適応アルゴリズム回路１９１に受信信号１
７３と等化器出力１７２が入力され、適応アルゴリズム
によりタップ係数の更新を行い、それを、スイッチ１９
２を介して最尤系列推定回路１８３に出力する。

【００９８】

【発明の効果】以上説明したように、本発明の適応等化
器では，考慮するクロックタイミングとフレームタイミ
ングの中から、等化誤差の２乗和が最小となるクロック
タイミングとフレームタイミングの組み合わせを選択す
るようにしているので、クロックタイミング誤差とフレ
ームタイミング誤差による特性の劣化を防ぐことが出来
る。

【００９９】特に、等化器がＤＤＦＳＥの場合には、等
化誤差が小さく、ＭＬＳＥのタップのエネルギーが大き
いクロックタイミング及びフレームタイミングを選択す
るため，ＤＤＦＳＥに適したクロックタイミング及びフ
レームタイミングでの等化を行うことが可能である。

【０１００】また、これらを求める時に，タイムシェア
リングによって、回路を共有化することと，同一クロッ
クタイミングで異なるフレームタイミングのレプリカを
求める時に，トランスバーサルフイルタを共有化するこ
とで，クロックタイミングとフレームタイミングとを検
出することによる回路規模の増大を抑えることが可能で
ある。

【０１０１】トレーニング中のインパルスレスポンスを
求める時に，相関で求めた後，データ中に適応アルゴリ
ズムに切り替えることで，多タップの場合に、インパル
スレスポンス推定時問を短くすることが可能であり，ま
た、インパルスレスポンスを適応アルゴリズムで求め
て，トレーニング中とデータ中で適応アルゴリズム回路
を共有化することによって、回路規模を減少せしめるこ
とが可能である。

【０１０２】また、本発明では、クロックタイミング同
期・フレームタイミング同期・等化器トレーニングを同
時に行えるため、これらのブリアンブルを共通にするこ
とによって、伝送効率の低下を防ぐことが可能である。

【図面の簡単な説明】

【図１】本発明の適応等化器の原理的構成を示す図であ
る。

【図２】本発明の第１の実施例の同期制御回路の構成図
である。

【図３】本発明の第２の実施例の同期制御回路の構成図
である。

【図４】本発明の第３の実施例の同期制御回路の構成図
である。

【図５】本発明の第４の実施例の適応等化器の構成図で
ある。

【図６】本発明の第４の実施例のインパルスレスポンス
推定回路の構成図である。

【図７】本発明のレプリカ生成回路の構成図である。

【図８】本発明のレプリカ生成の原理を示す図である。

【図９】本発明の誤差信号計算回路の構成を示す図であ
る。

【図１０】送信バースト信号の構成図である。

【図１１】従来のクロックタイミング誤差補正機能付き
等化器の構成図である。

【符号の説明】

１０，５０１ ＡＤ変換回路 １１〜１１−３ ディジタル信号 ２０ 同期制御回路 ２１ 制御信号 ２２ タップ係数初期値信号 ３０，１４１〜１４４，３１１〜３１６ 遅延回路 ４０，５０２ 選択回路 ４１，５１１ 選択信号 ５０，５０３ 等化回路 ６０，５０５ 入力端子 ７０，５０６ 出力端子 １０１−１０４ 相関回路 １１１〜１１４ インパルスレスポンスメモリ回路 １１５〜１１５−６，１１６〜１１６−６，１１７〜１
１７−６，１１８〜１１８−６ インパルスレスポン
スデータ １２０ インパルスレスポンス選択回路 １３１〜１３４ レプリカ生成回路 １３５〜１３８，１３５−１〜１３８−１ レプリカ １４１〜１４４ 遅延回路 １４５〜１４８，２７２，４０１ 遅延信号 １５１〜１５４ 誤差信号計算回路 １５５〜１５８，１５５−１〜１５８−１ 誤差信号 １６１，２８１ 誤差信号比較回路 １７１ インパルスレスポンス推定回賂 １７２ トレーニング信号 １７３ 受信信号 １７４ インパルスレスポンスメモリ出力 １７６ タップ係数初期値 １８１，１８２，１９２ スイッチ １８３ 最尤系列推定回路 １９１ 適応アルゴリズム回路 １９８ 切替回路 ２０２〜２０５ 相関メモリ回路 ２０６〜２０９ 相関メモリ入力信号 ２１０〜２１３ 相関メモリ出力信号 ２５２〜２５５ 誤差信号メモリ回路 ２５６〜２５９ 誤差信号メモリ人力信号 ２６０〜２６３ 誤差信号メモリ出力信号 ３０１ トレーニング記憶回路 ３２１〜３２７ トレーニング信号 ３３１〜３３７ 乗算回路 ３５１〜３５７ 乗算信号 ３６１ 共通加算回路 ３６２ 共通加算信号 ３７１，３７２ 部分加算回路 ４１１，４１２ 加算回路 ４２１，４２２ ２乗回路 ４３１，４３２ 積算回路 ４５１ バースト信号 ４５２ トレーニング信号 ４５３ データ信号 ５０４ 制御回路 ５１２ 等化信号 ５１３ 等化誤差

Claims (7)

【特許請求の範囲】
1. 【請求項１】 受信信号を直交検波して得たベースバン
   ド信号を、シンボルレートのｎ倍（ｎは正の整数）の周
   期でサンプリングしてアナログ−デイジタル変換するＡ
   Ｄ変換回路と、 該ＡＤ変換回路の出力信号を遅延させる遅延回路と、 前記ＡＤ変換回路の出力側に接続され、バーストフォー
   マットが、先頭部の既知のトレーニング信号と、それに
   続くデータ信号とから成る信号の、トレーニング区間
   に、最適なクロックタイミングと、フレームタイミング
   と、等化器のタップ係数の初期値を推定し、データ区間
   の最初にタップ係数初期値信号を出力すると共に、デー
   タ区間に、クロックタイミング信号と、フレームタイミ
   ング信号とを含む制御信号を出力する同期制御回路と、 該同期制御回路と、前記遅延回路とに接続され、同期制
   御回路から出力される制御信号に基づいて、遅延回路出
   力信号を選択する選択回路と、 該選択回路と、前記同期制御回路とに接続され、選択回
   路出力の信号に対して、同期制御回路から出力されるタ
   ップ係数初期値信号を初期値として適応アルゴリズムに
   より、適応等化を行う等化回路とを含んで成ることを特
   徴とする適応等化器。
2. 【請求項２】 同期制御回路は、ｎ個のインパルスレス
   ポンスメモリ回路を擁するインパルスレスポンス選択回
   路を含んで成り、ＡＤ変換回路に接続されて、トレーニ
   ング区間では、受信信号からクロックタイミング毎のイ
   ンパルスレスポンスを推定し、記憶すると共に、トレー
   ニング終了時には、誤差信号比較回路からの制御信号に
   基づいて、タップ係数初期値を等化回路に出力するイン
   パルスレスポンス推定回路と、 前記ＡＤ変換回路に接続され、レプリカが生成されるま
   で受信信号を遅延させるｎ個の遅延回路と、 前記インパルスレスポンス推定回路に接続され、すべて
   のクロックタイミングとフレームタイミングに対して、
   トレーニング区間でインパルスレスポンスと既知のトレ
   ーニング信号とからレプリカを計算するｎ個のレプリカ
   生成回路と、 該レプリカ生成回路と上記遅延回路に接続されていて、
   トレーニング区間に、すべてのクロックタイミングとフ
   レームタイミングにおける前記レプリカ生成回路の出力
   と受信信号の差による等化誤差の２乗和を計算するｎ個
   の誤差信号計算回路と、 該誤差信号計算回路に接続され、前記トレーニング終了
   時の等化誤差の２乗和が最小と成るクロックタイミング
   及びフレームタイミングの組み合わせを選択し、その結
   果を選択回路とインパルスレスポンス選択回路に出力す
   る誤差信号比較回路とによって構成される請求項１記載
   の適応等化器。
3. 【請求項３】 同期制御回路は、 ｎ個のインパルスレスポンスメモリ回路を擁するインパ
   ルスレスポンス選択回路を含んで成り、ＡＤ変換回路に
   接続されて、トレーニング区間では、受信信号からクロ
   ックタイミング毎のインパルスレスポンスを推定し、記
   憶すると共に、トレーニング終了時には、誤差信号比較
   回路からの制御信号に基づいて、タップ係数初期値を等
   化回路に出力するインパルスレスポンス推定回路と、 前記ＡＤ変換回路に接続され、レプリカが生成されるま
   で受信信号を遅延させるｎ個の遅延回路と、 前記インパルスレスポンス推定回路に接続され、すべて
   のクロックタイミングとフレームタイミングに対して、
   トレーニング区間でインパルスレスポンスと既知のトレ
   ーニング信号とからレプリカを計算するｎ個のレプリカ
   生成回路と、 該レプリカ生成回路と上記遅延回路に接続されていて、
   トレーニング区間に、すべてのクロックタイミングとフ
   レームタイミングにおける前記レプリカ生成回路の出力
   と受信信号の差による等化誤差の２乗和を計算するｎ個
   の誤差信号計算回路と、 該誤差信号計算回路と前記ｎ個のインパルスレスポンス
   メモリ回路とに接続され、クロックタイミング毎に異な
   るフレームタイミングの等化誤差の２乗和の中から、最
   小のものと他の等化誤差の２乗和の差が、あらかじめ設
   定した閾値以上の場合には、最小の等化誤差の２乗和を
   もつフレームタイミングを選択し、閾値以下の場合に
   は、該当するフレームタイミングについて、一部のタッ
   プの電力の和が最大と成るフレームタイミングを選択し
   た後、フレームタイミングが決定した各クロックタイミ
   ングの等化誤差の２乗和を比較し、最も小さいクロック
   タイミングを選択し、その結果を選択回路とインパルス
   レスポンス選択回路に出力する誤差信号比較回路とによ
   って構成される請求項１記載の適応等化器。
4. 【請求項４】 同期制御回路に、 インパルスレスポンス推定回路に接続され、クロックタ
   イミング毎に計算中のインパルスレスポンスを記憶する
   ｎ個のメモリ回路と、 レプリカ生成回路と、 ｎ個のインパルスレスポンスメモリ回路の内のいずれか
   を選択して前記レプリカ生成回路に接続する切替回路
   と、 誤差信号計算回路に接読され、クロックタイミング毎に
   計算中の誤差信号を記憶するｎ個の誤差信号メモリ回路
   と、誤差信号比較回路とによって構成され、 すべてのクロックタイミングとフレームタイミングに対
   する、インパルスレスポンスと、レプリカと、等化誤差
   を求める場合に、上記、メモリ回路と、レプリカメモリ
   回路と、誤差信号メモリ回路を使用して、インパルスレ
   スポンス推定回路、レプリカ生成回路、誤差信号計算回
   路をタイムシェアリングで使用し、これらの回路を共有
   化する手段を設けた請求項１に記載の適応等化器。
5. 【請求項５】 同期制御回路は、ＡＤ変換回路に接続さ
   れ、レプリカが生成されるまで受信信号を遅延させる遅
   延回路と、 すべてのクロックタイミングとフレームタイミングに対
   して、トレーニング区間でインパルスレスポンスと既知
   のトレーニング信号とからレプリカを計算するレプリカ
   生成回路と、 該レプリカ生成回路と、前記遅延回路に接続されてい
   て、トレーニング区間に、レプリカと受信信号の差によ
   る等化誤差の２乗和を計算する誤差信号計算回路と、 該誤差信号計算回路に接続され、前記トレーニング終了
   時の等化誤差の２乗和が最小となるクロックタイミング
   及びフレームタイミングの組み合わせを選択し、その結
   果を選択回路とインパルスレスポンス推定回路に出力す
   る誤差信号比較回路とから成り、 等化回路は、 トレーニング記憶回路と、 トレーニング区間と、データ区間の、タップ係数を求め
   る時に、同じ適応アルゴリズム回路を共有化する手段と
   を有するインパルスレスポンス推定回路と、 最尤系列推定回路とを含んで成る請求項１に記載の適応
   等化器。
6. 【請求項６】 同期制御回路の、インパルスレスポンス
   推定回路は、クロックタイミング毎に受信信号と既知の
   トレーニングとの相関によりインパルスレスポンスを推
   定する相関回路を有し、 卜レーニング区間では、受信信号と既知のトレーニング
   との相関によりインパルスレスポンスを求め、 データ区間では、タツプ係数は、上記相関回路で求めた
   インパルスレスポンスを初期値とし、等化回路内の適応
   アルゴリズムで環境の変動に追従することによって、タ
   ップ数が多い場合にインパルスレスポンス推定時間を短
   くする手段を設けた請求項２〜請求項４のいずれか１項
   に記載の適応等化器。
7. 【請求項７】 レプリカ生成回路を、 既知トレーニング信号を記憶するトレーニング記憶回路
   と、 該トレーニング記憶回路に接続され、トレーニング信号
   を遅延させる複数の遅延回路と、 該遅延回路と、インパルスレスポンス推定回路に接続さ
   れ、トレーニング信号とインパルスレスポンスを乗算す
   る複数の乗算回路と、 該乗算回路に接続され、異なるフレームタイミングのレ
   プリカで共通に使用して乗算結果を加算する共通加算器
   と、 該共通加算器と、該共通加算器との接続関係を持たない
   乗算回路とに接続され、異なるフレームタイミングのレ
   プリカ毎に加算する複数の部分加算回路を具備するよう
   に構成し、 等化誤差を求める際に必要なレプリカを作成するトラン
   スバーサルフィルタの中の、異なるフレームタイミング
   のレプリカを作成する加算回路を分離することによっ
   て、乗算回路の一部を共通化した請求項１〜請求項６の
   いずれか１項に記載の適応等化器。