JP3180240B2

JP3180240B2 - 適応等化器

Info

Publication number: JP3180240B2
Application number: JP22086494A
Authority: JP
Inventors: 哲田野; 洋一斎藤
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1993-12-27
Filing date: 1994-08-24
Publication date: 2001-06-25
Anticipated expiration: 2016-06-25
Also published as: JPH07235896A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル信号伝送にお
いて、伝搬路で発生する遅延による波形歪みを自動的に
補償する等化器に関するものである。

【０００２】

【従来の技術】ディジタル信号伝送では伝搬路で発生す
る遅延波の影響により、復調信号に符号間干渉が発生す
るため著しく伝送特性が劣化する。この符号間干渉を補
償する有効な技術に適応等化器がある。等化器としてシ
ンボルスペース等化器を適用した場合には、遅延波の遅
延量により最適サンプリング位相が変化する。移動伝送
路のように伝送路状況が時変動する伝送路にシンボルス
ペース等化器を適用した場合には、伝送路状況の変動に
伴う最適サンプリング位相変動による復調特性の劣化が
避けられない。このサンプリング位相の影響を除去でき
る等化器にフラクショナルタップスペースのトランスバ
ーサル型線形等化器、あるいは判定帰還型等化器があ
る。

【０００３】より高い等化能力を有する等化器に最尤系
列推定（ＭＬＳＥ：ＭａｘｉｍｕｍＬｉｋｅｌｉｈｏｏ
ｄＳｅｑｕｅｎｃｅＥｓｔｉｍａｔｉｏｎ）型等化
器がある。ＭＬＳＥ型等化器でサンプリング位相の影響
を除去する方法には、（ａ）シンボル周波数のＭ倍でサンプリングし、Ｍ系列
の信号に直列／並列変換する。次に、このＴ（サンプリ
ング周期）間隔のＭ系列信号の中で誤差信号の一番小さ
い、すなわち最も最適サンプリング位相に近いサンプリ
ング位相の系列を選択しその系列の復調信号を出力信号
とする。（ｂ）ナイキスト周波数の２倍以上の速度でサンプリン
グし、同時に最尤系列推定器で発生する仮判定値系列を
受信信号のサンプリング周波数と同じ周波数でサンプリ
ングする波形整形フィルタを通過させる。次にこのフィ
ルタ出力信号より受信信号のレプリカを発生させ、その
誤差を尤度情報として最尤系列推定を行う。

【０００４】一方、ディジタル信号伝送では時間軸上で
バーストを区切り、各バーストに伝送チャネルを割り当
てる時分割多元接続（ＴＤＭＡ：ＴｉｍｅＤｉｖｉｓ
ｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）方式が用い
られる。この時、図７に示すように一つのバーストの主
に先頭に同期用のプリアンブルあるいはトレーニング信
号が付加されている。バースト利用効率の観点より同期
信号は少ない方が望ましい。即ち、ＭＬＳＥ型等化器を
バースト伝送に適用する場合には高速に伝送路推定を完
了する必要がある。高速な伝送路推定を実現するアルゴ
リズムに逐次最小自乗（ＲＬＳ：Ｒｅｃｕｒｓｉｖｅ
ＬｅａｓｔＳｑｕａｒｅｓ）アルゴリズムがある。Ｒ
ＬＳアルゴリズムを以下に示す。

【０００５】

【数１】

【０００６】上式においてＫ_k はカルマンゲインベクト
ル、ｅ_k は誤差信号、Ｈ_k はタップ係数、λは忘却係
数、Ｕ_k は送信信号候補系列、ｒ_k は受信信号、Ｐ_k は
Ｐ行列といい送信信号候補系列の相関行列の逆行列を示
し、添字は時刻を示す。また、Ｈ_k ^TはベクトルＨ_k の転
置を示し、小文字のｐ_i,j ，ｋ_i ，ｈ_i ，ｕ_i は各々
Ｐ，Ｋ，Ｈ，Ｕのｉあるいはｊ要素を示している。ＲＬ
Ｓアルゴリズムではバーストの先頭から受信したすべて
の信号より最適なタップ係数を求めるため高速な同期特
性が得られる。

【０００７】このＲＬＳアルゴリズムを（ａ）の方法を
適用したＭＬＳＥ等化器に適用した場合の構成例を図８
に示す。同図において２５は入力端子、２６は出力端
子、２７はＳ／Ｐ変換器、２８は減算器、２９は二乗回
路、３０はシンボルレートのＭ倍の速度のクロック入力
端子、３１は伝送路推定器、３２はレプリカ生成器、３
３は積算器、３４はタップ係数更新量演算回路、３５は
カルマンゲイン演算回路、３６はｐ行列演算回路、３７
は１シンボル遅延回路、３８はＳ／Ｐ変換器２７のため
のアドレスデコーダ、３９は選択／加算制御回路、４０
はＮ系列の内からの選択／加算回路、４１は最尤系列推
定回路を示す。

【０００８】Ｐ行列演算回路は数式（４）を実行するも
のであり、カルマンゲイン演算器では（１）を実行す
る。またタップ係数更新量演算回路では（３）の右辺第
二項を演算するものである。さらにレプリカ生成器は
（２）の右辺第二項を演算するものである。シンボル周
波数のＭ倍でサンプリングされた入力信号は入力端子２
５より入力され、Ｓ／Ｐ変換器２７よりＭ系列の並列信
号に変換される。この各々に対して、独立なＭ系列の伝
送路推定器３１及びレプリカ生成器３２を備えて、通常
のＭＬＳＥ等化器と同様の手法によりタップ係数推定及
びブランチメトリック発生を行う。各々の系列の生き残
りパスのブランチメトリックである二乗回路２９の出力
信号を選択／加算制御回路に入力する。この選択／加算
制御回路では入力信号の内最も値の小さい系列を選択す
る、または選択された二乗回路入力信号が所定のスレッ
ショルドを越えた場合には最小とその次に続くいくつか
の入力信号を加算するよう選択／加算回路４０を制御す
る。選択／加算回路４０により選択／加算されたブラン
チメトリックは最尤系列推定回路に入力され系列推定を
行い復号信号を２６端子に出力する。図１０にレプリカ
生成器の構成例として、４タップのトランスバーサルフ
ィルタを示す。同図において、８９は入力端子、９７は
伝送路推定器よりの入力バス、９０〜９２はＴ遅延回
路、９３〜９６は乗算器、９８は加算器、９９は出力端
子を示す。時刻ｋから時刻ｋ−３の入力信号に９７から
入力されたタップ係数を乗算器により掛け合せ、畳み込
み演算を実現している。

【０００９】また、図１２に積算器の一例として、２系
列の４つの信号を各々積算する構成を示す。同図におい
て、１００−１，１００−２は入力端子、１０１は出力
端子、１０２は一信号に対する積算器、１０３−１と１
０３−２は加算器、１０４はＴ遅延回路を示す。入力端
子１００−１と１００−２からの入力信号を加算器１０
３−１により足し合わせる。次に、加算出力と一シンボ
ル前の信号を加算器１０３−２によりさらに足し合わ
せ、時刻ｋにおいて時刻０からｋまでの区間の２系列の
入力信号を積分した信号を出力する。

【００１０】図１３に最尤系列推定器の一例としてビタ
ビアルゴリズムを適用した構成を示す。同図において１
０５は誤差入力端子、１０６は出力端子、１１３は仮判
定値の出力端子、１０８はパスメトリック演算回路、１
１１は数個のパスメトリック演算回路の出力信号の比較
及び選択を行う比較／選択回路、１１２はパスメトリッ
クを記憶するパスメトリックメモリ回路、１１４はシン
ボル系列を発生させ、生き残り系列を記憶しておくパス
メモリ回路、１０７は系列毎にパスを切り替えるスイッ
チ回路、１１５は仮判定値の中で最も尤度の高い系列を
選択する選択回路を示す。パスメモリ回路よりシンボル
候補の一つが出力される。その時の誤差信号は、各々の
系列に対応するパスメトリック演算回路１０８に入力さ
れる。パスメトリック演算回路において誤差信号は各系
列の一シンボル前のパスメトリックと加算器１１０によ
り足し合わされ比較／選択回路１１１に出力される。比
較選択回路１１１では各系列から出力される信号の中で
最も小さい値を選択し出力する。この値はシンボル候補
に対するパスメトリックとしてパスメトリックメモリ１
１２に保存され、この系列を生き残りパスとしてパスメ
モリ１１４に保存する。この操作を全てのシンボル候補
に対して行い、ある時刻後に生き残りパスの中で最も小
さいパスメトリックを有していた系列の信号が選択回路
１１５により選択され最終的な復調信号として出力され
る。このサンプリング位相選択型のＭＬＳＥ等化器では
まずシンボル周波数のＭ倍という高速なサンプリング周
波数でＡ／Ｄ変換器を動作させる必要があり、かつＭ個
のレプリカ生成器及びＲＬＳ型伝送路推定器が必要とな
り回路規模の増大及び消費電力の増大を招くという欠点
がある。また、これらの欠点を回避するためにＭを小さ
くするとサンプリング位相ずれによる特性劣化を十分に
補償できなくなるという欠点があった。

【００１１】一方、（ｂ）の方法を適用したＭＬＳＥ型
等化器の構成例としてシンボル周波数の２倍でサンプリ
ングし、これを並列処理した場合の構成例を図９に示
す。同図において４２は入力端子、４３は出力端子、４
４はＳ／Ｐ変換器、４５，４６は減算器、４７，４８は
二乗回路、４９は加算器、５０はＳ／Ｐ変換器４４制御
のためのクロック入力端子、５１，６４はスイッチ回
路、５３は伝送路推定器、５４はレプリカ生成器、５５
は積算器、５６，５９はタップ係数更新演算回路、５
７，６０はカルマンゲイン演算回路、５８，６１はＰ行
列演算器、６２はシンボル周期（Ｔ）遅延回路、６５は
最尤系列推定器、６６は波形整形フィルタを示す。シン
ボル周波数の２倍でサンプリングされた入力信号は端子
４２より入力されＳ／Ｐ変換器４４により２系列の信号
に変換され、減算器４５と４６に各々入力される。スイ
ッチ回路５１により選択されたレプリカと呼ばれる受信
信号の推定値と実際の受信信号との差を減算器４５と４
６により求め、二乗回路４７と４８により電力信号に変
換した後加算器４９に入力する。この加算器出力信号を
尤度情報として最尤系列推定器６５では系列推定を行い
複号信号を端子４３に出力する。同時に、最尤系列推定
時に発生する仮判定値系列あるいは生き残りパス系列を
２／Ｔの速度でサンプリングする波形整形フィルタに入
力し、レプリカ生成器５４及びＲＬＳ伝送路推定器５３
にＴ／２間隔で出力する。伝送路推定器５３では波形整
形フィルタよりの出力信号がスイッチ回路６４により２
系列の信号に変換される。第一の系列は通常のＲＬＳタ
ップ係数更新アルゴリズムに従ってタップ係数を更新さ
せる。残りの系列は第一の系列で更新されたＰ行列を１
時刻前とみなしてタップ係数を更新させ、更新したＰ行
列を第一系列の１時刻前のものとしてＰ行列演算器
（１）に出力する。

【００１２】図１４にレプリカ生成器の構成例としてト
ランスバーサルフィルタを適用した構成を示す。同図に
おいて１５４は最尤系列推定器よりの入力端子、１５５
〜１５７はＴ／２遅延回路、１５８〜１６１は乗算器、
１６２はタップ係数記憶用メモリ回路、１６３は加算
器、１６４は出力端子を示す。入力端子１５４からの入
力信号系列は遅延回路により時間の異なった系列として
乗算器に出力され、メモリからの各々異なった係数によ
り重み付けされる。最後に加算器１６３で全出力を加算
して出力端子１６４に出力する。この回路構成では基本
的にシンボルレートの２倍の速度でサンンプリングする
ため受信信号はナイキストのサンプリング定理を満足す
る。従って、サンプリング位相ずれによる特性劣化は完
全に除去できる。ところが、この構成においてもＲＬＳ
アルゴリズムを２系列必要とするため回路構成が複雑と
なり、それに伴い消費電力が増大という問題点がある。

【００１３】より、簡易な構成で高速な同期特性を有す
る伝送路推定アルゴリズムにＶＬＭＳアルゴリズムがあ
る。このアルゴリズムをフラクショナルタップスペース
に適用した場合のアルゴリズムを次式に示す。

【００１４】

【数２】

【００１５】上式においてＳ_k+1 は次式で表される。

【００１６】

【数３】

【００１７】ＶＬＭＳアルゴリズムの構成例を図２４に
示す。同図において２３８は入力端子、２４４は出力端
子、２３９はサンプリング周波数のクロック入力端子、
２４０はサンプラ、２４１は減算器、２４２は二乗回
路、２４３は最尤系列推定器、２４５は波形整形フィル
タ、２４６はレプリカ生成器、２４７は伝送路推定器、
２４８はゲインベクトル演算器、２４９は重み係数回
路、２５０は行列演算回路、２５１は乗算回路、２５２
は相関器、２５３は積算器を示す。

【００１８】図１１に行列演算回路の実現例を示す。１
２８は入力端子、１２９〜１３１はＴ／２遅延回路、１
３２〜１４７は乗算器、１４８〜１５１は加算器、１５
２はメモリ回路、１５３はベクトル出力端子を示してい
る。

【００１９】図１５にマッピング回路の構成例としてメ
モリを適用した構成を示す。同図において７５は最尤系
列推定器よりの入力端子、７６〜７８はＴ／２遅延回
路、７９はタップ係数記憶用メモリ回路、８０は出力端
子を示す。

【００２０】図１７に相関器の構成例を示す。同図にお
いて１８４はマッピング回路よりの入力端子、１８５〜
１８８は乗算器、１８９は重み付けされた誤差信号の入
力端子、１８２〜１８４はＴ／２遅延回路、１９０〜１
９３は出力端子を示す。マッピング回路よりの数時刻に
渡る信号系列は誤差信号との相関値を乗算器により求
め、この値を出力する。

【００２１】図１８に重み係数回路の構成例を示す。同
図に示した重み係数回路において１６５はクロック信号
入力端子、１７０はメモリからの係数出力端子、１６７
はバイナリカウンタ、１６６はメモリ素子、１６８はデ
ィジタル比較器、１６９は計数設定回路を示す。クロッ
クにより駆動されるカウンタ１６７はバーストの先頭よ
りのシンボル数を計測し、メモリ１６６に出力する。こ
の時刻情報を基にメモリは（１−λ）（１−λ^k+1 ）^-1
の値を出力する。一方、カウンタの時刻情報は同時に比
較器１６８にも入力し、計数設定回路１６９で設定され
た値と比較される。もし、時刻情報が計数された設定と
一致あるいはこれを越えた場合にはカウンタをリセット
し、メモリ出力を固定する。これは、指数重み付きＲＬ
Ｓアルゴリズムの相関行列Φ（ｋ）が（６）より指数関
数的は収束特性を示し、ある時刻では殆ど変動しないた
め、メモリ出力信号を固定しても特性に影響は与えない
ためである。同時に、有限のメモリ空間だけで回路が構
成できるためメモリ空間を節約することができる。

【００２２】図１９に計数設定回路の実現例を示す。同
図において１７１は出力端子、１７２はスイッチ回路、
１７４は論理「１」レベル出力端子、１７５は論理
「０」出力端子を示す。

【００２３】また、別の重み係数回路の実施例を図２０
に示す。同図において、１７６は出力端子、１７９，１
７８は１レベルを出力する固定係数記憶回路、１７７は
除算回路、１８０は加算器、１８１は乗算器、１８３は
遅延回路、１８２は忘却係数を出力する固定係数記憶回
路を示す。同図の回路は（６）式のラムダに関する係数
を展開して表現しており、具体的には忘却係数λに関す
る冪級数の和を実現している。ＶＬＭＳアルゴリズムは
ＲＬＳアルゴリズムに比較すると格段に回路構成を簡易
化が可能であるが、ＬＭＳアルゴリズムに比較すると図
１１にあるようにタップ数次元の２乗分の乗算器を含む
ため回路規模が増大するという問題点があった。

【００２４】

【発明が解決しようとする課題】伝送路で発生する遅延
による波形歪みを補償するためにＭＬＳＥ型等化器をバ
ースト伝送系に適用した場合、高いバースト利用効率を
実現するためにＲＬＳアルゴリズムのような高速同期が
確立できるアルゴリズムを伝送路推定に適用する必要が
ある。また、移動伝送路のように遅延プロファイルの変
動が激しく最適サンプリング位相が変動する伝送路にＴ
スペースＭＬＳＥ等化器を適用した場合にはサンプリン
グ位相ずれによる特性劣化が発生するという問題点があ
る。この問題点を回避するためシンボル周波数のＭ倍で
サンプリングし、Ｍ系列のＴスペース等化を行い最も生
き残りパスのブランチメトリックを発生する系列を選択
する構成があるが、シンボル周波数のＭ倍でＡ／Ｄ変換
器を動作させるため消費電力が増大するうえに、Ｍ系列
分の独立なＲＬＳタップ係数推定器を必要とするため回
路構成あるいは消費電力の面で著しい欠点がある。ま
た、低消費電力・回路構成の低減のためＭを小さくする
とサンプリング位相ずれを十分に補償できなくなるとい
う問題点がある。

【００２５】一方、受信信号をナイキスト周波数の２倍
以上のレートでサンプリングし、最尤系列推定時に発生
する仮判定値を受信信号と同じ速度でサンプルする波形
整形フィルタを通過させ、その速度でＲＬＳタップ係数
推定を行う構成が提案されている。この構成を適用した
場合にはＲＬＳアルゴリズムを複数系列必要とする、あ
るいはシンボルレートの数倍で動作させる必要があるた
め回路構成が複雑になり、消費電力・回路規模が増大す
るという問題点があった。また、ＶＬＭＳアルゴリズム
を適用した場合にも内部に行列演算を含むため回路規模
が増大するという問題点があった。

【００２６】これらの問題点を鑑み、本発明ではＭＬＳ
Ｅ型等化器において消費電力及び回路規模の増大を招く
ことなくサンプリング位相ずれの影響を除去することを
目的とする。

【００２７】

【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、シンボル周波数のＭ倍でサンプルさ
れた受信信号と受信信号の推定値との誤差信号の二乗を
尤度情報として系列推定を行う最尤系列推定器と、各系
列候補信号を入力とし受信信号のサンプリング速度で信
号を出力するマッピング回路と、マッピング回路出力信
号と誤差信号より伝送路特性を推定する伝送路推定器
と、この出力信号であるタップ係数により送信信号候補
系列を畳み込むことで受信信号の推定値を出力するレプ
リカ生成器より構成される適応等化器において、前記伝
送路推定器は前記マッピング回路出力を要素とするベク
トルに時間と共に指数関数的な減衰特性を持つ重み係数
を掛け合せることでゲインベクトルを発生させるゲイン
ベクトル演算器と、ゲインベクトルと誤差信号との相関
を求める相関器と、相関器出力信号をタップ係数の更新
量として１時刻前のタップ係数に加算し、加算結果をタ
ップ係数として出力する積算器より構成され、前記マッ
ピング回路は波形整形フィルタ出力の自己相関行列を対
角化する行列と、フィルタのインパルス応答を要素とす
るベクトルとの積であるベクトルをタップ係数として前
記送信信号候補系列を畳み込むタップ付き遅延線フィル
タより構成される適応等化器にある。

【００２８】本発明の別の特徴はシンボル周波数のＭ倍
でサンプルされた受信信号と受信信号の推定値との誤差
信号の二乗を尤度情報として系列推定を行う最尤系列推
定器と、各系列候補信号と誤差信号より伝送路特性を推
定する伝送路推定器と、この出力であるタップ係数によ
り送信信号候補系列を畳み込むことで受信信号の推定値
を出力するレプリカ生成器より構成される適応等化器に
おいて、前記伝送路推定器は前記系列信号候補を入力と
するマッピング回路と、この出力ベクトルに時間と共に
指数関数的な減衰特性を持つ重み係数を掛け合せること
でゲインベクトルを発生させるゲインベクトル演算器
と、ゲインベクトルと誤差信号との相関を求める相関器
と、相関器出力信号をタップ係数の更新量として１時刻
前のタップ係数に加算し、加算結果をタップ係数として
出力する積算器より構成され、前記マッピング回路は波
形整形フィルタの自己相関行列の逆行列Ｒに、波形整形
フィルタのインパルスレスポンスを要素とする行列と、
その転置行列を各々左右から掛け合せた行列と、前記送
信信号候補を要素とするベクトルとの積であるベクトル
を出力するタップ付き遅延線フィルタより構成される適
応等化器にある。

【００２９】本発明の更に別の特徴は、シンボル周波数
のＭ倍でサンプルされた受信信号と受信信号の推定値と
の誤差信号の二乗を尤度情報として系列推定を行う最尤
系列推定器と、各系列候補信号と誤差信号より伝送路特
性を推定する伝送路推定器と、この出力であるタップ係
数により送信信号候補系列を畳み込むことで受信信号の
推定値を出力するレプリカ生成器より構成される適応等
化器において、前記伝送路推定器は前記系列信号候補を
入力とするマッピング回路と、この出力ベクトルと誤差
信号との相関を求める相関器と、相関器出力信号をタッ
プ係数の更新量として１時刻前のタップ係数に加算し、
加算結果をタップ係数として出力する積算器より構成さ
れ、前記マッピング回路は波形整形フィルタの自己相関
行列の逆行列Ｒに、波形整形フィルタのインパルスレス
ポンスを要素とする行列と、その転置行列を各々左右か
ら掛け合せた結果に時間と共に指数関数的な減衰特性を
有する重み係数を乗算したものを記憶しておき、この行
列と前記候補系列を要素とするベクトルとの積であるベ
クトルを出力するタップ付き遅延線フィルタより構成さ
れる適応等化器にある。

【００３０】

【作用】

（１）請求項１に関し、ＶＬＭＳアルゴリズムにおける
タップ係数更新式（５）において、Ｒは自己相関行列で
あり対称行列である。従って、直交変換により対角化が
可能となる。即ち、直交変換行列Ｕ_k により次式に示す
ように変換できる。

【００３１】Ｕ^T ＲＵ＝Λ （８）

【００３２】上式でΛは対角要素を相関行列Ｒの固有値
とする対角行列である。ここで直交変換行列の性質より
（５）は次式に示すように表される。

【００３３】

【数４】

【００３４】ここでタップ係数の変換を定義する。即
ち、Ｕ^T Ｈ_k ＝Ｗ_k とおくと（９）及び誤差関数は次式
のように表される。

【００３５】

【数５】

【００３６】ここでＵ^T Ｓ_k は送信信号候補系列Ｘ_k に
対するベクトルとして次のように定義できる。

【００３７】Ｙ_k ＝Ｕ^T Ｓ_k ＝（Ｕ^T Ｈ^F ）Ｘ_k ＝ＭＸ_k （１１）

【００３８】ここでＨ^F は波形整形フィルタのインパル
ス応答であるため、（１１）に示すように２回の線形変
換を一回にまとめたＭという行列を定義できる。即ち、
波形整形フィルタの替わりにＭという行列により送信信
号候補系列を畳み込むことにより次式に示すような簡易
な演算によりタップ係数を求めることができる。

【００３９】

【数６】

【００４０】従って、Ｍというマッピングを実現するメ
モリを備えておくことで行列演算実現する乗加算器なし
に本アルゴリズムを実現できる。また、（１２．２）の
Λ^-1行列は対角行列であるため、（１−λ）／（１−λ
^k+1 ）のベクトル要素毎の初期値とみなしてメモリに蓄
えておくことで、回路構成を低減できる。

【００４１】（２）請求項２に関し、上記（１０．２）
において（Ｈ^F ）^T Ｈ_k-1 ＝Ｖ_k-1とおく。この時
（９）は次式のように変形できる。

【００４２】

【数７】

【００４３】但し、Ｑ＝（Ｈ^F ）^T Ｒ^-1Ｈ^F である。こ
の時、誤差関数ｅ_k は（１０．２）より次式で与えられ
る。

【００４４】

【数８】

【００４５】請求項１で述べたように重み付けしてレプ
リカ生成回路に入力する場合には、レプリカ生成回路を
多ビットの乗算器及び加算器により構成する必要がある
が、本構成の場合にはＥｘｏｒゲート回路及び加算器に
より構成できるため回路を簡易化できるという利点があ
る。特に、変調多値数が大きくなりビタビアルゴリズム
のアルファベットサイズαが大きくなるとレプリカ生成
器は伝送路推定器のα倍必要になるため、レプリカ生成
器を簡易にすることで等化器の構成を著しく簡易化でき
る。

【００４６】（３）請求項３に関し、上記（１５）にお
ける右辺第２項の係数項、即ち（１−λ）（１−λ
^k+1 ）^-1Ｑをメモリに蓄えておくことで、乗算器を省略
することが可能となる。乗算器の様に論理の深い回路を
省略することでアルゴリズムの高速実現が可能となると
いう利点がある。

【００４７】

【実施例】

（１）本発明の第１の実施例の基本的構成を図１に示
す。同図において２７１は入力端子、２７２はサンプ
ラ、２７３は減算器、２７４は二乗回路、２７５は最尤
系列推定器、２７６はマッピング回路、２７７は出力端
子、２７８はレプリカ生成器、２７９は伝送路推定器、
２８０は積算器、２８１は相関器、２８２はゲインベク
トル演算器、２８３は乗算器、２８４は重み係数回路を
示す。

【００４８】本発明の具体例を図２に示す。同図は受信
信号をシンボル速度の２倍の速度でサンプリングし、こ
れを並列処理した場合の構成例である。同図において、
１は入力端子、２は出力端子、５，６は減算器、３は最
尤系列推定器、４はマッピング回路、７はレプリカ生成
器、８は伝送路推定器、９はスイッチ回路、２０は直列
／並列変換器、１０はＴ／２遅延回路、１１は積算器、
１２はゲインベクトル演算器、１３，１４は相関器、１
７，１８は乗算器、１９は重み係数回路、２１，２２は
二乗回路、２３は加算器、２４は１／Ｔクロック入力端
子を示す。

【００４９】入力端子よりシンボルレートの２倍で入力
される受信信号は直列／並列変換器２０により２系列の
信号にＳ／Ｐ変換される。各々の信号とスイッチ回路９
よりの受信信号の推定値との差を減算器５と６により求
めた後、二乗回路により電力に変換されこの２系列の信
号を加算する。最尤系列推定器３はこの信号を尤度情報
として系列推定を行う。

【００５０】一方、この最尤系列推定時に発生する仮判
定値系列をマッピング回路４に入力し、２／Ｔの速度で
サンプリングされた自己相関行列が対角行列となる信号
系列を発生させる。この信号はレプリカ生成器７に入力
されると同時に、タップ推定器８に入力される。次に、
１時刻前に推定された伝送路インパルス応答をＴ／２毎
に入力される送信信号候補系列に畳み込むことで受信信
号の推定値であるレプリカを発生させる。このレプリカ
をスイッチ回路によりＳ／Ｐ変換しＳ／Ｐ変換された受
信信号との誤差を減算器５と６により発生させる。タッ
プ推定器８はマッピング回路出力信号系列と減算器５と
６の出力信号より伝送路のインパルス応答を推定する。
インパルス応答推定のための伝送路推定器ではまず、減
算器５，６よりの誤差信号ｅ_k が重み係数回路よりの係
数を掛け合わされ相関器１３と１４に入力される。相関
器ではマッピング回路出力系列信号と係数付き誤差信号
との相関値、即ち（１４）の右辺第二項を生成する。こ
のベクトルを積算器１１に各々入力し積分することでタ
ップ係数を発生させることができる。

【００５１】図１６はマッピング回路の構成例でタップ
付き遅延線により構成される。入力信号は自己相関行列
が対角化されるインパルス応答であるタップ係数により
重み付け加算された信号を出力する。

【００５２】１５５ａ，１５６ａ，１５７ａはＴ／２遅
延回路、１５８ａ，１５９ａ，１６０ａ，１６１ａは係
数器、１６３ａは加算器である。

【００５３】（２）図３に本発明の別の実施例の基本構
成を示す。２８７は入力端子、２９２は復調信号出力端
子、２８８はサンプラ、２８９は減算器、２９０は二乗
回路、２９１は最尤系列推定器、２８６はサンプリング
クロック入力端子、２９３は受信信号のレプリカ生成
器、２９４は伝送路推定器、２９７はマッピング回路、
２９８はゲインベクトル演算器、３０１は重み係数回
路、３００は乗算器、２９９はベクトル相関器、２９６
は入力ベクトルを積算する積算器を示している。

【００５４】図４に本発明の具体例を示す。同図は図２
と同様に受信信号をシンボル速度の２倍の速度でサンプ
リングし、これを並列処理した場合の構成例である。同
図において、６７は入力端子、６８は出力端子、７１，
７２は減算器、６９は最尤系列推定器、７４はレプリカ
生成器、７５は伝送路推定器、７３，８４はスイッチ回
路、７６はＴ／２遅延回路、７７は積算器、７８はゲイ
ンベクトル演算器、７９，８９は相関器、８３はマッピ
ング回路、８０，８１は乗算器、８２は重み係数回路、
８５，８６は二乗回路、８７は加算器、８８は１／Ｔク
ロック入力端子を示す。

【００５５】図２１に本発明に適用するレプリカ生成回
路の構成例を示す。同図において２０６−１は最尤系列
推定器よりの信号入力端子、２０６−２は信号出力端
子、２０６−３は伝送路推定器よりのタップ係数入力端
子、２０３はＴ／２遅延回路、２０４はＥｘｏｒ回路、
２０５は加算回路を示す。即ち、本発明の構成ではレプ
リカ生成回路に乗算器をＥｘｏｒ回路という簡易な構成
により実現できるため、通常の乗算器を用いる構成に比
較して回路構成を低減できる。

【００５６】（３）図５に本発明の更に別の実施例の基
本構成を示す。２０７は信号入力端子、２０９はスイッ
チ回路、２０８は減算器、２１０は出力端子、２１１は
二乗回路、２１９は最尤系列推定器、２１２はレプリカ
生成器、２１３は伝送路推定器、２１４はゲインベクト
ル演算器、２１５はマッピング回路、２１６は相関器、
２１７は入力ベクトルを積算する積算回路、２１８はサ
ンプリングクロック入力端子を示す。

【００５７】図６に本発明の具体例を示す。

【００５８】同図において同図は図２同様に受信信号を
シンボル速度の２倍の速度でサンプリングし、これを並
列処理した場合の構成例である。同図において、２２０
は信号入力端子、２２１，２２８はスイッチ回路、２２
２，２２３は減算回路、２２４，２２５は二乗回路、２
２６は最尤系列推定器、２２７は復調信号出力端子、２
２９はレプリカ生成器、２３０は伝送路推定器、２３６
はゲインベクトル演算器、２３４，２３５はマッピング
回路、２３２，２３３はベクトル相関器、２３１は入力
ベクトルを積算する積算器、２３７はサンプリングクロ
ック入力端子を示している。

【００５９】図２２にマッピング回路の構成例を示す。
同図において１９５は入力端子、１９９は出力端子、１
９６〜１９８は遅延回路、２００〜２０２はメモリ回路
を示す。最尤系列推定器よりの入力信号ベクトルは初期
位相の異なったインパルス応答に対応するベクトル演算
を実現するメモリに各々入力され、各々のメモリの出力
を回路の出力ベクトルとする。

【００６０】従って、本構成を用いることにより等化器
に含まれる乗算器を低減させることが可能となるため、
回路の遅延が少なくなり等化器のより高速な動作が実現
できるという利点がある。

【００６１】

【発明の効果】図２３に本発明のアルゴリズムを適用し
た適応型ＭＬＳＥのＢＥＲ特性を示す。伝送路モデルは
２波独立のレイリーフェージングモデルを適用し、遅延
分散は０．１、クロック周波数で正規化した最大ドップ
ラー周波数は２．０８×１０^-4及び４．１６×１０^-4と
した。ＭＬＳＥには１６状態のビタビアルゴリズムを適
用し、レプリカ生成器のタップ数は４でμは０．０５と
した。同図には、準静的レイリーフェージングの理論値
も付記した。遅延分散が０．１にも関わらずフロア誤り
率を１０^-4以下にできる優れた等化特性を実現してい
る。

【００６２】次に図２５にフラクショナルＶＬＭＳ−Ｍ
ＬＳＥと本発明のアルゴリズムの回路規模の比較を示
す。積和演算の内乗算器は加算器に比較して回路規模が
著しく大きいため、乗算器の数によりアルゴリズムの規
模を評価した。フラクショナルＶＬＭＳアルゴリズムは
タップ係数更新式において、行列の乗算を有するためタ
ップ係数の二乗に比例して乗算回数が増大するが、本発
明においては行列の乗算を排除できるためタップ係数に
対して１次関数的にしか乗算回数を増大させないため回
路規模の低減が可能となる。請求項２に示した構成を適
用することで６４個の乗算器をＥｘｏｒで置き換えるこ
とができるため更に回路構成を簡易化することが可能と
なる。更に、請求項３に述べた構成を用いることで乗算
器を低減できるため回路の簡易化及び回路動作の高速化
が可能となる。本発明の構成は従来技術に比較して伝送
路特性を劣化させることなく、図２５に示したようにＬ
ＳＩ化した場合に回路構成が低減できるという利点があ
る。

【図面の簡単な説明】

【図１】本発明の構成（１）を示す。

【図２】本発明の構成（２）を示す。

【図３】本発明の構成（３）を示す。

【図４】本発明の構成（４）を示す。

【図５】本発明の構成（５）を示す。

【図６】本発明の構成（６）を示す。

【図７】フレームフォーマットの一例である。

【図８】サンプリング位相選択型の構成例である。

【図９】フラクショナルサンプリングによる構成例
（１）である。

【図１０】レプリカ生成器の構成例（１）を示す。

【図１１】行列演算回路の構成例を示す。

【図１２】積算器の構成例を示す。

【図１３】最尤系列推定器の構成の一例である。

【図１４】レプリカ生成器の構成例（２）を示す。

【図１５】マッピング回路の構成例（１）を示す。

【図１６】マッピング回路の構成例である。

【図１７】相関器の構成例を示す。

【図１８】重み係数回路の構成例を示す。

【図１９】計数設定回路の実施例（１）を示す。

【図２０】重み係数回路の構成例（２）を示す。

【図２１】レプリカ生成回路の構成例（３）を示す。

【図２２】マッピング回路の構成例（２）を示す。

【図２３】ＢＥＲ特性を示す。

【図２４】フラクショナルＶＬＭＳアルゴリズムの構成
を示す。

【図２５】回路規模の比較を示す。

【符号の説明】

１，２５，４２，６７，７５，８９，９７，１００−
１，１００−２，１０５，１２８，１５４，１６２，１
６５，１８４，１８９，１９５，２０６−１，２０６−
３，２０７，２２０，２３８，２７１，２８７入力端
子２，２６，４３，６８，８０，９９，１０１，１０６，
１５３，１６４，１７０，１７１，１７６，１９３，１
９９，２０６−２，２１０，２２７，２４４，２７７，
２９２出力端子５，６，２３，２８，４５，４６，４９，７１，７２，
８７，９８，１０６−１，１０３−２，１１０，１２
６，１４８〜１５１，１６３，１８０，２１４〜２１
７，２２５，２２６，２４１，２６６〜２６９，２７
３，２８９加算器１７７除算器１７，１８，８０，８１，９３〜９６，１２０〜１２
３，１３２〜１４７，１５８〜１６１，１８１，１８５
〜１８８，２５１，３００乗算器９，２０，２７，４４，５１，６４，７３，９０，１７
２，１７３，２２４，２４０，２８８スイッチ回路７，３２，５４，７４，２３５，２４６，２７８，２９
３レプリカ生成器８，３１，５３，７５，２３６，２４７，２７９，２９
４伝送路推定器３，４１，６５，６９，２２７，２４３，２７５，２９
１最尤系列推定器１１，３３，５５，７７，２３７，２５３，２８０，２
９６積算器１２，７８，２３６−１，２８２ゲインベクトル演算
器３５，５７，６０カルマンゲイン演算器３６，５８，６１Ｐ行列演算回路３４，５６，５９タップ係数更新量演算器１３，１４，７９，８９，２３８，２３９，２５２，２
８１，２９９相関器１５，１６，８３，８４，２５０行列演算回路４，６６，７０，２２８，２７６波形整形フィルタ１９，８２重み係数回路２１，２２，２９，４７，４８，８５，８６，２３０，
２３１，２４２，２７４，２９０二乗回路３８アドレスデコーダ３７，６２，９０〜９２，１０４，１８３Ｔ遅延回路１０，７６，１１７〜１１９，１２９〜１３１，１５５
〜１５７，１９５〜１９７Ｔ／２遅延回路１１２パスメトリックメモリ回路１１４パスメモリ回路１０８パスメトリック発生器１１１比較／選択回路１１５選択回路１５２，１６２，１６６，２１８，２６３メモリ回路１６７，２６４カウンタ１６８比較器１６９計測数設定回路１７４論理「１」出力端子１７５論理「０」出力端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−63605（ＪＰ，Ａ) 特開平５−130079（ＪＰ，Ａ) 特開平５−252067（ＪＰ，Ａ) 国際公開94／17600（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 3/00 - 3/44

Claims

(57)【特許請求の範囲】

【請求項１】シンボル周波数のＭ倍でサンプルされた
受信信号と受信信号の推定値との誤差信号の二乗を尤度
情報として系列推定を行う最尤系列推定器と、各系列候
補信号を入力とし受信信号のサンプリング速度で信号を
出力するマッピング回路と、マッピング回路出力信号と
誤差信号より伝送路特性を推定する伝送路推定器と、こ
の出力信号であるタップ係数により送信信号候補系列を
畳み込むことで受信信号の推定値を出力するレプリカ生
成器より構成される適応等化器において、前記伝送路推定器は前記マッピング回路出力を要素とす
るベクトルに時間と共に指数関数的な減衰特性を持つ重
み係数を掛け合せることでゲインベクトルを発生させる
ゲインベクトル演算器と、ゲインベクトルと誤差信号と
の相関を求める相関器と、相関器出力信号をタップ係数
の更新量として１時刻前のタップ係数に加算し、加算結
果をタップ係数として出力する積算器より構成され、前記マッピング回路は波形整形フィルタ出力の自己相関
行列を対角化する行列と、フィルタのインパルス応答を
要素とするベクトルとの積であるベクトルをタップ係数
として前記送信信号候補系列を畳み込むタップ付き遅延
線フィルタより構成されることを特徴とする適応等化
器。
【請求項２】シンボル周波数のＭ倍でサンプルされた
受信信号と受信信号の推定値との誤差信号の二乗を尤度
情報として系列推定を行う最尤系列推定器と、各系列候
補信号と誤差信号より伝送路特性を推定する伝送路推定
器と、この出力であるタップ係数により送信信号候補系
列を畳み込むことで受信信号の推定値を出力するレプリ
カ生成器より構成される適応等化器において、前記伝送路推定器は前記系列信号候補を入力とするマッ
ピング回路と、この出力ベクトルに時間と共に指数関数
的な減衰特性を持つ重み係数を掛け合せることでゲイン
ベクトルを発生させるゲインベクトル演算器と、ゲイン
ベクトルと誤差信号との相関を求める相関器と、相関器
出力信号をタップ係数の更新量として１時刻前のタップ
係数に加算し、加算結果をタップ係数として出力する積
算器より構成され、前記マッピング回路は波形整形フィルタの自己相関行列
の逆行列Ｒに、波形整形フィルタのインパルスレスポン
スを要素とする行列と、その転置行列を各々左右から掛
け合せた行列と、前記送信信号候補を要素とするベクト
ルとの積であるベクトルを出力するタップ付き遅延線フ
ィルタより構成されることを特徴とする適応等化器。
【請求項３】シンボル周波数のＭ倍でサンプルされた
受信信号と受信信号の推定値との誤差信号の二乗を尤度
情報として系列推定を行う最尤系列推定器と、各系列候
補信号と誤差信号より伝送路特性を推定する伝送路推定
器と、この出力であるタップ係数により送信信号候補系
列を畳み込むことで受信信号の推定値を出力するレプリ
カ生成器より構成される適応等化器において、前記伝送路推定器は前記系列信号候補を入力とするマッ
ピング回路と、この出力ベクトルと誤差信号との相関を
求める相関器と、相関器出力信号をタップ係数の更新量
として１時刻前のタップ係数に加算し、加算結果をタッ
プ係数として出力する積算器より構成され、前記マッピング回路は波形整形フィルタの自己相関行列
の逆行列Ｒに、波形整形フィルタのインパルスレスポン
スを要素とする行列と、その転置行列を各々左右から掛
け合せた結果に時間と共に指数関数的な減衰特性を有す
る重み係数を乗算したものを記憶しておき、この行列と
前記候補系列を要素とするベクトルとの積であるベクト
ルを出力するタップ付き遅延線フィルタより構成される
ことを特徴とする適応等化器。