JPH0738470A - 適応等化器 - Google Patents
適応等化器Info
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- JPH0738470A JPH0738470A JP5200196A JP20019693A JPH0738470A JP H0738470 A JPH0738470 A JP H0738470A JP 5200196 A JP5200196 A JP 5200196A JP 20019693 A JP20019693 A JP 20019693A JP H0738470 A JPH0738470 A JP H0738470A
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- JP
- Japan
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- circuit
- signal
- output
- tap
- estimator
- Prior art date
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- Pending
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Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 ＭＬＳＥ型等化器において消費電力と回路規
模を増大させずに高い等化能力を実現することを目的と
する。 【構成】 数系列の畳込み演算を行なうタップ付き遅延
線フィルタ（３４）と、入力信号とタップ付き遅延線フ
ィルタ出力信号との誤差を検出する減算器（３２）と、
誤差信号を評価関数として用いて、最も尤度の高い送信
系列を推定する最尤系列推定器（３３）と、その出力信
号と誤差信号よりタップ付き遅延線フィルタのタップ係
数を推定するタップ係数推定器（３５）を必要とされる
系列分備え、該タップ係数推定器（３５）は、時間の経
過と共に異なった重み係数を出力する重み係数回路（３
８）と、その出力に前記減算器出力を掛け合わせる乗算
器（７８−２）と、この出力信号と前記最尤系列推定器
から出力される信号との相関演算を行なう相関器（３
７）と、その出力信号をシンボル毎に累積する累積加算
器（３６）より構成される。
模を増大させずに高い等化能力を実現することを目的と
する。 【構成】 数系列の畳込み演算を行なうタップ付き遅延
線フィルタ（３４）と、入力信号とタップ付き遅延線フ
ィルタ出力信号との誤差を検出する減算器（３２）と、
誤差信号を評価関数として用いて、最も尤度の高い送信
系列を推定する最尤系列推定器（３３）と、その出力信
号と誤差信号よりタップ付き遅延線フィルタのタップ係
数を推定するタップ係数推定器（３５）を必要とされる
系列分備え、該タップ係数推定器（３５）は、時間の経
過と共に異なった重み係数を出力する重み係数回路（３
８）と、その出力に前記減算器出力を掛け合わせる乗算
器（７８−２）と、この出力信号と前記最尤系列推定器
から出力される信号との相関演算を行なう相関器（３
７）と、その出力信号をシンボル毎に累積する累積加算
器（３６）より構成される。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号伝送にお
いて、伝搬路で発生する遅延による波形歪みを自動的に
補償する等化器に関するものである。
いて、伝搬路で発生する遅延による波形歪みを自動的に
補償する等化器に関するものである。
【０００２】
【従来の技術】ディジタル信号伝送では伝搬路で発生す
る遅延波の影響により、復調信号に符号間干渉が発生し
著しく伝送特性を劣化させる。この符号間干渉を補償す
る有効な技術に適応等化器がある。特に、ディジタル移
動通信のように先行波と遅延波の位相関係がダイナミッ
クに変動しても、適応等化器はこの位相変動を適応的に
追従するため常に高い伝送特性の実現を可能とする。適
応等化器の実現方法には幾つもの方法が知られている
が、もっとも高い等化能力を有するものに最尤系列推定
（ＭＬＳＥ：Maximum Likelihood Sequence Estimatio
n）型等化器がある。ＭＬＳＥ型等化器は伝送路推定と
最尤系列推定を同時に行なう並列推定器であり、具体的
には最尤系列推定における仮判定値と入力信号を基に伝
送路推定を行ない、その結果を基に尤度を測定するもの
である。
る遅延波の影響により、復調信号に符号間干渉が発生し
著しく伝送特性を劣化させる。この符号間干渉を補償す
る有効な技術に適応等化器がある。特に、ディジタル移
動通信のように先行波と遅延波の位相関係がダイナミッ
クに変動しても、適応等化器はこの位相変動を適応的に
追従するため常に高い伝送特性の実現を可能とする。適
応等化器の実現方法には幾つもの方法が知られている
が、もっとも高い等化能力を有するものに最尤系列推定
（ＭＬＳＥ：Maximum Likelihood Sequence Estimatio
n）型等化器がある。ＭＬＳＥ型等化器は伝送路推定と
最尤系列推定を同時に行なう並列推定器であり、具体的
には最尤系列推定における仮判定値と入力信号を基に伝
送路推定を行ない、その結果を基に尤度を測定するもの
である。
【０００３】一方、ディジタル信号伝送では時間軸上で
バーストを区切り、各バーストに伝送チャネルを割り当
てる時分割多元接続（ＴＤＭＡ：Time Division Multip
le Access)方式が用いられる。この時、図２に示すよう
に一つのバーストの主に先頭に同期用のプリアンブルあ
るいはトレーニング信号が付加されている。バースト利
用効率の観点より同期信号は少ない方が望ましい。即
ち、バースト伝送に適用される適応等化器には高速な同
期特性が要求される。高速な同期特性が実現できる等化
器として、伝送路推定に逐次最小自乗（ＲＬＳ：Recurs
ive Least Squares)アルゴリズムを用いたＭＬＳＥ型等
化器がある。
バーストを区切り、各バーストに伝送チャネルを割り当
てる時分割多元接続（ＴＤＭＡ：Time Division Multip
le Access)方式が用いられる。この時、図２に示すよう
に一つのバーストの主に先頭に同期用のプリアンブルあ
るいはトレーニング信号が付加されている。バースト利
用効率の観点より同期信号は少ない方が望ましい。即
ち、バースト伝送に適用される適応等化器には高速な同
期特性が要求される。高速な同期特性が実現できる等化
器として、伝送路推定に逐次最小自乗（ＲＬＳ：Recurs
ive Least Squares)アルゴリズムを用いたＭＬＳＥ型等
化器がある。
【０００４】この等化器の構成を図８に示す。同図にお
いて１は入力端子、２は出力端子、３は減算器、４は最
尤系列推定器、５はタップ付き遅延線フィルタ、６はＲ
ＬＳアルゴリズムを用いたタップ係数推定器、７は累加
算器、８はタップ係数更新量推定器、９はカルマンゲイ
ン演算回路、１０はＰ行列演算回路、１１は１シンボル
遅延回路を示す。一時刻前にタップ係数推定器６により
推定した重み係数によって最尤系列推定器４よりの仮判
定値をタップ付き遅延線フィルタ５により畳み込む。こ
の出力信号と入力信号との誤差信号を減算器３により求
め、最尤系列推定器及びタップ係数推定器に入力する。
最尤系列推定器では誤差信号の自乗を尤度として系列推
定を行ない、最終的に最も尤度の高い系列を復調系列と
して端子２より出力する。同時に、誤差信号と最尤系列
推定器４よりの仮判定値を入力信号としてＲＬＳアルゴ
リズムによりタップ係数を推定する。ＲＬＳアルゴリズ
ムではまず一シンボル前に演算されたＰ行列と仮判定値
よりカルマンゲインベクトルを求める。次に、タップ係
数更新量演算回路８でカルマンゲインベクトルと誤差信
号との積によりタップ係数更新量を求める。次に、この
出力信号を一シンボル前のタップ係数に加算して、更新
されたタップ係数とする。また、同時にカルマンゲイン
ベクトルと仮判定値、一シンボル前のＰ行列を基にＰ行
列を更新する。ＲＬＳアルゴリズムを以下に示す。
いて１は入力端子、２は出力端子、３は減算器、４は最
尤系列推定器、５はタップ付き遅延線フィルタ、６はＲ
ＬＳアルゴリズムを用いたタップ係数推定器、７は累加
算器、８はタップ係数更新量推定器、９はカルマンゲイ
ン演算回路、１０はＰ行列演算回路、１１は１シンボル
遅延回路を示す。一時刻前にタップ係数推定器６により
推定した重み係数によって最尤系列推定器４よりの仮判
定値をタップ付き遅延線フィルタ５により畳み込む。こ
の出力信号と入力信号との誤差信号を減算器３により求
め、最尤系列推定器及びタップ係数推定器に入力する。
最尤系列推定器では誤差信号の自乗を尤度として系列推
定を行ない、最終的に最も尤度の高い系列を復調系列と
して端子２より出力する。同時に、誤差信号と最尤系列
推定器４よりの仮判定値を入力信号としてＲＬＳアルゴ
リズムによりタップ係数を推定する。ＲＬＳアルゴリズ
ムではまず一シンボル前に演算されたＰ行列と仮判定値
よりカルマンゲインベクトルを求める。次に、タップ係
数更新量演算回路８でカルマンゲインベクトルと誤差信
号との積によりタップ係数更新量を求める。次に、この
出力信号を一シンボル前のタップ係数に加算して、更新
されたタップ係数とする。また、同時にカルマンゲイン
ベクトルと仮判定値、一シンボル前のＰ行列を基にＰ行
列を更新する。ＲＬＳアルゴリズムを以下に示す。
【０００５】
【数１】
【０００６】式（１）においてＫk はカルマンゲインベ
クトル、Ｐk はＰ行列、ｅk は誤差信号、Ｈk はタップ
係数、λは忘却係数、Ｕk は最尤系列推定器よりの仮判
定値、ｒk は受信信号を示し、添字は時刻を示す。ま
た、Ｈk TはベクトルＨk の転置を示し、小文字のｐ
i,j ，ｋi ，ｈi ，ｕi は各々Ｐ，Ｋ，Ｈ，Ｕのｉある
いはｊ要素を示している。ＲＬＳアルゴリズムではバー
ストの先頭から受信した全ての信号より最適なタップ係
数を求めるため高速な同期特性が得られる。
クトル、Ｐk はＰ行列、ｅk は誤差信号、Ｈk はタップ
係数、λは忘却係数、Ｕk は最尤系列推定器よりの仮判
定値、ｒk は受信信号を示し、添字は時刻を示す。ま
た、Ｈk TはベクトルＨk の転置を示し、小文字のｐ
i,j ，ｋi ，ｈi ，ｕi は各々Ｐ，Ｋ，Ｈ，Ｕのｉある
いはｊ要素を示している。ＲＬＳアルゴリズムではバー
ストの先頭から受信した全ての信号より最適なタップ係
数を求めるため高速な同期特性が得られる。
【０００７】図３にタップ付き遅延線フィルタの構成例
として、４タップのトランスバーサルフィルタを示す。
同図において、５３は入力端子、５４はタップ係数推定
器よりの入力バス、５６〜５８は遅延回路、５９〜６２
は乗算器、６３は加算器、５５は出力端子を示す。時刻
ｋから時刻ｋ−３の入力信号に５４から入力されたタッ
プ係数を乗算器により掛け合わせ、畳み込み演算を実現
している。
として、４タップのトランスバーサルフィルタを示す。
同図において、５３は入力端子、５４はタップ係数推定
器よりの入力バス、５６〜５８は遅延回路、５９〜６２
は乗算器、６３は加算器、５５は出力端子を示す。時刻
ｋから時刻ｋ−３の入力信号に５４から入力されたタッ
プ係数を乗算器により掛け合わせ、畳み込み演算を実現
している。
【０００８】また、図４に累積加算器の一例として、４
つの信号を各々累加算する構成を示す。同図において、
６４は入力端子、６５は出力端子、６６は一信号に対す
る累加算器、６７は加算器、６８は遅延回路を示す。一
シンボル前の信号に６４からの入力信号を足し合わせ、
時刻ｋにおいて時刻０からｋまでの区間の入力信号を積
分した信号を出力する。
つの信号を各々累加算する構成を示す。同図において、
６４は入力端子、６５は出力端子、６６は一信号に対す
る累加算器、６７は加算器、６８は遅延回路を示す。一
シンボル前の信号に６４からの入力信号を足し合わせ、
時刻ｋにおいて時刻０からｋまでの区間の入力信号を積
分した信号を出力する。
【０００９】図５に最尤系列推定器の一例としてビタビ
アルゴリズムを適用した構成を示す。同図において８２
は誤差入力端子、８８は出力端子、８９は仮判定値の出
力端子、８３はパスメトリック演算回路、８４は数個の
パスメトリック演算回路の出力信号の比較及び選択を行
なう比較／選択回路、８５はパスメトリックを記憶する
パスメトリックメモリ回路、８６はシンボル系列を発生
させ、生き残り系列を記憶しておくパスメモリ回路、９
２は系列毎にパスを切り替えるスイッチ回路、８７は仮
判定値の中で最も尤度の高い系列を選択する選択回路を
示す。パスメモリ回路よりシンボル候補の一つが出力さ
れる。その時の誤差信号は、各々の系列に対応するパス
メトリック演算回路８３に入力される。パスメトリック
演算回路において誤差信号は自乗回路９０を経た後、各
系列の一シンボル前のパスメトリックと加算器９１によ
り足し合わされ比較／選択回路に出力される。比較／選
択回路では各系列から出力される信号の中で最も小さい
値を選択し出力する。この値はシンボル候補に対するパ
スメトリックとしてパスメトリックメモリに保存され、
この系列を生き残りパスとしてパスメモリに保存する。
この操作を全てのシンボル候補に対して行ない、ある時
刻後に生き残りパスの中で最も小さいパスメトリックを
有していた系列の信号が選択回路８７により選択され最
終的な復調信号として出力される。
アルゴリズムを適用した構成を示す。同図において８２
は誤差入力端子、８８は出力端子、８９は仮判定値の出
力端子、８３はパスメトリック演算回路、８４は数個の
パスメトリック演算回路の出力信号の比較及び選択を行
なう比較／選択回路、８５はパスメトリックを記憶する
パスメトリックメモリ回路、８６はシンボル系列を発生
させ、生き残り系列を記憶しておくパスメモリ回路、９
２は系列毎にパスを切り替えるスイッチ回路、８７は仮
判定値の中で最も尤度の高い系列を選択する選択回路を
示す。パスメモリ回路よりシンボル候補の一つが出力さ
れる。その時の誤差信号は、各々の系列に対応するパス
メトリック演算回路８３に入力される。パスメトリック
演算回路において誤差信号は自乗回路９０を経た後、各
系列の一シンボル前のパスメトリックと加算器９１によ
り足し合わされ比較／選択回路に出力される。比較／選
択回路では各系列から出力される信号の中で最も小さい
値を選択し出力する。この値はシンボル候補に対するパ
スメトリックとしてパスメトリックメモリに保存され、
この系列を生き残りパスとしてパスメモリに保存する。
この操作を全てのシンボル候補に対して行ない、ある時
刻後に生き残りパスの中で最も小さいパスメトリックを
有していた系列の信号が選択回路８７により選択され最
終的な復調信号として出力される。
【００１０】この構成により信号を復調する場合、
（１）に示したようにタップ係数Ｎの自乗に比例してタ
ップ係数推定器の積和演算量が増大するため、ＬＳＩ化
した場合に回路規模が増大し、消費電力が大きくなると
いう問題点があった。
（１）に示したようにタップ係数Ｎの自乗に比例してタ
ップ係数推定器の積和演算量が増大するため、ＬＳＩ化
した場合に回路規模が増大し、消費電力が大きくなると
いう問題点があった。
【００１１】また、消費電力を低減するために、ＲＬＳ
アルゴリズムと最小自乗平均（ＬＭＳ：Least Mean Squ
ares）アルゴリズムを併用する構成が提案されている。
この構成を図７に示す。同図において、１２は入力端
子、１３は出力端子、１４は減算器、１５は最尤系列推
定器、１６はタップ付き遅延線フィルタ、１７〜１９は
スイッチ、２０と２１はそれぞれＲＬＳとＬＭＳアルゴ
リズムを適用したタップ係数推定器、２２と２５は累積
加算器、２３は相関器、２４は固定ゲイン発生器、２６
はタップ係数更新量演算回路、２７はカルマンゲイン演
算回路、２８はＰ行列演算回路、２９は遅延回路を示
す。
アルゴリズムと最小自乗平均（ＬＭＳ：Least Mean Squ
ares）アルゴリズムを併用する構成が提案されている。
この構成を図７に示す。同図において、１２は入力端
子、１３は出力端子、１４は減算器、１５は最尤系列推
定器、１６はタップ付き遅延線フィルタ、１７〜１９は
スイッチ、２０と２１はそれぞれＲＬＳとＬＭＳアルゴ
リズムを適用したタップ係数推定器、２２と２５は累積
加算器、２３は相関器、２４は固定ゲイン発生器、２６
はタップ係数更新量演算回路、２７はカルマンゲイン演
算回路、２８はＰ行列演算回路、２９は遅延回路を示
す。
【００１２】図６に相関器の一例として４タップの構成
を示す。同図に於て６９は仮判定値入力端子、７０は誤
差信号入力端子、７１は係数設定回路よりの入力端子、
７５〜７７は乗算器、７９〜８２は出力端子を示す。７
０よりの重み付けされた誤差信号と入力信号系列Ｕk 〜
Ｕk-3 との相関演算を乗算器７５〜７７により行ない出
力する。この構成では、トレーニング区間ではＲＬＳア
ルゴリズムの高速な同期特性を利用して伝送路推定を完
了させ、データ区間ではＬＭＳアルゴリズムにより伝送
路の緩慢な変動に追従することで消費電力を増大させる
ことなく高い等化能力を実現するものである。
を示す。同図に於て６９は仮判定値入力端子、７０は誤
差信号入力端子、７１は係数設定回路よりの入力端子、
７５〜７７は乗算器、７９〜８２は出力端子を示す。７
０よりの重み付けされた誤差信号と入力信号系列Ｕk 〜
Ｕk-3 との相関演算を乗算器７５〜７７により行ない出
力する。この構成では、トレーニング区間ではＲＬＳア
ルゴリズムの高速な同期特性を利用して伝送路推定を完
了させ、データ区間ではＬＭＳアルゴリズムにより伝送
路の緩慢な変動に追従することで消費電力を増大させる
ことなく高い等化能力を実現するものである。
【００１３】しかし、この構成では伝送路推定回路とし
てＲＬＳアルゴリズムとＬＭＳアルゴリズムの両方を備
える必要があり、ＬＳＩ化した場合に回路規模が増大す
るという問題点があった。
てＲＬＳアルゴリズムとＬＭＳアルゴリズムの両方を備
える必要があり、ＬＳＩ化した場合に回路規模が増大す
るという問題点があった。
【００１４】
【発明が解決しようとする課題】伝送路で発生する遅延
による波形歪みを補償するためにＭＬＳＥ型等化器をバ
ースト伝送系に適用した場合、高いバースト利用効率を
実現するためにＲＬＳアルゴリズムのような高速同期が
確立できるアルゴリズムを伝送路推定に適用する必要が
ある。ところがこの構成を適用した場合、等化器の回路
規模あるいは消費電力が増大すると言う問題点があっ
た。また、伝送路推定にトレーニング区間のみにＲＬＳ
アルゴリズムを適用し、データ区間ではＬＭＳアルゴリ
ズムを適用し消費電力の低減を実現するものがあるが、
ＲＬＳアルゴリズムとＬＭＳの両方を備える必要があり
回路規模の増大を招くという問題点があった。
による波形歪みを補償するためにＭＬＳＥ型等化器をバ
ースト伝送系に適用した場合、高いバースト利用効率を
実現するためにＲＬＳアルゴリズムのような高速同期が
確立できるアルゴリズムを伝送路推定に適用する必要が
ある。ところがこの構成を適用した場合、等化器の回路
規模あるいは消費電力が増大すると言う問題点があっ
た。また、伝送路推定にトレーニング区間のみにＲＬＳ
アルゴリズムを適用し、データ区間ではＬＭＳアルゴリ
ズムを適用し消費電力の低減を実現するものがあるが、
ＲＬＳアルゴリズムとＬＭＳの両方を備える必要があり
回路規模の増大を招くという問題点があった。
【００１５】これらの問題点を鑑み、本発明ではＭＬＳ
Ｅ型等化器において消費電力および回路規模の増大を招
くことなく高い等化能力を実現することを目的とする。
Ｅ型等化器において消費電力および回路規模の増大を招
くことなく高い等化能力を実現することを目的とする。
【００１６】
【課題を解決するための手段】一般に、トレーニング信
号は等化器の収束性を保証するため、出来るかぎりラン
ダムで自己相関が時間ゼロにおいて大きなピークを有す
るパターンが用いられる。本発明ではこのトレーニング
信号の特徴から、その自己相関行列が対角行列になるこ
とを利用してＲＬＳアルゴリズムのＰ行列演算を予めオ
フライン演算しておき、重み係数回路に蓄えておくこと
で回路規模及び消費電力の増大を招くことなく高い等化
能力を実現する。具体的には、指数重み付きＲＬＳアル
ゴリズムの時刻ｋにおけるタップ係数Ｈk は式（１）よ
り次式のように与えられる。
号は等化器の収束性を保証するため、出来るかぎりラン
ダムで自己相関が時間ゼロにおいて大きなピークを有す
るパターンが用いられる。本発明ではこのトレーニング
信号の特徴から、その自己相関行列が対角行列になるこ
とを利用してＲＬＳアルゴリズムのＰ行列演算を予めオ
フライン演算しておき、重み係数回路に蓄えておくこと
で回路規模及び消費電力の増大を招くことなく高い等化
能力を実現する。具体的には、指数重み付きＲＬＳアル
ゴリズムの時刻ｋにおけるタップ係数Ｈk は式（１）よ
り次式のように与えられる。
【００１７】
【数２】
【００１８】上式において、添字は時刻、Ｕk は最尤系
列推定器よりの仮判定値、ｅk は誤差信号、λは忘却係
数、＊は複素共役をとることを意味する。また、相関行
列Φ（ｋ）は（１）におけるＰ行列の逆行列として定義
され、次式で更新される。 Φ（ｋ）＝λΦ（ｋ−１）＋Ｕk Ｕk T （３） ここで前述のように、式（３）の相関行列が次式に示す
対角行列で表現できる。
列推定器よりの仮判定値、ｅk は誤差信号、λは忘却係
数、＊は複素共役をとることを意味する。また、相関行
列Φ（ｋ）は（１）におけるＰ行列の逆行列として定義
され、次式で更新される。 Φ（ｋ）＝λΦ（ｋ−１）＋Ｕk Ｕk T （３） ここで前述のように、式（３）の相関行列が次式に示す
対角行列で表現できる。
【００１９】
【数３】
【００２０】この時、式（２）は次式のような簡易な数
式により表現される。但し、式（４）のＩは単位行列を
示す。
式により表現される。但し、式（４）のＩは単位行列を
示す。
【００２１】
【数４】
【００２２】式（５）の右辺第二項の係数（１−λ）
（１−λk+1 ）-1は入力信号あるいは誤差信号とは無関
係に予め計算しておくことができる。従って、この係数
を重み係数回路に記憶しておくことで特性の劣化なく回
路規模の低減が可能となる。
（１−λk+1 ）-1は入力信号あるいは誤差信号とは無関
係に予め計算しておくことができる。従って、この係数
を重み係数回路に記憶しておくことで特性の劣化なく回
路規模の低減が可能となる。
【００２３】
【実施例】本発明の具体例を図８に示す。同図におい
て、３０は入力端子、３１は出力端子、３２は減算器、
３３は最尤系列推定器、３４はタップ付き遅延線フィル
タ、３５はタップ係数推定器、３６は累積加算器、３７
は相関器、３８は重み係数回路を示す。最尤系列推定器
３３からの仮判定値は、一シンボル前にタップ係数推定
器３５により推定されたタップ係数を用いてタップ付き
遅延線フィルタ３４により畳み込まれ減算器３２に出力
される。この信号と入力信号の誤差を減算器により求
め、最尤系列推定器及びタップ係数推定器に入力する。
最尤系列推定器では誤差信号の二乗を尤度として系列推
定を行なう。一方、タップ係数推定器では重み係数回路
出力信号により乗算器７８−２において重み付けされた
誤差信号と最尤系列推定器３３よりの仮判定値との相関
演算を行ない式（５）の右辺第二項を求める。次に、累
積加算器３６により積分され、式（５）に示したタップ
係数の更新を行なう。
て、３０は入力端子、３１は出力端子、３２は減算器、
３３は最尤系列推定器、３４はタップ付き遅延線フィル
タ、３５はタップ係数推定器、３６は累積加算器、３７
は相関器、３８は重み係数回路を示す。最尤系列推定器
３３からの仮判定値は、一シンボル前にタップ係数推定
器３５により推定されたタップ係数を用いてタップ付き
遅延線フィルタ３４により畳み込まれ減算器３２に出力
される。この信号と入力信号の誤差を減算器により求
め、最尤系列推定器及びタップ係数推定器に入力する。
最尤系列推定器では誤差信号の二乗を尤度として系列推
定を行なう。一方、タップ係数推定器では重み係数回路
出力信号により乗算器７８−２において重み付けされた
誤差信号と最尤系列推定器３３よりの仮判定値との相関
演算を行ない式（５）の右辺第二項を求める。次に、累
積加算器３６により積分され、式（５）に示したタップ
係数の更新を行なう。
【００２４】重み係数回路の一例を図９に示す。同図に
おいて３９はクロック信号入力端子、４０はメモリから
の係数出力端子、４２はバイナリカウンタ、４１はメモ
リ素子、４３はディジタル比較器、４４は計数設定回路
を示す。クロックにより駆動されるカウンタ４２はバー
ストの先頭よりのシンボル数を計測し、メモリ４１に出
力する。この時刻情報を基にメモリは（１−λ）（１−
λk+1 ）-1の値を出力する。一方、カウンタの時刻情報
は同時に比較器４３にも入力し、計数設定回路４４で設
定された値と比較される。もし、時刻情報が計数された
設定と一致あるいはこれを越えた場合にはカウンタをリ
セットし、メモリ出力を固定する。これは、指数重み付
きＲＬＳアルゴリズムの相関行列Φ（ｋ）が式（４）よ
り指数関数的な収束特性を示し、ある時刻では殆ど変動
しないため、メモリ出力信号を固定しても特性に影響は
与えないためである。同時に、有限のメモリ空間だけで
回路が構成できるためメモリ空間を節約することができ
る。
おいて３９はクロック信号入力端子、４０はメモリから
の係数出力端子、４２はバイナリカウンタ、４１はメモ
リ素子、４３はディジタル比較器、４４は計数設定回路
を示す。クロックにより駆動されるカウンタ４２はバー
ストの先頭よりのシンボル数を計測し、メモリ４１に出
力する。この時刻情報を基にメモリは（１−λ）（１−
λk+1 ）-1の値を出力する。一方、カウンタの時刻情報
は同時に比較器４３にも入力し、計数設定回路４４で設
定された値と比較される。もし、時刻情報が計数された
設定と一致あるいはこれを越えた場合にはカウンタをリ
セットし、メモリ出力を固定する。これは、指数重み付
きＲＬＳアルゴリズムの相関行列Φ（ｋ）が式（４）よ
り指数関数的な収束特性を示し、ある時刻では殆ど変動
しないため、メモリ出力信号を固定しても特性に影響は
与えないためである。同時に、有限のメモリ空間だけで
回路が構成できるためメモリ空間を節約することができ
る。
【００２５】図１０に計数設定回路の実現例を示す。同
図において４５〜４７は出力端子、４８〜５０はスイッ
チ回路、５１は論理「１」レベル出力端子、５２は論理
「０」出力端子を示す。
図において４５〜４７は出力端子、４８〜５０はスイッ
チ回路、５１は論理「１」レベル出力端子、５２は論理
「０」出力端子を示す。
【００２６】また、別の重み係数回路の実施例を図１１
に示す。同図において、９３は出力端子、９４，９６は
１レベルを出力する固定係数記憶回路、９５は除算回
路、９６は加算器、９９は乗算器、９６は遅延回路、１
００は忘却係数を出力する固定係数記憶回路を示す。同
図の回路は式（５）のラムダに関する係数を展開して表
現しており、具体的には忘却係数λに関する冪級数の和
を実現している。
に示す。同図において、９３は出力端子、９４，９６は
１レベルを出力する固定係数記憶回路、９５は除算回
路、９６は加算器、９９は乗算器、９６は遅延回路、１
００は忘却係数を出力する固定係数記憶回路を示す。同
図の回路は式（５）のラムダに関する係数を展開して表
現しており、具体的には忘却係数λに関する冪級数の和
を実現している。
【００２７】
【発明の効果】図１２に本発明の構成と従来の構成とし
てＲＬＳアルゴリズムとＬＭＳアルゴリズムを併用した
構成を適用した場合の実験によって得られた特性を示
す。次に、表１に上記の両アルゴリズムで伝送路推定に
必要になる乗算、加算器、除算器の数を比較した結果を
示す。この場合本発明では重み係数回路にメモリを適用
した場合の構成を採用している。本発明の構成は従来の
構成と全く同一の特性を有しながら図１３に示したよう
にＬＳＩ化した場合に回路構成が低減できるという利点
がある。
てＲＬＳアルゴリズムとＬＭＳアルゴリズムを併用した
構成を適用した場合の実験によって得られた特性を示
す。次に、表１に上記の両アルゴリズムで伝送路推定に
必要になる乗算、加算器、除算器の数を比較した結果を
示す。この場合本発明では重み係数回路にメモリを適用
した場合の構成を採用している。本発明の構成は従来の
構成と全く同一の特性を有しながら図１３に示したよう
にＬＳＩ化した場合に回路構成が低減できるという利点
がある。
【図１】本発明の構成を示す図である。
【図２】フレームフォーマットの一例を示す図である。
【図３】タップ付き遅延線フィルタの構成例である。
【図４】累積加算器の構成例である。
【図５】最尤系列推定器の構成例である。
【図６】相関器の構成例である。
【図７】ＲＬＳアルゴリズムとＬＭＳアルゴリズムを併
用した構成である。
用した構成である。
【図８】ＲＬＳアルゴリズムを用いた構成を示す図であ
る。
る。
【図９】重み係数回路の構成例である。
【図１０】計数設定回路の構成例である。
【図１１】重み係数設定回路の構成例である。
【図１２】ＢＥＲ特性を示す。
【図１３】伝送路推定に必要な積和演算器の数の比較を
示す図である。
示す図である。
１，１２，３０，３９，５３，５４，６４，６９，７
０，７１，８２ 入力端子 ２，１３，３１，４０，４５，４６，４７，５５，６
５，７９，８０，８１，８２，８８，８９ 出力端子 ３，１４，３２，６３，６７，９１，９８ 加算器 ９５ 除算器 ５９，６０，６１，６２，７５，７６，７７，７８−
１，７８−２，９９ 乗算器 ５，１６，３４ タップ付き遅延フィルタ ６，２０，２１，３５ タップ係数推定器 ４，１５，３３ 最尤系列推定器 ７，２２，２５，３６ 累積加算器 ９，２７ カルマンゲイン演算器 １０，２８ Ｐ行列演算回路 ８，２８ タップ係数更新量演算器 ２３，３７ 相関器 １１，２９，５６，５７，５８，６８，７２，７３，７
４ 遅延回路 １７，１８，１９，４８，４９，５０，９２ スイッチ
回路 ８５ パスメトリックメモリ回路 ８６ パスメモリ回路 ８３ パスメトリック発生器 ８４ 比較／選択回路 ８７ 選択回路 ３８ メモリ回路 ２４，９４，９７，１００ 係数設定回路 ４１ メモリ ４２ カウンタ ４３ 比較器 ４４ 計測数設定回路 ５１ 論理「１」出力端子 ５２ 論理「０」出力端子
０，７１，８２ 入力端子 ２，１３，３１，４０，４５，４６，４７，５５，６
５，７９，８０，８１，８２，８８，８９ 出力端子 ３，１４，３２，６３，６７，９１，９８ 加算器 ９５ 除算器 ５９，６０，６１，６２，７５，７６，７７，７８−
１，７８−２，９９ 乗算器 ５，１６，３４ タップ付き遅延フィルタ ６，２０，２１，３５ タップ係数推定器 ４，１５，３３ 最尤系列推定器 ７，２２，２５，３６ 累積加算器 ９，２７ カルマンゲイン演算器 １０，２８ Ｐ行列演算回路 ８，２８ タップ係数更新量演算器 ２３，３７ 相関器 １１，２９，５６，５７，５８，６８，７２，７３，７
４ 遅延回路 １７，１８，１９，４８，４９，５０，９２ スイッチ
回路 ８５ パスメトリックメモリ回路 ８６ パスメモリ回路 ８３ パスメトリック発生器 ８４ 比較／選択回路 ８７ 選択回路 ３８ メモリ回路 ２４，９４，９７，１００ 係数設定回路 ４１ メモリ ４２ カウンタ ４３ 比較器 ４４ 計測数設定回路 ５１ 論理「１」出力端子 ５２ 論理「０」出力端子
Claims (1)
- 【請求項１】 数系列の畳込み演算を行なうタップ付き
遅延線フィルタと、入力信号とタップ付き遅延線フィル
タ出力信号との誤差を検出する減算器と、誤差信号を評
価関数として用いて、最も尤度の高い送信系列を推定す
る最尤系列推定器と、最尤系列推定器の出力信号と誤差
信号よりタップ付き遅延線フィルタのタップ係数を推定
するタップ係数推定器を必要とされる系列分備えた適応
等化器において、 タップ係数推定器は、時間の経過と共に異なった重み係
数を出力する重み係数回路と、重み係数回路出力に前記
減算器出力を掛け合わせる乗算器１と、この出力信号と
前記最尤系列推定器から出力される信号との相関演算を
行なう相関器と、相関器からの出力信号をシンボル毎に
累積する累積加算器より構成されることを特徴とする適
応等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200196A JPH0738470A (ja) | 1993-07-21 | 1993-07-21 | 適応等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200196A JPH0738470A (ja) | 1993-07-21 | 1993-07-21 | 適応等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738470A true JPH0738470A (ja) | 1995-02-07 |
Family
ID=16420405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5200196A Pending JPH0738470A (ja) | 1993-07-21 | 1993-07-21 | 適応等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738470A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5995545A (en) * | 1996-03-11 | 1999-11-30 | Fujitsu Limited | Signal reproducing method and apparatus |
| JP2007135002A (ja) * | 2005-11-10 | 2007-05-31 | Mitsubishi Electric Corp | 受信機 |
| CN111566953A (zh) * | 2018-01-19 | 2020-08-21 | 日本电信电话株式会社 | 符号判定装置和符号判定方法 |
-
1993
- 1993-07-21 JP JP5200196A patent/JPH0738470A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5995545A (en) * | 1996-03-11 | 1999-11-30 | Fujitsu Limited | Signal reproducing method and apparatus |
| JP2007135002A (ja) * | 2005-11-10 | 2007-05-31 | Mitsubishi Electric Corp | 受信機 |
| CN111566953A (zh) * | 2018-01-19 | 2020-08-21 | 日本电信电话株式会社 | 符号判定装置和符号判定方法 |
| CN111566953B (zh) * | 2018-01-19 | 2022-11-01 | 日本电信电话株式会社 | 符号判定装置和符号判定方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040420 |
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| A521 | Written amendment |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060731 |