JP3417382B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3417382B2 JP3417382B2 JP2000159677A JP2000159677A JP3417382B2 JP 3417382 B2 JP3417382 B2 JP 3417382B2 JP 2000159677 A JP2000159677 A JP 2000159677A JP 2000159677 A JP2000159677 A JP 2000159677A JP 3417382 B2 JP3417382 B2 JP 3417382B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- semiconductor device
- female
- insulating material
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体チップを収容したパッケージの下面に、パッ
ケージ内で半導体チップに電気的に接続された導電材料
から成るボール状の端子を多数配列した構造の半導体装
置に関するものである。
特に半導体チップを収容したパッケージの下面に、パッ
ケージ内で半導体チップに電気的に接続された導電材料
から成るボール状の端子を多数配列した構造の半導体装
置に関するものである。
【０００２】
【従来の技術】特に高集積化に有利で低コストの半導体
パッケージとして、ＢＧＡ（ＢａｌｌＧｒｉｄ Ａｒｒ
ｅｙ）型のパッケージが広く用いられている。このタイ
プのパッケージは、パッケージを形成するための封止樹
脂により半導体チップを封止し、パッケージの下面にパ
ッケージ内で半導体チップに電気的に接続された導電材
料から成る、端子としての半田ボールを多数配列した構
造となっている。そして、回路基板に実装する際には、
回路基板上にパッケージを配置して加熱し、半田ボール
を溶融させて、半田ボールが回路基板上の対応するラン
ドパターンに電気的および機械的に接続される。
パッケージとして、ＢＧＡ（ＢａｌｌＧｒｉｄ Ａｒｒ
ｅｙ）型のパッケージが広く用いられている。このタイ
プのパッケージは、パッケージを形成するための封止樹
脂により半導体チップを封止し、パッケージの下面にパ
ッケージ内で半導体チップに電気的に接続された導電材
料から成る、端子としての半田ボールを多数配列した構
造となっている。そして、回路基板に実装する際には、
回路基板上にパッケージを配置して加熱し、半田ボール
を溶融させて、半田ボールが回路基板上の対応するラン
ドパターンに電気的および機械的に接続される。
【０００３】
【発明が解決しようとする課題】しかし、ＢＧＡ構造の
パッケージでは、パッケージ下面において少なくとも内
側に配列された半田ボールは、実装状態では外部から目
視できないため、回路基板上のランドに確実に接続され
ているか否かは、断層Ｘ線試験機などを用いパッケージ
部の透視像を撮影することで調べられていた。そのた
め、設備に費用がかかり、また検査に時間がかかるとい
う問題があった。
パッケージでは、パッケージ下面において少なくとも内
側に配列された半田ボールは、実装状態では外部から目
視できないため、回路基板上のランドに確実に接続され
ているか否かは、断層Ｘ線試験機などを用いパッケージ
部の透視像を撮影することで調べられていた。そのた
め、設備に費用がかかり、また検査に時間がかかるとい
う問題があった。
【０００４】本発明はこのような問題を解決するために
なされたもので、その主な目的は、回路基板への端子接
続の良、不良を簡単な設備で迅速に試験できるＢＧＡパ
ッケージ構造の半導体装置を提供することにある。
なされたもので、その主な目的は、回路基板への端子接
続の良、不良を簡単な設備で迅速に試験できるＢＧＡパ
ッケージ構造の半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は前記目的を達成
するため、半導体チップを収容した絶縁材料から成るパ
ッケージの下面に、前記パッケージ内で前記半導体チッ
プに電気的に接続された導電材料から成るボール状の端
子を多数配列した構造の半導体装置であって、前記パッ
ケージの上面に相互に間隔をおいて配設され、それぞれ
前記パッケージ内で前記端子に電気的に接続される少な
くとも一部が導電材料から成る複数の雌ねじと、前記雌
ねじに螺合する雄ねじを介して前記パッケージの上面に
取り付けられる放熱体とを有し、前記複数の雌ねじに導
通テスタのプローブを接触させることにより、前記端子
の導通検査を行うようにしたことを特徴とする。
するため、半導体チップを収容した絶縁材料から成るパ
ッケージの下面に、前記パッケージ内で前記半導体チッ
プに電気的に接続された導電材料から成るボール状の端
子を多数配列した構造の半導体装置であって、前記パッ
ケージの上面に相互に間隔をおいて配設され、それぞれ
前記パッケージ内で前記端子に電気的に接続される少な
くとも一部が導電材料から成る複数の雌ねじと、前記雌
ねじに螺合する雄ねじを介して前記パッケージの上面に
取り付けられる放熱体とを有し、前記複数の雌ねじに導
通テスタのプローブを接触させることにより、前記端子
の導通検査を行うようにしたことを特徴とする。
【０００６】このように、本発明の半導体装置では、半
導体チップを収容したパッケージの上面に、導通テスタ
のプローブを接触させて前記端子の導通検査を行う機能
と、放熱体をねじ止めで取り付ける機能の２つの機能を
併せ持つ複数の雌ねじを設けた。 したがって、従来のよ
うに、断層Ｘ線試験機などの高価で大がかりな設備を用
いることなく、簡単な設備で迅速に端子の接続試験を行
うことができるとともに、パッケージを大型化すること
なく、パッケージ上面の小さい面積を有効利用して放熱
体をねじ止め固定でき、コンパクトで高機能なパッケー
ジ構造を提供することが可能となる。
導体チップを収容したパッケージの上面に、導通テスタ
のプローブを接触させて前記端子の導通検査を行う機能
と、放熱体をねじ止めで取り付ける機能の２つの機能を
併せ持つ複数の雌ねじを設けた。 したがって、従来のよ
うに、断層Ｘ線試験機などの高価で大がかりな設備を用
いることなく、簡単な設備で迅速に端子の接続試験を行
うことができるとともに、パッケージを大型化すること
なく、パッケージ上面の小さい面積を有効利用して放熱
体をねじ止め固定でき、コンパクトで高機能なパッケー
ジ構造を提供することが可能となる。
【０００７】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１の（Ａ）は本発明によ
る半導体装置の一例を示す断面側面図、（Ｂ）は（Ａ）
におけるＡ部を詳しく示す部分拡大断面側面図である。
図１の（Ａ）に示した半導体装置２は、ＢＧＡ構造のパ
ッケージにより構成され、不図示の半導体チップを収容
した絶縁材料から成るパッケージ４の下面６に、パッケ
ージ４内で半導体チップに電気的に接続された、端子と
しての半田ボール８を多数配列した構造を有している。
そして、パッケージ４の上面１０に、本実施の形態例で
は半田ボール８と同数の金属から成る複数の雌ねじ１２
が相互に間隔をおいて配設され、各雌ねじ１２は対応す
る半田ボール８にパッケージ４内で電気的に接続されて
いる。
て図面を参照して説明する。図１の（Ａ）は本発明によ
る半導体装置の一例を示す断面側面図、（Ｂ）は（Ａ）
におけるＡ部を詳しく示す部分拡大断面側面図である。
図１の（Ａ）に示した半導体装置２は、ＢＧＡ構造のパ
ッケージにより構成され、不図示の半導体チップを収容
した絶縁材料から成るパッケージ４の下面６に、パッケ
ージ４内で半導体チップに電気的に接続された、端子と
しての半田ボール８を多数配列した構造を有している。
そして、パッケージ４の上面１０に、本実施の形態例で
は半田ボール８と同数の金属から成る複数の雌ねじ１２
が相互に間隔をおいて配設され、各雌ねじ１２は対応す
る半田ボール８にパッケージ４内で電気的に接続されて
いる。
【０００８】パッケージ４は具体的には封止樹脂により
形成され、半導体チップは封止樹脂により封止されてい
る。また、雌ねじ１２は、図１の（Ｂ）に示したよう
に、それぞれ金属材料から成る円筒部材１４により形成
され、円筒部材１４の内面にねじ山１６が形成されて、
円筒部材１４は、上端部がパッケージ４の上面１０に露
出した状態で封止樹脂内に埋設されている。
形成され、半導体チップは封止樹脂により封止されてい
る。また、雌ねじ１２は、図１の（Ｂ）に示したよう
に、それぞれ金属材料から成る円筒部材１４により形成
され、円筒部材１４の内面にねじ山１６が形成されて、
円筒部材１４は、上端部がパッケージ４の上面１０に露
出した状態で封止樹脂内に埋設されている。
【０００９】図２は、実施の形態例の半導体装置２を回
路基板に実装して端子としての半田ボール部の導通試験
を行う場合を示す説明図である。図中、図１などと同一
の要素には同一の符号が付されている。図２に示したよ
うに、半導体装置２は回路基板１８上に搭載され、従来
通り、各半田ボール８は回路基板１８上の不図示のラン
ドパターンに接続されている。本実施の形態例では、回
路基板１８のランドパターンの部分にはスルーホールが
形成され、各スルーホールの、回路基板下面側の開口部
にもランドパターンが形成されているものとする。
路基板に実装して端子としての半田ボール部の導通試験
を行う場合を示す説明図である。図中、図１などと同一
の要素には同一の符号が付されている。図２に示したよ
うに、半導体装置２は回路基板１８上に搭載され、従来
通り、各半田ボール８は回路基板１８上の不図示のラン
ドパターンに接続されている。本実施の形態例では、回
路基板１８のランドパターンの部分にはスルーホールが
形成され、各スルーホールの、回路基板下面側の開口部
にもランドパターンが形成されているものとする。
【００１０】導通テスタ２０の各対を成すプローブ２
２、２４は、図２に示したように、一方のプローブ２２
をパッケージ４上面の雌ねじ１２に接触させ、もう一方
のプローブ２４は回路基板１８下面の対応するランドパ
ターンに接触させる。そして、このとき導通が確認でき
れば、プローブ２２を接触させた雌ねじ１２に対応する
半田ボール８は正しく回路基板１８に接続されているこ
とになり、逆に導通が確認できない場合は接続不良とな
る。このように、本実施の形態例の半導体装置２では、
従来のように、断層Ｘ線試験機などの高価で大がかりな
設備は不要であり、単に導通テスタ２０を用いるのみで
迅速に半田ボール８の接続試験を行うことができる。
２、２４は、図２に示したように、一方のプローブ２２
をパッケージ４上面の雌ねじ１２に接触させ、もう一方
のプローブ２４は回路基板１８下面の対応するランドパ
ターンに接触させる。そして、このとき導通が確認でき
れば、プローブ２２を接触させた雌ねじ１２に対応する
半田ボール８は正しく回路基板１８に接続されているこ
とになり、逆に導通が確認できない場合は接続不良とな
る。このように、本実施の形態例の半導体装置２では、
従来のように、断層Ｘ線試験機などの高価で大がかりな
設備は不要であり、単に導通テスタ２０を用いるのみで
迅速に半田ボール８の接続試験を行うことができる。
【００１１】また、本実施の形態例の半導体装置２で
は、上述のように各雌ねじ１２が半導体装置２の端子
（半田ボール８）に接続されているので、半導体装置２
の機能試験は、回路基板１８に実装した状態で容易に行
うことができる。図３は実施の形態例の半導体装置２の
機能試験を行う場合を示す説明図である。図中、図２な
どと同一の要素には同一の符号が付されている。図３に
示したように、半導体装置２の機能試験を行うべく、例
えばロジックアナライザ２６などの計測器を用いる場
合、ロジックアナライザ２６のプローブ２８は、回路基
板１８上のパターンなどではなく、半導体装置２のパッ
ケージ４上面に形成された各雌ねじ１２に接触させれば
よい。したがって、半導体装置２の各端子における信号
をきわめて容易に観測することができる。また、プロー
ブ２８の先端を雄ねじにしておけば、その雄ねじを上記
雌ねじ１２に螺着することでプローブ２８を確実かつ強
固にパッケージ４に取り付けることができ、機能試験を
行う際の作業性が向上する。
は、上述のように各雌ねじ１２が半導体装置２の端子
（半田ボール８）に接続されているので、半導体装置２
の機能試験は、回路基板１８に実装した状態で容易に行
うことができる。図３は実施の形態例の半導体装置２の
機能試験を行う場合を示す説明図である。図中、図２な
どと同一の要素には同一の符号が付されている。図３に
示したように、半導体装置２の機能試験を行うべく、例
えばロジックアナライザ２６などの計測器を用いる場
合、ロジックアナライザ２６のプローブ２８は、回路基
板１８上のパターンなどではなく、半導体装置２のパッ
ケージ４上面に形成された各雌ねじ１２に接触させれば
よい。したがって、半導体装置２の各端子における信号
をきわめて容易に観測することができる。また、プロー
ブ２８の先端を雄ねじにしておけば、その雄ねじを上記
雌ねじ１２に螺着することでプローブ２８を確実かつ強
固にパッケージ４に取り付けることができ、機能試験を
行う際の作業性が向上する。
【００１２】次に第２の実施の形態例について説明す
る。図４は図１の半導体装置２に装着する放熱体を示す
側面図、図５は図４の放熱体を半導体装置２に装着した
状態を示す側面図である。図５において図１などと同一
の要素には同一の符号が付されている。図４に示したよ
うに、放熱体３０は、板状の基体３２と、その上面に立
設された複数のフィン３４を含み、基体３２の両端部に
はロック機構３３が設けられている。放熱体３０の、少
なくとも基体３２は、本実施の形態例では絶縁材料によ
り形成されて、その幅は半導体装置２のパッケージ４
（図１）の幅にほぼ一致している。
る。図４は図１の半導体装置２に装着する放熱体を示す
側面図、図５は図４の放熱体を半導体装置２に装着した
状態を示す側面図である。図５において図１などと同一
の要素には同一の符号が付されている。図４に示したよ
うに、放熱体３０は、板状の基体３２と、その上面に立
設された複数のフィン３４を含み、基体３２の両端部に
はロック機構３３が設けられている。放熱体３０の、少
なくとも基体３２は、本実施の形態例では絶縁材料によ
り形成されて、その幅は半導体装置２のパッケージ４
（図１）の幅にほぼ一致している。
【００１３】ロック機構３３は基体３２の両端部から下
方に延在し、先端部には、パッケージ４の下面６の辺部
に係合する爪３６が形成されている。この放熱体３０を
半導体装置２に装着する際には、図５に示したように、
基体３２の下面を半導体装置２のパッケージ４の上面１
０に対向させ、２つのロック機構３３でパッケージ４を
挟むようにして、基体３２をパッケージ４に被せ、基体
３２の下面がパッケージ４の上面１０に当接した状態に
して、ロック機構の各爪３６をパッケージ４下面の両辺
部に係合させ、放熱体３０を半導体装置２に固定する。
方に延在し、先端部には、パッケージ４の下面６の辺部
に係合する爪３６が形成されている。この放熱体３０を
半導体装置２に装着する際には、図５に示したように、
基体３２の下面を半導体装置２のパッケージ４の上面１
０に対向させ、２つのロック機構３３でパッケージ４を
挟むようにして、基体３２をパッケージ４に被せ、基体
３２の下面がパッケージ４の上面１０に当接した状態に
して、ロック機構の各爪３６をパッケージ４下面の両辺
部に係合させ、放熱体３０を半導体装置２に固定する。
【００１４】このような放熱体３０を用いることによ
り、半導体装置２が冷却されるとともに、パッケージ４
の上面１０に形成された雌ねじ１２が放熱体３０により
覆われるため、雌ねじ１２がショートするといった可能
性を排除することができる。なお、基体３２などは絶縁
材料により形成する以外にも、放熱効果を高めるべく金
属材料により形成することも可能である。その場合に
は、たとえば、パッケージ４上面に露出した雌ねじ１２
の上端部を、やや窪んだ状態にして、基体３２との接触
を避けるようにすればよい。
り、半導体装置２が冷却されるとともに、パッケージ４
の上面１０に形成された雌ねじ１２が放熱体３０により
覆われるため、雌ねじ１２がショートするといった可能
性を排除することができる。なお、基体３２などは絶縁
材料により形成する以外にも、放熱効果を高めるべく金
属材料により形成することも可能である。その場合に
は、たとえば、パッケージ４上面に露出した雌ねじ１２
の上端部を、やや窪んだ状態にして、基体３２との接触
を避けるようにすればよい。
【００１５】また、放熱体３０の半導体装置２に対する
取り付けをより強固にするため、基体３２に不図示の貫
通孔を形成し、その貫通孔を通じてパッケージ４の雌ね
じ１２に雄ねじを螺着し、放熱体３０を半導体装置２の
パッケージ４にねじ止めすることも有効である。その
際、基体３２を金属材料で形成した場合には、上述のよ
うな構造とするとともに、雄ねじを絶縁材料で形成し
て、雌ねじ１２どうしが電気的に接続されることを回避
できる。
取り付けをより強固にするため、基体３２に不図示の貫
通孔を形成し、その貫通孔を通じてパッケージ４の雌ね
じ１２に雄ねじを螺着し、放熱体３０を半導体装置２の
パッケージ４にねじ止めすることも有効である。その
際、基体３２を金属材料で形成した場合には、上述のよ
うな構造とするとともに、雄ねじを絶縁材料で形成し
て、雌ねじ１２どうしが電気的に接続されることを回避
できる。
【００１６】
【発明の効果】以上説明したように本発明の半導体装置
では、半導体チップを収容したパッケージの上面に、導
通テスタのプローブを接触させて前記端子の導通検査を
行う機能と、放熱体をねじ止めで取り付ける機能の２つ
の機能を併せ持つ複数の雌ねじを設けた。
では、半導体チップを収容したパッケージの上面に、導
通テスタのプローブを接触させて前記端子の導通検査を
行う機能と、放熱体をねじ止めで取り付ける機能の２つ
の機能を併せ持つ複数の雌ねじを設けた。
【００１７】したがって、従来のように、断層Ｘ線試験
機などの高価で大がかりな設備を用いることなく、簡単
な設備で迅速に端子の接続試験を行うことができるとと
もに、パッケージを大型化することなく、パッケージ上
面の小さい面積を有効利用して放熱体をねじ止め固定で
き、コンパクトで高機能なパッケージ構造を提供するこ
とが可能となる。
機などの高価で大がかりな設備を用いることなく、簡単
な設備で迅速に端子の接続試験を行うことができるとと
もに、パッケージを大型化することなく、パッケージ上
面の小さい面積を有効利用して放熱体をねじ止め固定で
き、コンパクトで高機能なパッケージ構造を提供するこ
とが可能となる。
【図１】（Ａ）は本発明による半導体装置の一例を示す
断面側面図、（Ｂ）は同半導体装置の要部を示す部分拡
大断面側面図である。
断面側面図、（Ｂ）は同半導体装置の要部を示す部分拡
大断面側面図である。
【図２】実施の形態例の半導体装置を回路基板に実装し
て端子としての半田ボール部の導通試験を行う場合を示
す説明図である。
て端子としての半田ボール部の導通試験を行う場合を示
す説明図である。
【図３】実施の形態例の半導体装置の機能試験を行う場
合を示す説明図である。
合を示す説明図である。
【図４】図１の半導体装置に装着する放熱体を示す側面
図である。
図である。
【図５】図４の放熱体を半導体装置に装着した状態を示
す側面図である。
す側面図である。
２……半導体装置、４……パッケージ、６……下面、８
……半田ボール、１０……上面、１２……雌ねじ、１４
……円筒部材、１６……ねじ山、１８……回路基板、２
０……導通テスタ、２２……プローブ、２４……プロー
ブ、２６……ロジックアナライザ、２８……プローブ、
３０……放熱体、３２……基体、３３……ロック機構、
３４……フィン、３６……爪。
……半田ボール、１０……上面、１２……雌ねじ、１４
……円筒部材、１６……ねじ山、１８……回路基板、２
０……導通テスタ、２２……プローブ、２４……プロー
ブ、２６……ロジックアナライザ、２８……プローブ、
３０……放熱体、３２……基体、３３……ロック機構、
３４……フィン、３６……爪。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/26
G01R 31/02
G01R 31/28 - 31/3193
H01L 21/66
Claims (7)
- 【請求項１】 半導体チップを収容した絶縁材料から成
るパッケージの下面に、前記パッケージ内で前記半導体
チップに電気的に接続された導電材料から成るボール状
の端子を多数配列した構造の半導体装置であって、前記パッケージの上面に相互に間隔をおいて配設され、
それぞれ前記パッケージ内で前記端子に電気的に接続さ
れる少なくとも一部が導電材料から成る複数の雌ねじ
と、 前記雌ねじに螺合する雄ねじを介して前記パッケージの
上面に取り付けられる放熱体とを有し、 前記複数の雌ねじに導通テスタのプローブを接触させる
ことにより、前記端子の導通検査を行うようにした、 ことを特徴とする半導体装置。 - 【請求項２】 前記複数の雌ねじには、雄ねじ状に形成
された前記導通テスタのプローブ先端部が螺合すること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記放熱体は絶縁材料により形成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記雄ねじは絶縁材料により形成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記放熱体は、板状の基体と、その上面
に立設された複数のフィンとを含み、前記基体に前記雄
ねじの貫通孔を設けたことを特徴とする請求項１記載の
半導体装置。 - 【請求項６】 前記パッケージは封止樹脂により形成さ
れ、前記半導体チップは前記封止樹脂により封止されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項７】 前記雌ねじは、それぞれ金属材料から成
る円筒部材を含み、前記円筒部材の内面にねじ山が形成
され、前記円筒部材は、前記パッケージの上面側から、
内側に雄ねじを挿入できる状態で前記封止樹脂内に埋設
されていることを特徴とする請求項６記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159677A JP3417382B2 (ja) | 2000-05-30 | 2000-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159677A JP3417382B2 (ja) | 2000-05-30 | 2000-05-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001337129A JP2001337129A (ja) | 2001-12-07 |
| JP3417382B2 true JP3417382B2 (ja) | 2003-06-16 |
Family
ID=18663971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000159677A Expired - Fee Related JP3417382B2 (ja) | 2000-05-30 | 2000-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3417382B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9646912B2 (en) * | 2013-09-10 | 2017-05-09 | Mitsubishi Electric Corporation | Semiconductor device and semiconductor module having cooling fins |
| CN103823149A (zh) | 2013-12-03 | 2014-05-28 | 华为技术有限公司 | 芯片检测系统及检测方法 |
-
2000
- 2000-05-30 JP JP2000159677A patent/JP3417382B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001337129A (ja) | 2001-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6229319B1 (en) | Chip carrier to allow electron beam probing and fib modifications | |
| US5978223A (en) | Dual heat sink assembly for cooling multiple electronic modules | |
| JPH10185947A (ja) | プローブ・アダプタ | |
| JP3459765B2 (ja) | 実装検査システム | |
| US11029331B2 (en) | Universal test mechanism for semiconductor device | |
| US5929646A (en) | Interposer and module test card assembly | |
| US20240345130A1 (en) | Testing apparatus and method of using the same | |
| US8058888B2 (en) | Test apparatus for electronic device package and method for testing electronic device package | |
| US6064214A (en) | Perimeter trace probe for plastic ball grid arrays | |
| JP3417382B2 (ja) | 半導体装置 | |
| US7486091B2 (en) | Test unit usable with a board having an electronic component | |
| JP2006278374A (ja) | 半導体装置及びその実装構造 | |
| JPH11344532A (ja) | 回路基板上の探針のための装置 | |
| JP2007078456A (ja) | Ｉｃソケット及びこれを用いたｉｃテスタ | |
| JP2571023B2 (ja) | Ｂｇａ型半導体装置 | |
| JP2994333B2 (ja) | Ｂｇａ集積回路用ソケット | |
| JP2842416B2 (ja) | 半導体装置用ソケット | |
| JP2004311535A (ja) | チップサイズパッケージ半導体装置 | |
| TWI397697B (zh) | 測試治具 | |
| JPS6221016Y2 (ja) | ||
| JP2011180019A (ja) | 半導体測定装置および半導体測定装置用ピッチ変換治具 | |
| US6597188B1 (en) | Ground land for singulated ball grid array | |
| US12094789B2 (en) | Analog sense points for measuring circuit die | |
| TWI673499B (zh) | 積體電路插座 | |
| KR100844486B1 (ko) | 반도체 칩 테스트 소켓 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |