JP3405682B2 - 半導体エピタキシャル膜の非破壊検査方法 - Google Patents
半導体エピタキシャル膜の非破壊検査方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体エピタキシ
ャル膜の非破壊検査方法に係る。より詳細には、半導体
エピタキシャル膜を破壊することなく、室温付近のフォ
トルミネッセンススペクトルの測定から、シートキャリ
ア濃度を評価することが可能な半導体エピタキシャル膜
の非破壊検査方法に関する。特に、近年超高速のデバイ
スとして脚光をあびているヘテロ構造変調ドープ電界効
果トランジスタに用いられるチャネル層として機能する
半導体エピタキシャル膜の評価法として、本発明は好適
に用いられる。
ャル膜の非破壊検査方法に係る。より詳細には、半導体
エピタキシャル膜を破壊することなく、室温付近のフォ
トルミネッセンススペクトルの測定から、シートキャリ
ア濃度を評価することが可能な半導体エピタキシャル膜
の非破壊検査方法に関する。特に、近年超高速のデバイ
スとして脚光をあびているヘテロ構造変調ドープ電界効
果トランジスタに用いられるチャネル層として機能する
半導体エピタキシャル膜の評価法として、本発明は好適
に用いられる。
【０００２】
【従来の技術】近年、光伝送通信システムの高速化ある
いはマイクロ波等無線通信システムの高速化等に伴い、
半導体デバイスにはさらなる高速動作が求められてい
る。このような分野において、ヘテロ構造変調ドープ電
界効果トランジスタ（以後ＨＦＥＴと略記）は、最も高
速な半導体デバイスの一つである。中でも、ＩｎＰ基板
上のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＦＥＴは超高速の
デバイスとして注目されている。このような構成のデバ
イスでは、基板上に前もってチャネルとして機能する層
を含む半導体エピタキシャル膜が設けられ、その膜を用
いてＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＦＥＴが形成され
る。従って、半導体エピタキシャル膜に対して、デバイ
ス作製プロセスに供する前に非破壊評価によってチャネ
ル層のシートキャリア濃度（以後Ｎsと略記）を求めス
クリーニングすることができれば、その後作製するＨＦ
ＥＴにおけるしきい値電圧（以後Ｖthと略記）等のデバ
イス特性を歩留まり良く所望のものが得られると考えら
れている。例えば、上記Ｎsと上記Ｖthには一定の関係
があることが報告されている［H. Hida, T. Tsukada,
Y. Ogawa, Toyoshima, M. Fujii, K. Shibahara, M. Ko
hno, and T. Nozaki, IEEE Trans. Electron Device, 3
6, 223 (1989)］。
いはマイクロ波等無線通信システムの高速化等に伴い、
半導体デバイスにはさらなる高速動作が求められてい
る。このような分野において、ヘテロ構造変調ドープ電
界効果トランジスタ（以後ＨＦＥＴと略記）は、最も高
速な半導体デバイスの一つである。中でも、ＩｎＰ基板
上のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＦＥＴは超高速の
デバイスとして注目されている。このような構成のデバ
イスでは、基板上に前もってチャネルとして機能する層
を含む半導体エピタキシャル膜が設けられ、その膜を用
いてＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＦＥＴが形成され
る。従って、半導体エピタキシャル膜に対して、デバイ
ス作製プロセスに供する前に非破壊評価によってチャネ
ル層のシートキャリア濃度（以後Ｎsと略記）を求めス
クリーニングすることができれば、その後作製するＨＦ
ＥＴにおけるしきい値電圧（以後Ｖthと略記）等のデバ
イス特性を歩留まり良く所望のものが得られると考えら
れている。例えば、上記Ｎsと上記Ｖthには一定の関係
があることが報告されている［H. Hida, T. Tsukada,
Y. Ogawa, Toyoshima, M. Fujii, K. Shibahara, M. Ko
hno, and T. Nozaki, IEEE Trans. Electron Device, 3
6, 223 (1989)］。
【０００３】従来、ＨＦＥＴ用エピタキシャル膜である
チャネル層のＮs評価は以下のように行われてきた。
チャネル層のＮs評価は以下のように行われてきた。
【０００４】（１）ホール効果を用いた測定法
複数枚同時に膜ウェハ（基板上に半導体エピタキシャル
膜が付いたウェハ）をを成長できる装置では同時に成長
した膜ウェハのうち１枚抜き出しホール素子等測定用試
料を作りＮsを測定していた。残りの膜ウェハのＮsはそ
の測定値と同じとみなした。単数枚しか成長できない装
置では、ＨＦＥＴ製作に用いる膜の前あるいは後に成長
した膜ウェハに対しホール素子等測定用試料を作りＮs
を測定していた。ＨＦＥＴ製作に用いる膜ウェハのＮs
はその測定値と同じと考えた。
膜が付いたウェハ）をを成長できる装置では同時に成長
した膜ウェハのうち１枚抜き出しホール素子等測定用試
料を作りＮsを測定していた。残りの膜ウェハのＮsはそ
の測定値と同じとみなした。単数枚しか成長できない装
置では、ＨＦＥＴ製作に用いる膜の前あるいは後に成長
した膜ウェハに対しホール素子等測定用試料を作りＮs
を測定していた。ＨＦＥＴ製作に用いる膜ウェハのＮs
はその測定値と同じと考えた。
【０００５】（２）うず電流法を用いた測定法
チャネル層以外に導電層（例えばコンタクト層）を持た
ないＨＦＥＴエピタキシャル膜では、うず電流法による
非破壊評価によってシート抵抗や移動度を求めひいては
Ｎsを算出していた。
ないＨＦＥＴエピタキシャル膜では、うず電流法による
非破壊評価によってシート抵抗や移動度を求めひいては
Ｎsを算出していた。
【０００６】（３）低温におけるフォトルミネッセンス
を用いた測定法 研究段階では、低温２０Ｋでのフォトルミネッセンス
（以後ＰＬと略記）測定からＮsを求める方法が報告さ
れている。このＰＬ測定では、ＨＦＥＴチャネル層にお
ける量子準位の基底準位の電子ｅ1と基底準位の正孔ｈ
との結合に対応するＰＬピークエネルギー位置Ｅ1と、
フェルミエネルギー位置の電子ｅFと基底準位の正孔ｈ
との結合に対応する高エネルギー端側の肩部のエネルギ
ー位置ＥFとのエネルギー差Δ*Ｅを求めている。そのΔ
*ＥがＮsと線形関係にあることを利用している。
を用いた測定法 研究段階では、低温２０Ｋでのフォトルミネッセンス
（以後ＰＬと略記）測定からＮsを求める方法が報告さ
れている。このＰＬ測定では、ＨＦＥＴチャネル層にお
ける量子準位の基底準位の電子ｅ1と基底準位の正孔ｈ
との結合に対応するＰＬピークエネルギー位置Ｅ1と、
フェルミエネルギー位置の電子ｅFと基底準位の正孔ｈ
との結合に対応する高エネルギー端側の肩部のエネルギ
ー位置ＥFとのエネルギー差Δ*Ｅを求めている。そのΔ
*ＥがＮsと線形関係にあることを利用している。
【０００７】しかしながら、上記測定法には以下のよう
な課題があった。
な課題があった。
【０００８】ホール効果を用いた測定法では、ホール
効果測定用のホール素子を作製するため、エピタキシャ
ル膜の付いたウェハ１枚を割ったりあるいはエッチング
したりして破壊しなければならなかった。従って、Ｎs
を測定した同じウェハ領域にＨＦＥＴを作製し製品化す
ることは困難であった。また、ホール素子を作るのに数
時間かかる等の問題もあった。
効果測定用のホール素子を作製するため、エピタキシャ
ル膜の付いたウェハ１枚を割ったりあるいはエッチング
したりして破壊しなければならなかった。従って、Ｎs
を測定した同じウェハ領域にＨＦＥＴを作製し製品化す
ることは困難であった。また、ホール素子を作るのに数
時間かかる等の問題もあった。
【０００９】うず電流法を用いた測定法では、チャネ
ル層以外に導電層（例えばコンタクト層）を持つＨＦＥ
Ｔエピタキシャル膜には適用できないという欠点があっ
た。これはチャネル層のＮsとそれ以外の導電層のＮsを
同時に測定してしまい、両者のＮsの分離ができないた
めである。ＩｎＰ基板上のＩＡｌＡｓ／ＩｎＧａＡｓ系
ＨＦＥＴでは、フッ素汚染等材料劣化をさけるためソー
スドレイン電極アロイ熱処理ができず、オーミックコン
タクトをとるためにはｎ+ＩｎＧａＡｓ等の高導電性の
コンタクトエピタキシャル層を用いノンアロイ電極をつ
ける必要がある。従って、うず電流による方法を用いる
ことができない。
ル層以外に導電層（例えばコンタクト層）を持つＨＦＥ
Ｔエピタキシャル膜には適用できないという欠点があっ
た。これはチャネル層のＮsとそれ以外の導電層のＮsを
同時に測定してしまい、両者のＮsの分離ができないた
めである。ＩｎＰ基板上のＩＡｌＡｓ／ＩｎＧａＡｓ系
ＨＦＥＴでは、フッ素汚染等材料劣化をさけるためソー
スドレイン電極アロイ熱処理ができず、オーミックコン
タクトをとるためにはｎ+ＩｎＧａＡｓ等の高導電性の
コンタクトエピタキシャル層を用いノンアロイ電極をつ
ける必要がある。従って、うず電流による方法を用いる
ことができない。
【００１０】低温におけるＰＬを用いた測定法では、
ウェハを割ったりエッチングしたりする必要はないが、
冷却過程にウェハの表面が汚れるあるいは傷つく心配が
ありまたエピタキシャル膜に歪みが生じるため、完全な
非破壊測定とはいかず、ＨＦＥＴ等デバイス実用生産ラ
インでは受け入れられない。また、冷却のためまた測定
後室温にもどすのに時間がかかる等の問題があった。な
お、このＰＬ評価はチャネル層以外に導電層を持たない
ＨＦＥＴエピタキシャル膜にのみ適用され、導電層の影
響が明らかにされていなかった。一方、ウェハ汚染やひ
ずみの心配がない室温付近のＰＬスペクトルでは、エネ
ルギー位置ＥFが識別できない、またＮsが２×１０12ｃ
ｍ-2付近あるいはそれ以上の領域ではＰＬピークエネル
ギー位置Ｅ1が識別しにくいため、その方法が使えない
という問題点があった。これは、室温付近ではフェルミ
エネルギー付近での電子の状態占有確率がだれること、
また、ＰＬピークがブロードになるために量子準位の基
底準位の電子ｅ1と基底準位の正孔ｈとの結合に対応す
るｅ1ｈＰＬピークが量子準位の励起準位の電子ｅ2と基
底準位の正孔ｈとの結合に対応するｅ2ｈＰＬピーク
（このピークはＮsの増加とともに大きくなり、約２×
１０12ｃｍ-2以上ではｅ1ｈＰＬピークよりかなり優勢
となる）とかなりの部分重なることによる。
ウェハを割ったりエッチングしたりする必要はないが、
冷却過程にウェハの表面が汚れるあるいは傷つく心配が
ありまたエピタキシャル膜に歪みが生じるため、完全な
非破壊測定とはいかず、ＨＦＥＴ等デバイス実用生産ラ
インでは受け入れられない。また、冷却のためまた測定
後室温にもどすのに時間がかかる等の問題があった。な
お、このＰＬ評価はチャネル層以外に導電層を持たない
ＨＦＥＴエピタキシャル膜にのみ適用され、導電層の影
響が明らかにされていなかった。一方、ウェハ汚染やひ
ずみの心配がない室温付近のＰＬスペクトルでは、エネ
ルギー位置ＥFが識別できない、またＮsが２×１０12ｃ
ｍ-2付近あるいはそれ以上の領域ではＰＬピークエネル
ギー位置Ｅ1が識別しにくいため、その方法が使えない
という問題点があった。これは、室温付近ではフェルミ
エネルギー付近での電子の状態占有確率がだれること、
また、ＰＬピークがブロードになるために量子準位の基
底準位の電子ｅ1と基底準位の正孔ｈとの結合に対応す
るｅ1ｈＰＬピークが量子準位の励起準位の電子ｅ2と基
底準位の正孔ｈとの結合に対応するｅ2ｈＰＬピーク
（このピークはＮsの増加とともに大きくなり、約２×
１０12ｃｍ-2以上ではｅ1ｈＰＬピークよりかなり優勢
となる）とかなりの部分重なることによる。
【００１１】
【発明が解決しようとする課題】本発明の目的は、半導
体エピタキシャル膜を破壊することなく、室温付近のフ
ォトルミネッセンススペクトルの測定から、シートキャ
リア濃度を評価することが可能な半導体エピタキシャル
膜の非破壊検査方法を提供することである。
体エピタキシャル膜を破壊することなく、室温付近のフ
ォトルミネッセンススペクトルの測定から、シートキャ
リア濃度を評価することが可能な半導体エピタキシャル
膜の非破壊検査方法を提供することである。
【００１２】
【課題を解決するための手段】本発明に係る半導体エピ
タキシャル膜の非破壊検査方法は、半導体エピタキシャ
ル膜からのフォトルミネッセンススペクトルを測定する
工程と、前記スペクトルの最大強度ピーク位置の第１の
エネルギー値を求める工程と、前記ピークの高エネルギ
ー側で前記スペクトルが前記ピーク値の２０％乃至８０
％の範囲の予め決めた値となる位置の第２のエネルギー
値を求める工程と、前記第１のエネルギー値と前記第２
のエネルギー値との差分を算出する工程と、前記差分か
ら、予め測定により求めておいた関係を用いて、前記半
導体エピタキシャル膜のシートキャリア濃度を推定する
工程と、を有することを特徴とする。
タキシャル膜の非破壊検査方法は、半導体エピタキシャ
ル膜からのフォトルミネッセンススペクトルを測定する
工程と、前記スペクトルの最大強度ピーク位置の第１の
エネルギー値を求める工程と、前記ピークの高エネルギ
ー側で前記スペクトルが前記ピーク値の２０％乃至８０
％の範囲の予め決めた値となる位置の第２のエネルギー
値を求める工程と、前記第１のエネルギー値と前記第２
のエネルギー値との差分を算出する工程と、前記差分か
ら、予め測定により求めておいた関係を用いて、前記半
導体エピタキシャル膜のシートキャリア濃度を推定する
工程と、を有することを特徴とする。
【００１３】本発明者は、ＨＦＥＴ構造を備えた半導体
エピタキシャル膜に対して室温でＰＬ測定を行って得
た、ＨＦＥＴチャネル層からの最も大きなＰＬピークの
エネルギー位置Ｅpとそのピークの高エネルギー側半値
位置のエネルギー位置Ｅhとのエネルギー差ΔＥと、ホ
ール効果から求めたＮsとが線形の正相関を有すること
を見出し、上記構成からなる本発明を考案した。
エピタキシャル膜に対して室温でＰＬ測定を行って得
た、ＨＦＥＴチャネル層からの最も大きなＰＬピークの
エネルギー位置Ｅpとそのピークの高エネルギー側半値
位置のエネルギー位置Ｅhとのエネルギー差ΔＥと、ホ
ール効果から求めたＮsとが線形の正相関を有すること
を見出し、上記構成からなる本発明を考案した。
【００１４】この正相関は、コンタクト層の有無によら
ず維持されることも分った。従って、ΔＥとＮsの対応
データを予め蓄積しておき、それらの相関関係をコンピ
ューターに記憶させておくと、デバイスを作製する前の
ＨＦＥＴ構造を備えた半導体エピタキシャル膜を設けた
ウェハに対し、室温ＰＬを測定することによって非破壊
でチャネル層のＮs が求められること、さらにはウェハ
のスクリーニングができることが明らかとなった。
ず維持されることも分った。従って、ΔＥとＮsの対応
データを予め蓄積しておき、それらの相関関係をコンピ
ューターに記憶させておくと、デバイスを作製する前の
ＨＦＥＴ構造を備えた半導体エピタキシャル膜を設けた
ウェハに対し、室温ＰＬを測定することによって非破壊
でチャネル層のＮs が求められること、さらにはウェハ
のスクリーニングができることが明らかとなった。
【００１５】なお、上記相関は、以下の理由によるもの
と本発明者は考えた。
と本発明者は考えた。
【００１６】上記エネルギー差ΔＥは、（Ｅh −Ｅp ）
である。ここで、Ｅpは量子準位の基底準位の電子ｅ1と
基底準位の正孔ｈとの結合エネルギーＥ1（チャネル層
のキャリヤ濃度が低い場合）あるいは量子準位の励起準
位の電子ｅ2と基底準位の正孔ｈとの結合エネルギーＥ2
（チャネル層のキャリヤ濃度が高い場合）に相当する。
である。ここで、Ｅpは量子準位の基底準位の電子ｅ1と
基底準位の正孔ｈとの結合エネルギーＥ1（チャネル層
のキャリヤ濃度が低い場合）あるいは量子準位の励起準
位の電子ｅ2と基底準位の正孔ｈとの結合エネルギーＥ2
（チャネル層のキャリヤ濃度が高い場合）に相当する。
【００１７】実用のＨＦＥＴでよく使われるＮｓ＝２×
１０12ｃｍ-2近傍あるいはそれ以上では室温ＰＬのＥp
は一般にＥ2に相当する。チャネル層のキャリヤ濃度が
増えるにつれて、伝導帯中高エネルギー側まで電子が存
在するようになる。この電子と光励起後基底状態に緩和
された正孔との結合によるＰＬが発生するため、最も大
きなＰＬピークＥpの高エネルギー側のすそが膨らみ高
エネルギー側に伸びる。
１０12ｃｍ-2近傍あるいはそれ以上では室温ＰＬのＥp
は一般にＥ2に相当する。チャネル層のキャリヤ濃度が
増えるにつれて、伝導帯中高エネルギー側まで電子が存
在するようになる。この電子と光励起後基底状態に緩和
された正孔との結合によるＰＬが発生するため、最も大
きなＰＬピークＥpの高エネルギー側のすそが膨らみ高
エネルギー側に伸びる。
【００１８】従って、半値エネルギー位置Ｅh もＥpに
対して相対的に高エネルギー側にずれるので、（Ｅh −
Ｅp ）がＮsと正相関をもつと、本発明者は考えた。
対して相対的に高エネルギー側にずれるので、（Ｅh −
Ｅp ）がＮsと正相関をもつと、本発明者は考えた。
【００１９】また、上記説明では半値エネルギー位置Ｅ
hとＥpとの関係に基づき説明したが、半値エネルギー位
置Ｅhの代わりに、最大ピーク値の２０％〜８０％のエ
ネルギー位置を用いても、同様の作用・効果が得られる
ことが分かった。
hとＥpとの関係に基づき説明したが、半値エネルギー位
置Ｅhの代わりに、最大ピーク値の２０％〜８０％のエ
ネルギー位置を用いても、同様の作用・効果が得られる
ことが分かった。
【００２０】さらに、コンタクト層の影響をほとんど受
けないのは、コンタクト層は通常非常に低抵抗すなわち
非常に高濃度ドープ層であり、このような層からのＰＬ
ピークは非常にブロードでかつ非常に低強度であるた
め、という実験事実も本発明者は見出した。
けないのは、コンタクト層は通常非常に低抵抗すなわち
非常に高濃度ドープ層であり、このような層からのＰＬ
ピークは非常にブロードでかつ非常に低強度であるた
め、という実験事実も本発明者は見出した。
【００２１】
【発明の実施の形態】以下では、本発明に係る半導体エ
ピタキシャル膜の非破壊検査方法について、具体的な手
順に基づき詳述する。
ピタキシャル膜の非破壊検査方法について、具体的な手
順に基づき詳述する。
【００２２】まず、評価対象として、半導体エピタキシ
ャル膜としてＩｎＧａＡｓからなるチャネル層を有す
る、表１に示した層構成からなるＨＦＥＴ用ウェハを用
意した。すなわち、このウェハはＩｎＰ基板上にＩｎＡ
ｌＡｓ／ＩｎＧａＡｓ系ＨＦＥＴ構造を備えている。但
し、表１のＩｎＡｌＡｓとしてはＩｎ0.52Ａｌ0.48Ａｓ
を、ＩｎＧａＡｓとしてはＩｎ0.53Ｇａ0.47Ａｓを、そ
れぞれ用いた。
ャル膜としてＩｎＧａＡｓからなるチャネル層を有す
る、表１に示した層構成からなるＨＦＥＴ用ウェハを用
意した。すなわち、このウェハはＩｎＰ基板上にＩｎＡ
ｌＡｓ／ＩｎＧａＡｓ系ＨＦＥＴ構造を備えている。但
し、表１のＩｎＡｌＡｓとしてはＩｎ0.52Ａｌ0.48Ａｓ
を、ＩｎＧａＡｓとしてはＩｎ0.53Ｇａ0.47Ａｓを、そ
れぞれ用いた。
【００２３】
【表１】
【００２４】表１に示す構成のウェハを２０枚用い、各
ウェハの２箇所において、チャネル層からのＰＬスペク
トルを室温で測定した。図１は、この測定により得られ
たＰＬスペクトルの一例を示すグラフである。そして、
図１に示すようにΔＥを求めた。図１において、横軸は
ＰＬ測定に用いた光の波長であり、縦軸は各波長で観測
されたＰＬ強度である。但し、図１の縦軸は、最大ピー
ク強度を１０として規格化した数値である。
ウェハの２箇所において、チャネル層からのＰＬスペク
トルを室温で測定した。図１は、この測定により得られ
たＰＬスペクトルの一例を示すグラフである。そして、
図１に示すようにΔＥを求めた。図１において、横軸は
ＰＬ測定に用いた光の波長であり、縦軸は各波長で観測
されたＰＬ強度である。但し、図１の縦軸は、最大ピー
ク強度を１０として規格化した数値である。
【００２５】また、上記ＰＬ測定後、同一箇所に作製し
たホール素子を用いてホール効果を測定することによっ
て、シートキャリア濃度Ｎsを求めた。
たホール素子を用いてホール効果を測定することによっ
て、シートキャリア濃度Ｎsを求めた。
【００２６】図２は、ＰＬ測定から得られたΔＥと、ホ
ール効果の測定から得られたＮsとの関係を示すグラフ
である。図２において、●印はダイオード領域が無い場
合、○印はダイオード領域が有る場合を各々示してい
る。
ール効果の測定から得られたＮsとの関係を示すグラフ
である。図２において、●印はダイオード領域が無い場
合、○印はダイオード領域が有る場合を各々示してい
る。
【００２７】図２から、ΔＥとＮsは良い線形の正相関
を示していることが分かった。また、図２にはダイオー
ド領域が有るウェハと無いウェハのデータが混在してい
るが、ダイオード領域の有無には相関がほとんど影響を
受けないことも明らかとなった。従って、半導体エピタ
キシャル膜構造が同じウェハに対して室温非破壊ＰＬ測
定を行って得られたΔＥから、図２の相関関係を用いる
ことにより、チャネル層のシートキャリア濃度Ｎsを非
破壊で求めることができる。
を示していることが分かった。また、図２にはダイオー
ド領域が有るウェハと無いウェハのデータが混在してい
るが、ダイオード領域の有無には相関がほとんど影響を
受けないことも明らかとなった。従って、半導体エピタ
キシャル膜構造が同じウェハに対して室温非破壊ＰＬ測
定を行って得られたΔＥから、図２の相関関係を用いる
ことにより、チャネル層のシートキャリア濃度Ｎsを非
破壊で求めることができる。
【００２８】また図２では、若干ΔＥとＮsの相関にば
らつきが見られるが、これはＰＬ測定系のＳ／Ｎ比改良
等により十分低減可能である。例えば、ΔＥ＝４９ｍｅ
Ｖの場合に、Ｎs＝約２×１０12ｃｍ-2と求まる。従っ
て、コンタクト層が有っても室温ＰＬ測定で求まるΔＥ
から、シートキャリア濃度Ｎsを非破壊検査できること
が明らかとなった。
らつきが見られるが、これはＰＬ測定系のＳ／Ｎ比改良
等により十分低減可能である。例えば、ΔＥ＝４９ｍｅ
Ｖの場合に、Ｎs＝約２×１０12ｃｍ-2と求まる。従っ
て、コンタクト層が有っても室温ＰＬ測定で求まるΔＥ
から、シートキャリア濃度Ｎsを非破壊検査できること
が明らかとなった。
【００２９】さらには、上記非破壊検査である室温ＰＬ
測定を終えたウェハを使って、作製するＨＦＥＴにおけ
るしきい値電圧Ｖthをも予想することが可能である。
測定を終えたウェハを使って、作製するＨＦＥＴにおけ
るしきい値電圧Ｖthをも予想することが可能である。
【００３０】図３は、３インチウェハの模式的な平面図
であり、その面内には５ｍｍ間隔で室温ＰＬ測定を行
い、非破壊で求めたΔＥの数値をマッピングした一例を
示す。図３において、ΔＥの平均値は５１．５４ｍｅＶ
であり、ΔＥの標準偏差は１．０６ｍｅＶである。そし
て、図２の関係を用いＮsに置き換えることにより、Ｎs
の標準偏差は約２×１０11ｃｍ-2と求まる。この結果か
ら、このウェハで所期のＨＦＥＴを作製するとしきい値
電圧Ｖthの標準偏差は約５０ｍＶになると予想された。
この予想に基づき、このウェハはＨＦＥＴ作製用として
均一性はほぼ合格と判定することができた。
であり、その面内には５ｍｍ間隔で室温ＰＬ測定を行
い、非破壊で求めたΔＥの数値をマッピングした一例を
示す。図３において、ΔＥの平均値は５１．５４ｍｅＶ
であり、ΔＥの標準偏差は１．０６ｍｅＶである。そし
て、図２の関係を用いＮsに置き換えることにより、Ｎs
の標準偏差は約２×１０11ｃｍ-2と求まる。この結果か
ら、このウェハで所期のＨＦＥＴを作製するとしきい値
電圧Ｖthの標準偏差は約５０ｍＶになると予想された。
この予想に基づき、このウェハはＨＦＥＴ作製用として
均一性はほぼ合格と判定することができた。
【００３１】また、図３において、ΔＥはウェハ中心で
小さく外周側で大きい回転対称に近くなっていることが
分かった。この結果は、エピタキシャル成長条件の面内
不均一を反映していると考えられ、成長条件改善に重要
な情報として利用できることも明らかとなった。
小さく外周側で大きい回転対称に近くなっていることが
分かった。この結果は、エピタキシャル成長条件の面内
不均一を反映していると考えられ、成長条件改善に重要
な情報として利用できることも明らかとなった。
【００３２】なお、上記説明では、ＥhとしてＰＬ強度
がＥpの１／２になるエネルギーを採用したが、一定比
率に定めてΔＥとＮsとの相関をとれば、その前後例え
ば１／３でも２／３でも可能なことは、上記説明から明
らかである。具体的な範囲としては、最大ピーク値の２
０％〜８０％の範囲に設定すれば同様の効果が得られる
ことが確認された。
がＥpの１／２になるエネルギーを採用したが、一定比
率に定めてΔＥとＮsとの相関をとれば、その前後例え
ば１／３でも２／３でも可能なことは、上記説明から明
らかである。具体的な範囲としては、最大ピーク値の２
０％〜８０％の範囲に設定すれば同様の効果が得られる
ことが確認された。
【００３３】さらに、上記説明では、半導体エピタキシ
ャル膜としてＩｎＧａＡｓからなるチャネル層を有し、
ＩｎＰ基板上にＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＦＥＴ
構造を備えたウェハを用いた例を示したが、本発明に係
る方法は、この構成のみに限られるものではない。例え
ば、ＧａＡｓ基板上のＡｌＧａＡｓ／ＩｎＧａＡｓ系Ｈ
ＦＥＴ構造を備えたエピタキシャル膜、他のＨＦＥＴ構
造を備えたエピタキシャル膜、あるいはＨＦＥＴ以外の
量子井戸構造を備えたエピタキシャル膜等を使った各種
電子デバイスや光デバイスにも、本発明に係る方法は適
用できる。
ャル膜としてＩｎＧａＡｓからなるチャネル層を有し、
ＩｎＰ基板上にＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＦＥＴ
構造を備えたウェハを用いた例を示したが、本発明に係
る方法は、この構成のみに限られるものではない。例え
ば、ＧａＡｓ基板上のＡｌＧａＡｓ／ＩｎＧａＡｓ系Ｈ
ＦＥＴ構造を備えたエピタキシャル膜、他のＨＦＥＴ構
造を備えたエピタキシャル膜、あるいはＨＦＥＴ以外の
量子井戸構造を備えたエピタキシャル膜等を使った各種
電子デバイスや光デバイスにも、本発明に係る方法は適
用できる。
【００３４】
【発明の効果】以上説明したように、本発明に係る半導
体エピタキシャル膜の非破壊検査方法を用いることによ
り、ＨＦＥＴ作製プロセスに供する前に、例えばチャネ
ルとして用いる層を含む半導体エピタキシャル膜を非破
壊で評価することによって、当該膜のスクリーニングが
可能であり、その結果所望のしきい値電圧Ｖthを有する
デバイスが歩留まり良く得られる。
体エピタキシャル膜の非破壊検査方法を用いることによ
り、ＨＦＥＴ作製プロセスに供する前に、例えばチャネ
ルとして用いる層を含む半導体エピタキシャル膜を非破
壊で評価することによって、当該膜のスクリーニングが
可能であり、その結果所望のしきい値電圧Ｖthを有する
デバイスが歩留まり良く得られる。
【００３５】例えば、一通りのＨＦＥＴ作製プロセスは
１回のエピタキシャル膜の成長に比べてかなり多くの時
間（数ヶ月）と人手を要する。これに対して、上記スク
リーニングで不合格になり膜を再度成長し直したとして
もせいぜい数日で済む。ゆえに、本発明に係る方法を採
用することで、デバイス作製に要する時間と労力と費用
を著しく低減することができる。
１回のエピタキシャル膜の成長に比べてかなり多くの時
間（数ヶ月）と人手を要する。これに対して、上記スク
リーニングで不合格になり膜を再度成長し直したとして
もせいぜい数日で済む。ゆえに、本発明に係る方法を採
用することで、デバイス作製に要する時間と労力と費用
を著しく低減することができる。
【００３６】また、本発明に係る方法は、従来使われて
いた破壊検査のホール効果測定に比べてもＮsのウェハ
面内分布をとるのに時間と労力が少なくてすむ。加え
て、図３に示したように、本発明に係る方法で求めたΔ
Ｅの分布は、エピタキシャル成長条件（例えば、成長温
度など）の面内不均一を反映しているので、早いフィー
ドバックの成長条件出しや成長条件改良にも有効な手段
として利用できる。
いた破壊検査のホール効果測定に比べてもＮsのウェハ
面内分布をとるのに時間と労力が少なくてすむ。加え
て、図３に示したように、本発明に係る方法で求めたΔ
Ｅの分布は、エピタキシャル成長条件（例えば、成長温
度など）の面内不均一を反映しているので、早いフィー
ドバックの成長条件出しや成長条件改良にも有効な手段
として利用できる。
【図１】チャネル層からのＰＬスペクトルを室温で測定
した結果を示すグラフであり、横軸はＰＬ測定に用いた
光の波長であり、縦軸は各波長で観測されたＰＬ強度で
ある。
した結果を示すグラフであり、横軸はＰＬ測定に用いた
光の波長であり、縦軸は各波長で観測されたＰＬ強度で
ある。
【図２】ＰＬ測定から得られたΔＥと、ホール効果の測
定から得られたＮs との関係を示すグラフであり、●印
はダイオード領域が無い場合、○印はダイオード領域が
有る場合を各々示す。
定から得られたＮs との関係を示すグラフであり、●印
はダイオード領域が無い場合、○印はダイオード領域が
有る場合を各々示す。
【図３】３インチウェハの模式的な平面図であり、その
面内には５ｍｍ間隔で室温ＰＬ測定を行い非破壊で求め
たΔＥの数値をマッピングした一例を示す。
面内には５ｍｍ間隔で室温ＰＬ測定を行い非破壊で求め
たΔＥの数値をマッピングした一例を示す。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01N 21/62 - 21/74
G01N 21/00 - 21/01
G01N 21/17 - 21/61
ＪＩＣＳＴファイル（ＪＯＩＳ)
実用ファイル（ＰＡＴＯＬＩＳ)
特許ファイル（ＰＡＴＯＬＩＳ)
Claims (4)
- 【請求項１】 半導体エピタキシャル膜からのフォトル
ミネッセンススペクトルを測定する工程と、前記スペク
トルの最大強度ピーク位置の第１のエネルギー値を求め
る工程と、前記ピークの高エネルギー側で前記スペクト
ルが前記ピーク値の２０％乃至８０％の範囲の予め決め
た値となる位置の第２のエネルギー値を求める工程と、
前記第１のエネルギー値と前記第２のエネルギー値との
差分を算出する工程と、前記差分から、予め測定により
求めておいた関係を用いて、前記半導体エピタキシャル
膜のシートキャリア濃度を推定する工程と、を有するこ
とを特徴とする半導体エピタキシャル膜の非破壊検査方
法。 - 【請求項２】 前記半導体エピタキシャル膜からのフォ
トルミネッセンススペクトルの測定が、室温付近で行わ
れることを特徴とする請求項１に記載の半導体エピタキ
シャル膜の非破壊検査方法。 - 【請求項３】 前記予め測定により求めておいた関係
は、前記半導体エピタキシャル膜からのフォトルミネッ
センススペクトルの測定から求めた前記第１のエネルギ
ー値と前記第２のエネルギー値との差分と、前記半導体
エピタキシャル膜に対するホール効果の測定から求めた
シートキャリア濃度との関係であることを特徴とする請
求項１に記載の半導体エピタキシャル膜の非破壊検査方
法。 - 【請求項４】 前記半導体エピタキシャル膜は、ヘテロ
構造変調ドープ電界効果トランジスタに用いられるチャ
ネル層であることを特徴とする請求項１に記載の半導体
エピタキシャル膜の非破壊検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20040698A JP3405682B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体エピタキシャル膜の非破壊検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20040698A JP3405682B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体エピタキシャル膜の非破壊検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000028518A JP2000028518A (ja) | 2000-01-28 |
| JP3405682B2 true JP3405682B2 (ja) | 2003-05-12 |
Family
ID=16423798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20040698A Expired - Lifetime JP3405682B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体エピタキシャル膜の非破壊検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3405682B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107887287A (zh) * | 2016-09-30 | 2018-04-06 | 中芯国际集成电路制造(上海)有限公司 | 测试方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123872A (ja) | 2008-11-21 | 2010-06-03 | Sony Corp | 酸化物半導体層の非破壊検査方法、及び酸化物半導体層の作製方法 |
-
1998
- 1998-07-15 JP JP20040698A patent/JP3405682B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107887287A (zh) * | 2016-09-30 | 2018-04-06 | 中芯国际集成电路制造(上海)有限公司 | 测试方法 |
| CN107887287B (zh) * | 2016-09-30 | 2020-03-13 | 中芯国际集成电路制造(上海)有限公司 | 测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000028518A (ja) | 2000-01-28 |
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