JPH11297779A

JPH11297779A - 半導体装置の欠陥検出方法およびその製造方法

Info

Publication number: JPH11297779A
Application number: JP10099427A
Authority: JP
Inventors: Katsumi Kono; 勝巳河野; Hisaharu Kiyota; 久晴清田; Masayoshi Aonuma; 雅義青沼
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-04-10
Filing date: 1998-04-10
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】既に素子が形成されている基板表面領域の欠陥
を精度よく検出する。【解決手段】ＳＰＶ法により拡散長Ｌｄを測定するステ
ップＳＴ４では、まず、半導体装置の基板表面にその多
数キャリアと同符号の電圧Ｖを印加した状態で当該基板
表面に光を照射し、基板領域の電位変動量ΔＶを測定す
る。そして、当該電位変動量ΔＶと前記光の照射量（有
効光照度Ｉeff.）との関係にもとづいて前記欠陥を検出
する。その際、フィルタによる透過波長領域を制御して
当該フィルタ透過後の光を基板に照射することにより、
基板の表面から２０μｍ以内の特定の深さ領域の欠陥を
検出する。ライフタイムτは、所定の関係式から求め
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の解析
時，プロセスモニタ時等に好適な欠陥検出方法に関す
る。特定的に、本発明は、いわゆるＳＰＶ(Surface Pho
tovoltage)法を用いることにより、素子が既に形成され
た半導体装置の基板表面領域の欠陥検出が可能な半導体
装置の欠陥検出方法に関する。また、本発明は、かかる
欠陥検出方法によりウェハプロセス中に導入された基板
欠陥を評価することによって歩留り向上を図ることがで
きる半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）の製造過程で
発生するＳｉウェハ中の欠陥は、素子形成時のプロセス
モニタ評価，素子形成後の特性評価において不良の要因
となる。基板欠陥が導入されると、ＭＯＳトランジスタ
のジャンクションリーク，酸化膜耐圧不良，或いはＤＲ
ＡＭ等の電荷保持不良（リテンション特性不良）といっ
た不良を引き起し、ＬＳＩのウェハ歩留りを低下させ
る。

【０００３】このような基板欠陥を評価は、一般に、歩
留りが悪いウェハロットが発生するとその解析におい
て、或いは工程管理を目的としたプロセスモニタにおい
て行われる。そして、基板欠陥の検出方法として、例え
ばライトエッチ(Write Etch)法，セコエッチ(Secco Etc
h)法といった各種組成のエッチング液を用いたエッチン
グ法が最も広く使われている。これらの方法では、一旦
出来上がった素子等を酸性のエッチング液で不要な膜等
を除去してＳｉ基板を露出させ、その後、Ｓｉの選択エ
ッチングを行ってＳＥＭ等で表面を観察する。

【０００４】

【発明が解決しようとする課題】ところが、エッチング
法は、評価サンプルの破壊試験であるうえ、評価サンプ
ルを上手に作ったりエッチング液の組成調整にはかなり
の経験が必要である。また、作業者の注意力や感性で得
られる情報の再現性も異なってくる、或いは信頼性の高
い情報を得るにはデータ蓄積が欠かせない等の欠点を有
する。

【０００５】そこで、基板領域を破壊せずに光学的に基
板欠陥を検出する方法として、基板バルクの欠陥検出方
法として知られるμ−ＰＣＤ(Micro wave Photoconduct
iveDecay)法を、素子特性劣化の評価手法に応用するこ
とも考えられる。一般に、光照射によるキャリア密度の
変化は、光照射エリアにおける抵抗率の変化となり、マ
イクロ波の検出レベルに反映される。μ−ＰＣＤ法で
は、このマイクロ波の検出レベルの光照射前後の差の時
間変化からキャリアのライフタイムを測定する。また、
キャリアのライフタイムからキャリアの拡散長を求め
る。キャリアのライフタイムや拡散長は、基板欠陥、重
金属汚染、重金属シリサイド等により変化する。したが
って、μ−ＰＣＤ法は、重金属汚染等の他の要素が十分
に抑えられる環境では、基板欠陥の評価方法として有効
である。

【０００６】しかし、このμ−ＰＣＤ法は、基板に入射
する光（通常、レーザ光）が単一波長で高密度であるこ
とから、この光により発生したキャリアが基板全体に拡
散して、裏面の結晶欠陥や表面の傷も測定結果に反映し
てしまう問題がある。一般に、製品製造に使用される基
板では、内因性ゲッタリング（ＩＧ）や外因性ゲッタリ
ング（ＥＧ）等のゲッタリング層が基板裏面にある。こ
のため、μ−ＰＣＤ法では、単一波長による過剰キャリ
アがゲッタリング層に吸収されてしまい、拡散長が小さ
くなってしまう。また、裏面に傷がありプロセス途中で
ポリシリコン等が付着したウェハでは、ウェハ周辺部の
ライフタイムが一様に低下し、この影響を受けて裏面の
傷等が基板表面のライフタイムの低下として現れる。こ
のため、μ−ＰＣＤ法を用いて厳密な欠陥検出を行うた
めには、両面ミラーウェハを用い、裏面にポリシリコン
層や傷等を一切発生させることができない。この意味
で、μ−ＰＣＤ法を素子特性劣化の評価手法に応用する
ことは難しい。

【０００７】本発明は、このような実情に鑑みてなさ
れ、実際に素子が形成された半導体装置の基板欠陥を精
度良く検出する方法提案し、その方法を適用して歩留り
向上に有益な情報をウェハプロセス途中で得ることがで
きる半導体装置の製造方法を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体装置の欠陥検出方法では、既に素子が形成された基板
表面領域の欠陥を精度よく検出する方法としてＳＰＶ法
を用いる。

【０００９】本発明の半導体装置の欠陥検出方法は、素
子が形成された半導体装置の基板について、その表面領
域の欠陥を検出する半導体装置の欠陥検出方法である。
まず、前記半導体装置の基板表面にその多数キャリアと
同符号の電圧を印加した状態で当該基板表面に光を照射
し、前記基板領域の電位変動量を測定する。そして、当
該電位変動量と前記光の照射量との関係にもとづいて前
記欠陥を検出する。

【００１０】好適には、前記半導体装置の基板が複数の
膜で覆われている場合に、当該全ての複数の膜又は最下
層の膜以外の膜を除去した後、前記欠陥検出を行う。ま
た、基板には段差を有していてもよい。さらに、フィル
タによる透過波長領域を制御して当該フィルタ透過後の
光を基板に照射することにより、基板の表面から２０μ
ｍ以内の特定の深さ領域の欠陥を検出するとよい。より
具体的には、例えば、前記少数キャリアの拡散長Ｌｄ
は、基板内に達した実効的な光照度をＩ，前記電位変動
量をΔＶ，基板の光吸収率をαとしたときに、Ｉ／ΔＶ
とα^-1との関係をプロットしたグラフにおいてＩ／ΔＶ
＝０となるα^-1の外挿値から求める。また、前記少数キ
ャリアのライフタイムτを求める場合、その値は、少数
キャリアの拡散係数をＤとしたときに、Ｌｄ＝（Ｄτ）
^1/2の関係式から求める。

【００１１】このような本発明の欠陥検出方法では、実
デバイス構造に近いＴＥＧ(Test Elements Group) で
も、また製品そのものでも、基板表面をエッチングによ
り露出させるか最下層の膜を残した状態で基板を非破壊
で、その欠陥検出ができる。ＳＰＶ法では、光源として
例えばハロゲンランプ等を用いるので、光が基板裏面ま
で届かず、μ−ＰＣＤ法のように過剰キャリアが基板裏
面の傷等に作用して起こる検出精度低下の問題もない。
また、上記光源からの光を所定の透過波長帯域幅のフィ
ルタを透過させた後に基板に照射させれば、基板表面か
ら２０μｍまでの範囲で当該フィルタの波長帯域幅に応
じた深さの情報を得ることができる。この場合、基板表
面に傷等があっても、基板表面からある程度深い領域で
発生したキャリアを電界で基板表面に少数キャリアとし
て集めるために、基板表面状態の影響を受け難い。

【００１２】本発明の半導体装置の製造方法は、半導体
基板に素子を形成する際に、基板に欠陥を導入する工程
をウェハプロセス内に有する半導体装置の製造方法であ
る。まず、モニタ用ウェハを前記半導体装置と同じウェ
ハプロセスに投入し、前記基板に欠陥を導入するウェハ
プロセスの工程ごとに、前記モニタ用ウェハに対し、そ
の基板表面にその多数キャリアと同符号の電圧を印加し
た状態で当該基板表面に光を照射する。そして、その基
板領域の電位変動量を測定し、当該電位変動量と前記光
の照射量との関係にもとづいて前記欠陥を検出する。好
ましくは、前記モニタ用ウェハの欠陥検出を行う前に、
その表面領域の導入不純物の導電型に応じて所定の処理
液に浸漬する前処理を行う。

【００１３】この半導体装置の製造方法では、例えば酸
化工程等の基板に欠陥を導入しやすい工程ごとに導入欠
陥量を見積もることできる。したがって、どの工程を改
善すれば素子形成後の基板欠陥を減らせるかといった歩
留り向上に有益な情報を容易に知ることができる。

【００１４】

【発明の実施の形態】以下、本発明に係る半導体装置の
欠陥検出方法及びその製造方法の実施形態を、図面を参
照しながら詳細に説明する。

【００１５】第１実施形態本実施形態は、半導体装置の欠陥検出方法に関する。図
１は、本実施形態に好適に用い得るＳＰＶ装置の一構成
例を示す概略図である。図１において、符号１はＳＰＶ
装置を示す。このＳＰＶ装置の光学系は、例えばハロゲ
ンランプ等の光源２、光源の照射光出口に設置された絞
り調整部４、照射光から所定の透過波長帯域幅の成分を
選択して透過させるバンドパスフィルタ６、照射光の光
量を制限してウェハ上の照度を決めるチョッパ８、及び
対物レンズ１０からなる。また、ＳＰＶ装置の測定系
は、例えば石英ガラス等のウェハ対向面に透明導電膜
（例えば、ＩＴＯ膜）を形成してなるピックアッププロ
ーブ１２、当該ピックアッププローブ１２の透明導電膜
の電位変動量ΔＶを検出し増幅するプリアンプ１４、透
明導電膜に所定電圧を印加するとともにプリアンプから
の増幅後の電位変動量とチョッパで決まる照度とに基づ
いて少数キャリアのライフタイム等を算出する処理装置
１６とからなる。そして、評価ウェハは、ピックアップ
プローブ１２の透明導電膜形成面に所定距離で対向した
状態で、例えば接地電位で保持されたウェハチャック１
８上に所定膜厚の容量性絶縁シート２０を介して保持さ
れている。

【００１６】このような構成のＳＰＶ装置１では、光源
２の光が絞り調整部４から出射され、バンドパスフィル
タ６で所定の波長帯域のみ選択される。また、所定の波
長帯域の光が、チョッパ８で光量制限を受けた後、対物
レンズ１０，ピックアッププローブ１２を介して評価ウ
ェハの所定の表面箇所に入射される。このとき、ピック
アッププローブ１２のウェハ対向面に設けられた透明導
電膜には、処理装置１６によって一定電圧Ｖが印加され
ている。この一定電圧Ｖは、ウェハ表面領域の多数キャ
リアと同符号の電圧であり、例えば、ウェハ表面領域が
ｐ型不純物領域であるときは正の電圧、ｎ型不純物領域
であるときは負の電圧である。また、評価ウェハは、所
定の基準電位で保持されたウェハチャック１８上に容量
性絶縁シート２０を介して電気的な浮遊状態で保持され
ている。このため、ウェハの表面電位は、ピックアップ
プローブ１２の透明導電膜に印加される電圧Ｖによって
制御される。評価ウェハに入射された光の一部がウェハ
表面で反射され、残りの光がウェハの表面領域内部に到
達する。この光が到達するウェハ表面からの深さは、当
該光の波長に依存する。そして、その所定の深さ領域で
電子−正孔対のキャリアを発生させる。このうち少数キ
ャリアはウェハ表面側に印加された電圧に引き寄せら
れ、その結果、ウェハ表面側に少数キャリアが誘起され
る。この少数キャリアの誘起によって、ウェハ表面の電
位ＶがΔＶだけ変動する。この電位変動量ΔＶは、透明
導電膜で検知され、プリアンプで増幅された後に処理装
置１６に送られる。処理装置１６において、この電位変
動量ΔＶと光照度Ｉ、それに予め入力された基板の反射
率Ｒと吸収率αに基づいて、少数キャリアの拡散長Ｌｄ
及びライフタイムτが計算により求められる。この計算
法は、後で詳述する。

【００１７】図２は、一般的なＭＯＳ集積回路における
断面構造図である。図２において、符号１００はＭＯＳ
集積回路、１０１はｐ型シリコンウェーハ等の半導体基
板、１０２はｎ型不純物等が高濃度に導入されたソース
・ドレイン不純物領域、１０４は寄生トランジスタの形
成を防止するためにｐ型不純物等が高濃度に導入された
チャネルストッパ、１０６は素子分離層としてのＬＯＣ
ＯＳ、１０８はゲート酸化膜、１１０はｎ型ポリシリコ
ン等からなるゲート電極を示す。

【００１８】以下、このＭＯＳ集積回路１００が既に形
成された状態の評価ウェハについて、前述したＳＰＶ装
置１で基板欠陥を検出する場合を例として、本例の欠陥
検出の原理および手順と、その結果について説明する。
一般に、少数キャリアの拡散長Ｌｄ（μｍ）は、再結合
により消滅するキャリアのライフタイムτ（μｓｅｃ）
との関係が以下の式で表される。

【００１９】

【数１】Ｌｄ＝（Ｄτ）^1/2 …（１）ここで、Ｄは少数キャリアの拡散係数であり、少数キャ
リアが電子の場合は〜４０ｃｍ²／ｓｅｃ、正孔の場合
は〜１０ｃｍ²／ｓｅｃ程度の値をとる。

【００２０】また、キャリアのライフタイムτは、次式
で表すことができる。

【数２】ここで、上記（２）式の各項は異なる要因ごとのライフ
タイムを示し、１／τｘｄは結晶欠陥、１／τｓは表面
欠陥、１／τｍは重金属汚染、１／τｏはオージェ再結
合等のその他ドーパント濃度にそれぞれ基づくものであ
る。

【００２１】本例では、ウェハの欠陥評価基準として、
タイフタイムτ，拡散長Ｌｄの少なくとも何れかを用い
る。このうちライフタイムτに関し、上記（２）式にお
いて１／τｘｄと１／τｓは、一般に、ウェハの購入時
に一定の低いレベルに抑えられて納入されているが、プ
ロセス途中で増大する。また、プロセス途中で重金属汚
染等があると、その影響を受けて全体のライフタイムτ
が変動する。ここで、重金属汚染等の欠陥以外の要因に
よる影響が無視できるほど小さいとすると、キャリアの
ライフタイムτをそのまま欠陥評価の基準として用いる
ことができる。

【００２２】図３は、本例の欠陥検出方法の手順を素子
断面とともに示すフロー図である。まず、ステップＳＴ
１において、ＭＯＳ集積回路１００が形成されている出
来上がりの評価ウェハについて、ゲート酸化膜１０８の
絶縁耐圧を常法にしたがって測定する。次に、ステップ
ＳＴ２において、ポリシリコン等からなるゲート電極を
例えばフッ酸（ＨＦ）系のエッチング液で除去する。こ
の状態で、ステップＳＴ３において、基板領域の表面電
荷を安定化させる目的で、評価ウェハを例えば過酸化水
素水（Ｈ₂Ｏ₂）液に３０分ほど浸漬する。評価ウェハ
を水洗し乾燥させた後、ステップ４において、前述した
ＳＰＶ装置１によってＳＰＶ法でウェハの所定領域、例
えばウェハ表面から２０μｍまでの表面領域について、
その欠陥検出を行う。この欠陥の量を求める計算は、図
１における処理装置１６によって実行される。

【００２３】一般に、基板に照射する光照度をＩ，基板
表面の反射率Ｒとしたときに、キャリア発生に寄与する
有効光照度Ｉeff.は、Ｉeff.＝（１−Ｒ）Ｉで示され
る。本例の欠陥検出（ＳＰＶ法）では、Ｉeff.／ΔＶと
α^-1（α：特定波長における光の基板吸収率）との関係
において、Ｉeff.／ΔＶ＝０の外挿値から拡散長Ｌｄを
求める。

【００２４】図４は、このようにして求めた少数キャリ
アの拡散長Ｌｄについて、Ｉeff.／ΔＶとの関係を示す
グラフである。このグラフに示すように、ゲート酸化膜
の絶縁耐圧（以下、酸化膜耐圧）が７５％のウェハＡ、
酸化膜耐圧が９５％のウェハＢともにＬｄとＩeff.／Δ
Ｖの良い相関が見られた。ただし、酸化膜耐圧の歩留り
が良いウェハＢに比べるとウェハＡのＬｄに対するＩef
f.／ΔＶの傾きが小さい。この結果、ウェハＡの拡散長
Ｌｄ（Ａ）が約２６０μｍ，ウェハＢの拡散長Ｌｄ
（Ｂ）が約５７０μｍと、拡散長で大きな差が観測され
た。

【００２５】一般に、シリコンウェハ等の基板は、ウェ
ハプロセスにおいて例えばイオン注入等のダメージ、酸
化工程等による欠陥が特に表面領域において増大する。
また、例えば拡散炉等に重金属汚染源があると加熱によ
り汚染物質が基板に取り込まれる。これら欠陥や重金属
汚染によって、キャリアの拡散長が低下する。この汚染
レベルがある臨界濃度を越えると、薄いゲート酸化膜の
耐圧劣化が観測される。また、汚染濃度がかなり低いレ
ベルであっても、熱酸化で基板表面に酸化種が取り込ま
れ体積膨張すると格子不整合により高密度の欠陥が発生
する。とくにＭＯＳトランジスタの製造プロセスでは重
金属汚染は有効に抑止されているのが普通なので、この
場合、上記結果が示す拡散長の差異は、導入された欠陥
濃度の差を反映したものとなる。

【００２６】次いで、酸化膜耐圧の要因と考えられる欠
陥を故意に基板表面に導入したウェハと正常なウェハと
の間で、同様な方法で拡散長の差異を評価した。その結
果、特にグラフでは示さないが、欠陥を故意に基板表面
に導入したウェハの拡散長が低下していることを確認し
た。

【００２７】つぎに、このような欠陥検出結果と素子歩
留りとの関係を調べた。ここでは、リテンション特性不
良が発生しているＤＲＡＭの歩留りと拡散長Ｌｄとの関
係を求めた。

【００２８】図５は、素子歩留りの異なるウェハ間で少
数キャリアの拡散長ＬｄとＩeff.／ΔＶとの関係を示す
グラフである。この評価でも、ＤＲＡＭ歩留りが８５％
のウェハＣ、ＤＲＡＭ歩留りが８９％のウェハＤとも
に、図４の場合と同様に、ＬｄとＩeff.／ΔＶの良い相
関が見られた。ただし、ＤＲＡＭ歩留りが良いウェハＤ
に比べるとウェハＣのＬｄに対するＩeff.／ΔＶの傾き
が小さい。この結果、ウェハＣの拡散長Ｌｄ（Ｃ）が約
１８０μｍ，ウェハＤの拡散長Ｌｄ（Ｃ）が約３２０μ
ｍと、ＤＲＡＭのリテンション特性の良否が大きな拡散
長の差となって観測された。ＤＲＡＭのリテンション特
性は、耐圧を含めたゲート絶縁膜の膜質に大きく依存す
ることから、上記拡散長の差は基板欠陥濃度の差に応じ
たゲート絶縁膜の膜質の差を反映したものである。

【００２９】なお、上記説明では、ＭＯＳ集積回路の欠
陥と、ゲート酸化膜の耐圧或いは素子特性（ＤＲＡＭの
リテンション特性）との関係を拡散長の差異で評価した
が、本発明はこれに限定されない。すなわち、評価ウェ
ハの素子の種類、プロセス及び特性不良の種類は任意で
ある。また、求めた拡散長から少数キャリアのライフタ
イムを評価基準として用いても良い。ライフタイムを評
価基準として用いる場合、前記（２）式に示すごとく、
欠陥以外の他の要素が無視できれば、求めたライフタイ
ムを基板欠陥の評価基準としてそのまま適用できる。他
の要素が無視できない場合でも、例えば重金属汚染と結
晶欠陥の分離について、特に表面領域にｐ型不純物
（Ｂ）が導入されている場合に限れば、その後に、他の
既知の方法を用いて例えばＢ−Ｆｅペア等の不純物−金
属原子のペアを分離して評価することも可能である。

【００３０】また、図１のＳＰＶ装置において、バンド
パスフィルタ６の透過波長領域を変更することにより、
基板表面から２０μｍまでの範囲で深さ方向の特定領域
について欠陥評価を３次元で行える。この方法により、
特に結晶欠陥と表面欠陥との分離ができ、より詳細な解
析が可能となる。

【００３１】本実施形態の半導体装置の欠陥検出方法に
よれば、実デバイス構造に近いＴＥＧでも、また製品そ
のものでも、基板表面をエッチングにより露出させるか
最下層の膜を残した状態で基板を非破壊で欠陥検出がで
きる。ＳＰＶ法では、光源として例えばハロゲンランプ
等を用いるので、光が基板裏面まで届かず、μ−ＰＣＤ
法のように過剰キャリアが基板裏面の傷等に作用して起
こる検出精度低下の問題もない。また、上記光源からの
光を所定の透過波長帯域幅のフィルタを透過させた後に
基板に照射させれば、基板表面から２０μｍまでの範囲
で当該フィルタの波長帯域幅に応じた深さの情報を得る
ことができる。この場合、基板表面に傷等があっても、
基板表面からある程度深い領域で発生したキャリアを電
界で基板表面に少数キャリアとして集めるために、基板
表面状態の影響を受け難い。以上より、実デバイスの解
析或いはプロセスモニタ等に好適で、かつ高精度なな半
導体装置の欠陥検出が可能となる。

【００３２】第２実施形態つぎに、上述した第１実施形態の欠陥検出方法をプロセ
スモニタ時に用いた半導体装置の製造方法の一実施形態
を説明する。本例は、図２に示すＭＯＳ集積回路のＬＯ
ＣＯＳ酸化工程と、ゲート酸化工程で導入される基板欠
陥をモニタする場合である。図６は、本実施形態に係る
半導体装置の製造手順の要部を示す断面図である。

【００３３】まず、図６（Ａ）において、例えばｐ型シ
リコンウェハ等の半導体基板１０１を用意し、図示せぬ
ウェル等の形成を行った後、半導体基板１０１上にＬＯ
ＣＯＳ形成時のマスク層を所定パターンで形成する。こ
のマスク層１２０は、下層のパッド酸化膜１２２と、上
層の窒化膜１２４とから構成される。そして、このマス
ク層１２２で基板表面の一部を保護しながら、ＬＯＣＯ
Ｓ酸化を行うと、マスク層１２２周囲の基板表面が酸化
されＬＯＣＯＳ１０６が形成される。

【００３４】このＬＯＣＯＳ酸化時に酸化種（酸素）が
基板表面に取り込まれるので、できたＬＯＣＯＳ１０６
はシリコン基板に比べ体積が膨張し、その結果、高密度
の結晶欠陥が基板表面に導入される。そこで、マスク層
１２２除去後に、次の図６（Ｃ）において、前述した第
１実施形態の欠陥検出方法を用いて、例えば少数キャリ
アの拡散長Ｌｄを測定する。この測定対象は、製品ウェ
ハ中のＴＥＧでもよいしプロセスモニタ用のウェハでも
よい。ただし、ＴＥＧの場合、Ｈ₂Ｏ₂浸漬等の処理は
適宜省略できる。

【００３５】欠陥検出後は、次の図６（Ｄ）において、
ＬＯＣＯＳ１０６周囲の表出した基板表面に、例えば熱
酸化によりゲート酸化膜１０８を形成する。この熱酸化
時にも欠陥が基板表面に導入されるおそれがあることか
ら、上記と同様な方法で、２回目の欠陥検出を行う。そ
して、このゲート酸化膜１０８上からＬＯＣＯＳ１０６
上に延在する所定パターンのゲート電極１１０を、通常
の方法によって形成する。また、ゲート・ソース不純物
領域１０２等をイオン注入法により形成することで、Ｍ
ＯＳトランジスタの基本構造が完成する。その後、完成
したＭＯＳトランジスタのゲート電極１１０と基板間に
所定電圧を印加することによって、ゲート酸化膜の絶縁
耐圧を調べる。

【００３６】本実施形態の半導体装置の製造方法では、
そのウェハプロセス途中で、基板に欠陥を導入するおそ
れがあるプロセスを行うごとに基板欠陥を評価する。し
たがって、当該ウェハプロセス中で基板表面の欠陥がど
のように推移するかをモニタできるので、特に欠陥導入
が多いプロセスを特定することができる。このような情
報は、プロセス改善に有益であり、結果として、当該半
導体装置の歩留り向上が容易化される。

【００３７】

【発明の効果】本発明に係る半導体装置の欠陥検出方法
は、基板表面領域に限定したプロセス途中で欠陥が増大
しやすく、かつ素子特性に対する影響が大きな領域につ
いて、少数キャリアの拡散長やライフタイム等を、基板
を破壊せずに容易に求めることができる。したがって、
この欠陥検出方法は、実際に素子が形成された半導体装
置の基板欠陥を評価する方法として好適である。また、
本発明に係る半導体装置の製造方法は、例えば欠陥導入
のおそれがあるプロセスごとに、歩留り向上に有益な基
板欠陥に関する情報を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態に好適に用い得るＳＰＶ装置
の一構成例を示す概略図である。

【図２】本発明の実施形態の評価ウェハとして用いるＭ
ＯＳ集積回路の断面構造図である。

【図３】本発明の第１実施形態に係る欠陥検出方法の手
順を素子断面とともに示すフロー図である。

【図４】図３の手順にしたがって求めた少数キャリアの
拡散長Ｌｄについて、Ｉeff.／ΔＶとの関係を酸化膜耐
圧の異なるウェハ間で示すグラフである。

【図５】図３の手順にしたがって求めた少数キャリアの
拡散長Ｌｄについて、Ｉeff.／ΔＶとの関係を素子歩留
りの異なるウェハ間で示すグラフである。

【図６】本発明の第２実施形態に係る半導体装置の製造
手順の要部を示す断面図である。

【符号の説明】

１…ＳＰＶ装置、２…光源、４…絞り調整部、６…バン
ドパスフィルタ、８…チョッパ、１０…対物レンズ、１
２…ピックアッププローブ、１４…プリアンプ、１６…
処理装置、１８…ウェハチャック、２０…容量性絶縁シ
ート、１００…ＭＯＳ集積回路（半導体装置）、１０１
…半導体基板、１０６…ＬＯＣＯＳ、１０８…ゲート酸
化膜、１１０…ゲート電極、Ｌｄ…少数キャリアの拡散
長、Ｉ…光照度、Ｉeff.…有効光照度、Ｖ…印加電圧、
ΔＶ…電位変動量、τ…キャリアのライフタイム。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ０１Ｒ 31/302 Ｇ０１Ｒ 31/28 Ｌ

Claims

【特許請求の範囲】

【請求項１】素子が形成された半導体装置の基板につい
て、その表面領域の欠陥を検出する半導体装置の欠陥検
出方法であって、前記半導体装置の基板表面にその多数キャリアと同符号
の電圧を印加した状態で当該基板表面に光を照射し、前記基板領域の電位変動量を測定し、当該電位変動量と前記光の照射量との関係にもとづいて
前記欠陥を検出する半導体装置の欠陥検出方法。
【請求項２】前記半導体装置の基板は、その表面領域に
段差を有する請求項１に記載の半導体装置の欠陥検出方
法。
【請求項３】前記半導体装置の基板が複数の膜で覆われ
ている場合に、当該全ての複数の膜又は最下層の膜以外
の膜を除去した後、前記欠陥検出を行う請求項１に記載
の半導体装置の欠陥検出方法。
【請求項４】フィルタによる透過波長領域を制御して当
該フィルタ透過後の光を基板に照射することにより、基
板の表面から２０μｍ以内の特定の深さ領域の欠陥を検
出する請求項１に記載の半導体装置の欠陥検出方法。
【請求項５】前記欠陥検出では、前記光が照射された基
板領域の欠陥量に依存して変動するパラメータとして少
数キャリアの拡散長とライフタイムの少なくとも何れか
一方を求める請求項１に記載の半導体装置の欠陥検出方
法。
【請求項６】前記欠陥検出において、前記フィルタによ
る透過波長領域を制御して当該フィルタ透過後の光を基
板に照射することにより、基板の最表面領域、その直下
の基板表面から２０μｍ以内の領域それぞれについて、
当該光が照射された基板領域の欠陥量に依存したパラメ
ータとして少数キャリアの拡散長とライフタイムの少な
くとも何れか一方を求める請求項１に記載の半導体装置
の欠陥検出方法。
【請求項７】前記少数キャリアの拡散長Ｌｄは、基板内
に達した実効的な光照度をＩ，前記電位変動量をΔＶ，
基板の光吸収率をαとしたときに、Ｉ／ΔＶとα^-1との
関係をプロットしたグラフにおいてＩ／ΔＶ＝０となる
α^-1の外挿値から求め、前記少数キャリアのライフタイムτを求める場合、その
値は、少数キャリアの拡散係数をＤとしたときに、Ｌｄ
＝（Ｄτ）^1/2の関係式から求める請求項５に記載の半
導体装置の欠陥検出方法。
【請求項８】前記少数キャリアの拡散長Ｌｄは、基板内
に達した実効的な光照度をＩ，前記電位変動量をΔＶ，
基板の光吸収率をαとしたときに、Ｉ／ΔＶとα^-1との
関係をプロットしたグラフにおいてＩ／ΔＶ＝０となる
α^-1の外挿値から求め、前記少数キャリアのライフタイムτを求める場合、その
値は、少数キャリアの拡散係数をＤとしたときに、Ｌｄ
＝（Ｄτ）^1/2の関係式から求める請求項６に記載の半
導体装置の欠陥検出方法。
【請求項９】半導体基板に素子を形成する際に、基板に
欠陥を導入する工程をウェハプロセス内に有する半導体
装置の製造方法であって、モニタ用ウェハを前記半導体装置と同じウェハプロセス
に投入し、前記基板に欠陥を導入するウェハプロセスの工程ごと
に、前記モニタ用ウェハに対し、その基板表面にその多
数キャリアと同符号の電圧を印加した状態で当該基板表
面に光を照射し、前記基板領域の電位変動量を測定し、当該電位変動量と前記光の照射量との関係にもとづいて
前記欠陥を検出する半導体装置の製造方法。
【請求項１０】前記基板に欠陥を導入するウェハプロセ
スの工程は、基板表面の酸化工程である請求項９に記載
の半導体装置の製造方法。
【請求項１１】前記モニタ用ウェハの欠陥検出を行う前
に、その表面領域の導入不純物の導電型に応じて所定の
処理液に浸漬する前処理を行う請求項９に記載の半導体
装置の製造方法。