JP3218374B2 - ＩｎＰ半導体表面および界面の評価方法 - Google Patents
ＩｎＰ半導体表面および界面の評価方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＩｎＰ半導体基板上に
形成された種々のエピタキシャル層の特性に多くの影響
を与えるＩｎＰ半導体基板の表面状態、およびそのエピ
タキシャル層とＩｎＰ半導体基板との界面の特性を評価
する方法に関するものである。
形成された種々のエピタキシャル層の特性に多くの影響
を与えるＩｎＰ半導体基板の表面状態、およびそのエピ
タキシャル層とＩｎＰ半導体基板との界面の特性を評価
する方法に関するものである。
【０００２】
【従来の技術】従来、半導体表面の一般的な評価とし
て、表面の原子の結合状態を調べるＸＰＳ（Ｘ線光電子
分光法）や、表面の結晶性を調べるＲＨＥＥＤ（反射型
高エネルギ−電子線回折法）、ＬＥＥＤ（低エネルギ−
電子線回折法）、表面の不純物を調べるＡＥＳ（オ−ジ
ェ電子分光法）などの手法が用いられていた。通常、半
導体デバイスとしてＩｎＰ基板を利用する場合、そのＩ
ｎＰ基板上に動作層となるエピタキシャル層を成長す
る。このような半導体デバイスの特性は、エピタキシャ
ル成長した後のＩｎＰ基板とエピタキシャル層の界面の
不純物や欠陥に大きく影響される。特に、ＨＥＭＴ（高
電子移動度トランジスタ）などの半導体デバイスでは、
この界面を流れる電流がリ−ク電流となりピンチオフ特
性を劣化させることが知られている。このため、基板と
エピタキシャル層の界面を評価することが必要となる。
このようなエピタキシャル成長した後の基板とエピタキ
シャル層の界面の評価としては、ＳＩＭＳ（二次イオン
質量分析）法や、ＤＬＴＳ（ディ−プレベルトランジェ
ントスペクトロスコピ−）法、Ｃ−Ｖ法などが用いられ
ている。
て、表面の原子の結合状態を調べるＸＰＳ（Ｘ線光電子
分光法）や、表面の結晶性を調べるＲＨＥＥＤ（反射型
高エネルギ−電子線回折法）、ＬＥＥＤ（低エネルギ−
電子線回折法）、表面の不純物を調べるＡＥＳ（オ−ジ
ェ電子分光法）などの手法が用いられていた。通常、半
導体デバイスとしてＩｎＰ基板を利用する場合、そのＩ
ｎＰ基板上に動作層となるエピタキシャル層を成長す
る。このような半導体デバイスの特性は、エピタキシャ
ル成長した後のＩｎＰ基板とエピタキシャル層の界面の
不純物や欠陥に大きく影響される。特に、ＨＥＭＴ（高
電子移動度トランジスタ）などの半導体デバイスでは、
この界面を流れる電流がリ−ク電流となりピンチオフ特
性を劣化させることが知られている。このため、基板と
エピタキシャル層の界面を評価することが必要となる。
このようなエピタキシャル成長した後の基板とエピタキ
シャル層の界面の評価としては、ＳＩＭＳ（二次イオン
質量分析）法や、ＤＬＴＳ（ディ−プレベルトランジェ
ントスペクトロスコピ−）法、Ｃ−Ｖ法などが用いられ
ている。
【０００３】
【発明が解決しようとする課題】優れた特性の半導体デ
バイスの製造およびそれに用いるエピタキシャル層の製
造には、基板とエピタキシャル層の界面およびＩｎＰ半
導体の表面状態の評価が不可欠となる。しかしながら、
従来用いられているこれらの評価方法は、煩雑な測定手
順が必要であったり、測定結果の解析が難しいことから
頻繁に利用されるものではなく、製造工程における定期
的なエピタキシャル層の成長条件のチェック手段として
の利用は困難であった。
バイスの製造およびそれに用いるエピタキシャル層の製
造には、基板とエピタキシャル層の界面およびＩｎＰ半
導体の表面状態の評価が不可欠となる。しかしながら、
従来用いられているこれらの評価方法は、煩雑な測定手
順が必要であったり、測定結果の解析が難しいことから
頻繁に利用されるものではなく、製造工程における定期
的なエピタキシャル層の成長条件のチェック手段として
の利用は困難であった。
【０００４】本発明は、上記の課題を解決するためにな
されたもので、その目的は、ＩｎＰ半導体基板の表面仕
上げ状態や、前処理状態、清浄化状態などのＩｎＰ半導
体表面の状態およびＩｎＰ半導体とエピタキシャル層と
の界面特性を簡便に評価する方法を提供するものであ
る。
されたもので、その目的は、ＩｎＰ半導体基板の表面仕
上げ状態や、前処理状態、清浄化状態などのＩｎＰ半導
体表面の状態およびＩｎＰ半導体とエピタキシャル層と
の界面特性を簡便に評価する方法を提供するものであ
る。
【０００５】
【課題を解決するための手段および作用】本発明による
ＩｎＰ半導体表面および界面の評価方法は、実質的に絶
縁体であるＩｎＰ半導体の表面に、実質的に不純物を含
有せず、ＩｎＰに格子整合するＩｎＧａＡｓエピタキシ
ャル層を、該エピタキシャル層の表面準位により形成さ
れる空乏層の厚さ以下の厚さに成長し、前記ＩｎＰ半導
体との界面を含んだ該エピタキシャル層におけるキャリ
アの移動度および単位面積あたりのキャリア濃度の少な
くとも一方を測定するものである。
ＩｎＰ半導体表面および界面の評価方法は、実質的に絶
縁体であるＩｎＰ半導体の表面に、実質的に不純物を含
有せず、ＩｎＰに格子整合するＩｎＧａＡｓエピタキシ
ャル層を、該エピタキシャル層の表面準位により形成さ
れる空乏層の厚さ以下の厚さに成長し、前記ＩｎＰ半導
体との界面を含んだ該エピタキシャル層におけるキャリ
アの移動度および単位面積あたりのキャリア濃度の少な
くとも一方を測定するものである。
【０００６】通常、前記ＩｎＰ半導体は、Ｆｅド−プな
どの高抵抗の半絶縁性ＩｎＰ基板であり、前記ＩｎＧａ
Ａｓエピタキシャル層はＭＢＥ（分子線エピタキシャル
成長）法、ＭＯＣＶＤ（有機金属気相成長）法などで成
長したアンド−プのＩｎ0.53Ｇａ0.47Ａｓの単層からな
り、ｎ型伝導を示し、残留不純物（キャリア）濃度は１
×１０15／ｃｍ3以下となる。エピタキシャル成長時の
ＩｎＰ基板温度は、ＭＢＥ法では４８０〜５２０℃、Ｍ
ＯＣＶＤ法では６００〜６５０℃が通常用いられる。
どの高抵抗の半絶縁性ＩｎＰ基板であり、前記ＩｎＧａ
Ａｓエピタキシャル層はＭＢＥ（分子線エピタキシャル
成長）法、ＭＯＣＶＤ（有機金属気相成長）法などで成
長したアンド−プのＩｎ0.53Ｇａ0.47Ａｓの単層からな
り、ｎ型伝導を示し、残留不純物（キャリア）濃度は１
×１０15／ｃｍ3以下となる。エピタキシャル成長時の
ＩｎＰ基板温度は、ＭＢＥ法では４８０〜５２０℃、Ｍ
ＯＣＶＤ法では６００〜６５０℃が通常用いられる。
【０００７】前記ＩｎＧａＡｓエピタキシャル層の厚さ
は、仮にＩｎＧａＡｓエピタキシャル層を充分に厚く
（たとえば、１０μｍ以上）成長した場合にエピタキシ
ャル層表面の表面準位（表面のビルトインポテンシャ
ル）により形成される空乏層の厚さよりも薄い厚さとす
る。エピタキシャル層を薄くすることで、理想的にはエ
ピタキシャル層内は全て空乏層となる。しかし、ＩｎＰ
半導体とエピタキシャル層との界面での不純物や欠陥に
よりキャリアが発生するため、ＩｎＰ半導体との界面を
含んだエピタキシャル層の電気特性であるキャリアの移
動度および単位面積あたりのキャリア濃度は、このＩｎ
Ｐ半導体とエピタキシャル層との界面での特性を反映し
たものとなる。
は、仮にＩｎＧａＡｓエピタキシャル層を充分に厚く
（たとえば、１０μｍ以上）成長した場合にエピタキシ
ャル層表面の表面準位（表面のビルトインポテンシャ
ル）により形成される空乏層の厚さよりも薄い厚さとす
る。エピタキシャル層を薄くすることで、理想的にはエ
ピタキシャル層内は全て空乏層となる。しかし、ＩｎＰ
半導体とエピタキシャル層との界面での不純物や欠陥に
よりキャリアが発生するため、ＩｎＰ半導体との界面を
含んだエピタキシャル層の電気特性であるキャリアの移
動度および単位面積あたりのキャリア濃度は、このＩｎ
Ｐ半導体とエピタキシャル層との界面での特性を反映し
たものとなる。
【０００８】このような空乏層の厚さ（Ｗｄ）は、 Ｗｄ2＝２εε0Ｖbi／ｑＮd （ただし、εはエピタキシャル層の比誘電率、ε0は真
空の誘電率、Ｖbiは表面のビルトインポテンシャル、ｑ
は電荷素量、Ｎdは充分厚いエピタキシャル層における
キャリア濃度である。）と表すことができる。ＩｎＧａ
Ａｓエピタキシャル層の表面のビルトインポテンシャル
Ｖbiを０．３５ｅＶと仮定し、キャリア濃度Ｎdが１×
１０14〜１×１０15／ｃｍ3の範囲で空乏層の厚さを計
算すると、０．６μｍ〜２．０μｍとなる。したがっ
て、残留不純物（キャリア）濃度Ｎdが１×１０15／ｃ
ｍ3以下のエピタキシャル成長が可能であれば、本評価
に用いるエピタキシャル層の厚さは１μｍ以下で良い。
空の誘電率、Ｖbiは表面のビルトインポテンシャル、ｑ
は電荷素量、Ｎdは充分厚いエピタキシャル層における
キャリア濃度である。）と表すことができる。ＩｎＧａ
Ａｓエピタキシャル層の表面のビルトインポテンシャル
Ｖbiを０．３５ｅＶと仮定し、キャリア濃度Ｎdが１×
１０14〜１×１０15／ｃｍ3の範囲で空乏層の厚さを計
算すると、０．６μｍ〜２．０μｍとなる。したがっ
て、残留不純物（キャリア）濃度Ｎdが１×１０15／ｃ
ｍ3以下のエピタキシャル成長が可能であれば、本評価
に用いるエピタキシャル層の厚さは１μｍ以下で良い。
【０００９】実際の測定結果として、ＩｎＰ基板上にＩ
ｎ0.53Ｇａ0.47Ａｓエピタキシャル層を成長した構造で
の深さ方向のキャリア濃度プロファイルを図１に示す。
キャリアは表面空乏化により、表面から約０．３μｍま
ではほとんどキャリアが存在せず、そこからエピタキシ
ャル層と基板との界面近傍にキャリアが存在している。
このキャリアは、基板とエピタキシャル層の界面の不純
物や欠陥により生じたものであり、このキャリアを電気
的特性として評価することにより、ＩｎＰ半導体の表面
状態や、前処理、清浄化処理条件などの評価が可能とな
る。
ｎ0.53Ｇａ0.47Ａｓエピタキシャル層を成長した構造で
の深さ方向のキャリア濃度プロファイルを図１に示す。
キャリアは表面空乏化により、表面から約０．３μｍま
ではほとんどキャリアが存在せず、そこからエピタキシ
ャル層と基板との界面近傍にキャリアが存在している。
このキャリアは、基板とエピタキシャル層の界面の不純
物や欠陥により生じたものであり、このキャリアを電気
的特性として評価することにより、ＩｎＰ半導体の表面
状態や、前処理、清浄化処理条件などの評価が可能とな
る。
【００１０】なお、キャリアの電気的特性の評価を、Va
n der Pauw法によるホ−ル測定により行う場合には、Ｉ
ｎＧａＡｓ層の膜厚を０．３μｍ未満にすると高抵抗の
ため測定が困難となるので、膜厚を０．３μｍ以上とす
ることが望ましい。また、ＩｎＰ半導体に格子整合する
組成として移動度の比較的大きいＩｎＧａＡｓ系エピタ
キシャル層を用いることで高い精度の評価が可能となっ
ている。
n der Pauw法によるホ−ル測定により行う場合には、Ｉ
ｎＧａＡｓ層の膜厚を０．３μｍ未満にすると高抵抗の
ため測定が困難となるので、膜厚を０．３μｍ以上とす
ることが望ましい。また、ＩｎＰ半導体に格子整合する
組成として移動度の比較的大きいＩｎＧａＡｓ系エピタ
キシャル層を用いることで高い精度の評価が可能となっ
ている。
【００１１】
【実施例】以下、半絶縁性Ｆｅド−プＩｎＰ半導体基板
の前処理条件を評価する方法を実施例として説明する。
本発明の評価方法により、半絶縁性Ｆｅド−プＩｎＰ基
板上にＭＢＥ法を用いてにＩｎ0.53Ｇａ0.47Ａｓ層の成
長を行い、その電気的特性の評価を行った。ＩｎＰ基板
の前処理条件の違いによる基板とエピタキシャル層の界
面の不純物量の変化を本発明による評価とＳＩＭＳ分析
による評価との比較を行った。
の前処理条件を評価する方法を実施例として説明する。
本発明の評価方法により、半絶縁性Ｆｅド−プＩｎＰ基
板上にＭＢＥ法を用いてにＩｎ0.53Ｇａ0.47Ａｓ層の成
長を行い、その電気的特性の評価を行った。ＩｎＰ基板
の前処理条件の違いによる基板とエピタキシャル層の界
面の不純物量の変化を本発明による評価とＳＩＭＳ分析
による評価との比較を行った。
【００１２】ＩｎＰ基板の前処理方法として、硫酸系の
エッチャントを用いた場合とリン酸系のエッチャントを
用いた場合について評価を行った。前処理を行った基板
をＭＢＥ装置内に導入し、前処理室において基板温度約
１００℃で約１時間の脱ガス処理を行った後に成長室へ
基板を搬送した。
エッチャントを用いた場合とリン酸系のエッチャントを
用いた場合について評価を行った。前処理を行った基板
をＭＢＥ装置内に導入し、前処理室において基板温度約
１００℃で約１時間の脱ガス処理を行った後に成長室へ
基板を搬送した。
【００１３】ＩｎとＧａの蒸発源セルは、Ｉｎの組成が
０．５３、Ｇａの組成が０．４７となる様に温度を調整
した。また、Ａｓの蒸発源セルは分子線強度がフラック
スモニタの値で、２．０ｍＰａ(0.002Pa)となるように
温度を調整した。成長室に移動したＩｎＰ基板にＡｓ4
分子線を照射しながら５００℃まで昇温した。この後、
基板清浄化温度まで昇温し、５分間の基板清浄化処理を
行った。基板前処理の異なる基板に対して、基板清浄化
温度を５５０℃および５００℃とした。基板清浄化を行
ったＩｎＰ基板を成長温度の５００℃とし、温度が安定
してからＩｎとＧａの蒸発源セルのシャッタ−を開けて
ＩｎＧａＡｓ層の成長を行った。ＩｎＧａＡｓ層の膜厚
は０．６μｍとし、組成はＩｎ0.53Ｇａ0.47Ａｓであ
る。
０．５３、Ｇａの組成が０．４７となる様に温度を調整
した。また、Ａｓの蒸発源セルは分子線強度がフラック
スモニタの値で、２．０ｍＰａ(0.002Pa)となるように
温度を調整した。成長室に移動したＩｎＰ基板にＡｓ4
分子線を照射しながら５００℃まで昇温した。この後、
基板清浄化温度まで昇温し、５分間の基板清浄化処理を
行った。基板前処理の異なる基板に対して、基板清浄化
温度を５５０℃および５００℃とした。基板清浄化を行
ったＩｎＰ基板を成長温度の５００℃とし、温度が安定
してからＩｎとＧａの蒸発源セルのシャッタ−を開けて
ＩｎＧａＡｓ層の成長を行った。ＩｎＧａＡｓ層の膜厚
は０．６μｍとし、組成はＩｎ0.53Ｇａ0.47Ａｓであ
る。
【００１４】成長したエピタキシャル基板（Ｉｎ0.53Ｇ
ａ0.47Ａｓエピタキシャル層／ＩｎＰ基板）から５ｍｍ
角の試料を切り出し、Ｉｎドットを電極として、４００
℃、４分間のオ−ミックアニ−ルを行なった。その試料
をVan der Pauw法によりホ−ル測定を行ない、単位面積
当たりのキャリア濃度であるシ−トキャリア濃度と移動
度を求めた。また、比較のため各々のサンプルについて
ＳＩＭＳ分析を行った。
ａ0.47Ａｓエピタキシャル層／ＩｎＰ基板）から５ｍｍ
角の試料を切り出し、Ｉｎドットを電極として、４００
℃、４分間のオ−ミックアニ−ルを行なった。その試料
をVan der Pauw法によりホ−ル測定を行ない、単位面積
当たりのキャリア濃度であるシ−トキャリア濃度と移動
度を求めた。また、比較のため各々のサンプルについて
ＳＩＭＳ分析を行った。
【００１５】異なる基板前処理条件での基板清浄化温度
と試料のシートキャリア濃度および移動度の関係を図２
および図３に示す。この結果から、リン酸系のエッチャ
ントを用いた方がシ−トキャリア濃度が低く、かつ移動
度が大きいことがわかる。ここで、基板清浄化温度が同
一で、基板前処理条件の異なる試料のＳＩＭＳ分析結果
を図４に示す。図４において、（ａ）はリン酸系のエッ
チャントを用いた場合、（ｂ）は硫酸系のエッチャント
を用いた場合を示しており、リン酸系のエッチャントを
用いた試料の方が界面の酸素量は小さくなっており、良
い特性の界面が得られていることがわかる。
と試料のシートキャリア濃度および移動度の関係を図２
および図３に示す。この結果から、リン酸系のエッチャ
ントを用いた方がシ−トキャリア濃度が低く、かつ移動
度が大きいことがわかる。ここで、基板清浄化温度が同
一で、基板前処理条件の異なる試料のＳＩＭＳ分析結果
を図４に示す。図４において、（ａ）はリン酸系のエッ
チャントを用いた場合、（ｂ）は硫酸系のエッチャント
を用いた場合を示しており、リン酸系のエッチャントを
用いた試料の方が界面の酸素量は小さくなっており、良
い特性の界面が得られていることがわかる。
【００１６】このように、本発明による評価方法を用い
ることにより、ＳＩＭＳ等の煩雑な分析手段を用いるこ
となく、基板とエピタキシャル層の界面の特性および異
なった基板前処理方法によるＩｎＰ基板表面の評価を簡
便に行うことができた。
ることにより、ＳＩＭＳ等の煩雑な分析手段を用いるこ
となく、基板とエピタキシャル層の界面の特性および異
なった基板前処理方法によるＩｎＰ基板表面の評価を簡
便に行うことができた。
【００１７】また、同様に測定した、種々の条件で処理
したＩｎＰ基板とエピタキシャル層の界面の不純物濃度
とシートキャリア濃度との関係を図５に示す。本実施例
では、基板とエピタキシャル層の界面の主な残留不純物
は酸素であるので、界面の酸素量とシートキャリア濃度
の関係を示した。この図から明らかなように、界面の酸
素量とシートキャリア濃度はよい対応関係を示してお
り、本発明による評価方法を用いることにより、基板と
エピタキシャル層の界面の特性およびＩｎＰ基板表面の
評価を簡便に行えることがわかる。
したＩｎＰ基板とエピタキシャル層の界面の不純物濃度
とシートキャリア濃度との関係を図５に示す。本実施例
では、基板とエピタキシャル層の界面の主な残留不純物
は酸素であるので、界面の酸素量とシートキャリア濃度
の関係を示した。この図から明らかなように、界面の酸
素量とシートキャリア濃度はよい対応関係を示してお
り、本発明による評価方法を用いることにより、基板と
エピタキシャル層の界面の特性およびＩｎＰ基板表面の
評価を簡便に行えることがわかる。
【００１８】
【発明の効果】以上説明したように、本発明によるＩｎ
Ｐ半導体表面および界面の評価方法は、実質的に絶縁体
であるＩｎＰ半導体の表面に、実質的に不純物を含有せ
ず、ＩｎＰに格子整合するＩｎＧａＡｓエピタキシャル
層を、該エピタキシャル層の表面準位により形成される
空乏層の厚さ以下の厚さに成長し、前記ＩｎＰ半導体と
の界面を含んだ該エピタキシャル層におけるキャリアの
移動度および単位面積あたりのキャリア濃度の少なくと
も一方を測定するものである。
Ｐ半導体表面および界面の評価方法は、実質的に絶縁体
であるＩｎＰ半導体の表面に、実質的に不純物を含有せ
ず、ＩｎＰに格子整合するＩｎＧａＡｓエピタキシャル
層を、該エピタキシャル層の表面準位により形成される
空乏層の厚さ以下の厚さに成長し、前記ＩｎＰ半導体と
の界面を含んだ該エピタキシャル層におけるキャリアの
移動度および単位面積あたりのキャリア濃度の少なくと
も一方を測定するものである。
【００１９】測定されるキャリアの移動度および単位面
積あたりのキャリア濃度は、エピタキシャル層成長前の
ＩｎＰ半導体表面およびＩｎＰ半導体とエピタキシャル
層との界面での特性を反映したものである。したがっ
て、ＳＩＭＳ分析等の煩雑な分析手段を用いることな
く、ＩｎＰ半導体表面およびＩｎＰ半導体とエピタキシ
ャル層との界面での特性を簡便に評価することができ
る。
積あたりのキャリア濃度は、エピタキシャル層成長前の
ＩｎＰ半導体表面およびＩｎＰ半導体とエピタキシャル
層との界面での特性を反映したものである。したがっ
て、ＳＩＭＳ分析等の煩雑な分析手段を用いることな
く、ＩｎＰ半導体表面およびＩｎＰ半導体とエピタキシ
ャル層との界面での特性を簡便に評価することができ
る。
【００２０】特に、本発明はＩｎＰ半導体基板の基板清
浄化条件などの最適化の実験において有効である。Ｉｎ
Ｐ半導体とエピタキシャル層の界面の不純物については
単位表面積あたりのキャリア濃度から、ＩｎＰ半導体と
エピタキシャル層の界面の格子欠陥などについては、そ
の移動度から評価をすることができる。
浄化条件などの最適化の実験において有効である。Ｉｎ
Ｐ半導体とエピタキシャル層の界面の不純物については
単位表面積あたりのキャリア濃度から、ＩｎＰ半導体と
エピタキシャル層の界面の格子欠陥などについては、そ
の移動度から評価をすることができる。
【図１】ＩｎＰ基板上にＩｎ0.53Ｇａ0.47Ａｓエピタキ
シャル層を成長した構造での深さ方向のキャリア濃度プ
ロファイルを示す図である。
シャル層を成長した構造での深さ方向のキャリア濃度プ
ロファイルを示す図である。
【図２】本発明の実施例による、異なった基板前処理条
件での基板清浄化温度と試料のシ−トキャリア濃度との
関係を示す図である。
件での基板清浄化温度と試料のシ−トキャリア濃度との
関係を示す図である。
【図３】本発明の実施例による、異なった基板前処理条
件での基板清浄化温度と試料の移動度との関係を示す図
である。
件での基板清浄化温度と試料の移動度との関係を示す図
である。
【図４】異なる基板前処理方法による試料のＳＩＭＳに
よる深さ方向の不純物分析結果を示す図である。
よる深さ方向の不純物分析結果を示す図である。
【図５】本発明の実施例による試料のシ−トキャリア濃
度とＳＩＭＳ分析による酸素イオン濃度との関係を示す
図である。
度とＳＩＭＳ分析による酸素イオン濃度との関係を示す
図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−143264（ＪＰ，Ａ) 特開 平５−166908（ＪＰ，Ａ) 特開 昭64−41272（ＪＰ，Ａ) 特開 平４−82246（ＪＰ，Ａ) 特開 平４−102336（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 C30B 29/40
Claims (1)
- 【請求項１】 実質的に絶縁体であるＩｎＰ半導体の表
面に、実質的に不純物を含有せず、ＩｎＰに格子整合す
るＩｎＧａＡｓエピタキシャル層を、該エピタキシャル
層の表面準位により形成される空乏層の厚さ以下の厚さ
に成長し、前記ＩｎＰ半導体との界面を含んだ該エピタ
キシャル層におけるキャリアの移動度および単位面積あ
たりのキャリア濃度の少なくとも一方を測定することを
特徴としたＩｎＰ半導体表面および界面の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11853292A JP3218374B2 (ja) | 1992-04-13 | 1992-04-13 | ＩｎＰ半導体表面および界面の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11853292A JP3218374B2 (ja) | 1992-04-13 | 1992-04-13 | ＩｎＰ半導体表面および界面の評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291371A JPH05291371A (ja) | 1993-11-05 |
| JP3218374B2 true JP3218374B2 (ja) | 2001-10-15 |
Family
ID=14738929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11853292A Expired - Lifetime JP3218374B2 (ja) | 1992-04-13 | 1992-04-13 | ＩｎＰ半導体表面および界面の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218374B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4207976B2 (ja) | 2006-05-17 | 2009-01-14 | 住友電気工業株式会社 | 化合物半導体基板の表面処理方法、および化合物半導体結晶の製造方法 |
| JP4765157B2 (ja) * | 1999-11-17 | 2011-09-07 | 株式会社デンソー | 半導体基板の製造方法 |
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