JP3397576B2 - メモリチェック方法及びその装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータシステ
ムに組込まれたＤＡＲＭ等のメモリ素子の動作確認を行
うメモリチェック方法およびメモリチェック装置に関す
る。

【０００２】

【従来の技術】コンピュータシステムに組込まれる半導
体メモリ素子としては、ＲＯＭ，ＳＲＡＭ，ＤＲＡＭ等
の複数種類ある。そして、これらのメモリ素子をコンピ
ュータシステムに組込む前には、このメモリ素子が正常
に動作するか否かを確認する必要がある。

【０００３】このメモリ素子の一般的動作試験方法とし
ては、このメモリ素子の各アドレスで指定される各デー
タ領域にテストデータを書込んで、その後に同一データ
領域に書込んだテストデータを読出して、この読出され
たテストデータが書込んだテストデータに一致している
ことを確認していた。

【０００４】なお、各データ領域へ書込むテストデータ
としては、全て同一データではなくて、ランダムデー
タ，インクリメントデータ，ビットシフトデータ等が一
般的に採用される。

【０００５】そして、読出したテストデータが書込んだ
テストデータに一致しない場合は、このメモリ素子に何
等かの異常が存在するので、該当データ領域の前後のア
ドレスが指定するデータ領域に対するテスト結果等を参
照して、データ端子の接続状態に異常が存在するのか、
アドレス端子に異常が存在するのか、さらに内部の単位
記憶セル自体に異常が存在するのかを試験者が判断して
いた。

【０００６】また、近年大容量のＤＲＡＭがコンピュー
タシステムに組込まれる。このようなＤＲＡＭにおいて
は、このＤＲＡＭの各データ領域を指定するアドレスは
例えばＣＰＵから時分割して与えられる。したがって、
ＤＲＡＭのアドレス端子が上位アドレスと下位アドレス
とで共有されている。

【０００７】図７は、このようなＤＲＡＭの動作をチェ
ックするメモリチェック装置の概略構成図である。試験
対象のメモリ素子としてのＤＲＡＭ１のデータ端子ＴＤ
０〜ＴＤ７にＣＰＵ２からデータＤ０〜Ｄ７がアクセス
される。また、ＤＲＡＭ１のアドレス端子ＴＡ０〜ＴＡ
７はセレクタ回路３を介してＣＰＵ２からアドレスＡ０
〜Ａ１５が印加される。

【０００８】具体的には、ＣＰＵ２は、最初に選択信号
ＳＥＬでセレクタ回路３を下位アドレス側に設定して、
下位アドレスＡ０〜Ａ７をＤＲＡＭ１のアドレス端子Ｔ
Ａ０〜ＴＡ７へ印加し、次に選択信号ＳＥＬでセレクタ
回路３を上位アドレス側に設定して、上位アドレスＡ０
〜Ａ７をＤＲＡＭ１のアドレス端子ＴＡ０〜ＴＡ７へ印
加する。このようなメモリチェック装置においても、経
験豊かな試験者が、上述した試行錯誤手法で、異常発生
箇所を推定していた。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
たメモリチェック方法においては、不一致データが発見
された場合、上述したように、経験者が、多くのテスト
に対する試行錯誤を繰返して、経験と勘とでメモリ素子
の異常箇所を特定していた。

【００１０】したがって、正しい異常箇所を発見するに
は多大の時間と労力とを必要とし、かつ、このメモリチ
ェック作業に不慣れな者は異常箇所を簡単に特定できな
い問題がある。

【００１１】特に、図７に示すアドレスが時分割されて
アドレス端子ＴＡ０〜ＴＡ７に２回に亘って印加される
ＤＲＡＭ１に対するメモリチェック方法においては、例
えば、一つのアドレス端子に異常が発生すると、ＣＰＵ
２側から見ると、２つのアドレスビット値が異常であ
る。そのため、ＣＰＵ２側から２つのアドレスビット値
が異常であるアドレスが指定するデータ領域にテストデ
ータが書込まれるために、異常発生箇所を特定するの非
常に煩雑となり、実際問題として、正確に異常発生箇所
を特定できない問題が生じる。

【００１２】本発明はこのような事情に鑑みてなされた
ものであり、メモリ素子の各データ領域に書込むテスト
データの各ビットデータを、該当データ領域のアドレス
を構成する各アドレスビットの各値に応じて設定するこ
とによって、読出テストデータと書込テストデータとの
間に不一致が発生した場合に、メモリ素子における異常
原因を簡単に特定できるメモリチェック方法及びメモリ
チェック装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明は、メモリ素子の
各データ領域に複数ビットデータからなるテストデータ
を書込み、この書込んだテストデータを読出して、読出
したテストデータと書込んだテストデータとを比較対照
することによってメモリ素子の動作確認を行うメモリチ
ェック方法に適用される。

【００１４】そして、上記課題を解消するために本発明
のメモリチェック方法においては、メモリ素子の各デー
タ領域に書込む各テストデータを構成する各ビットデー
タを、該当データ領域のアドレスを構成する所定数のア
ドレスビットのうちの複数のアドレスビットの値を論理
処理して２値化したビットデータで構成している。但
し、各ビットデータを得るための各複数のアドレスビッ
トは、各ビットデータ毎に互いに異なる組合せのアドレ
スビットからなるグループに所属するアドレスビットで
ある。

【００１５】また、別の本発明は、メモリ素子の各デー
タ領域に対して複数ビットデータからなるテストデータ
を書込み、かつ読出すことによってメモリ素子の動作確
認を行うメモリチェック装置に適用される。

【００１６】そして、本発明のメモリチェック装置にお
いては、メモリ素子の各データ領域に書込む各テストデ
ータを構成する各ビットデータ毎に互いに異なるアドレ
スビットのグループを記憶するデータ生成テーブルと、
メモリ素子のアドレスを指定したテストデータの書込要
求に応じて、テストデータを構成する各ビットデータ
を、データ生成テーブル内の自己に対応するグループを
構成する各アドレスビットに対応する指定したアドレス
の各アドレスビットの値を論理処理して２値化して得る
ビットデータ算出手段と、このビットデータ算出手段で
算出されたビットデータを配列してなるテストデータを
アドレスが指定するデータ領域へ書込むテストデータ書
込手段と、データ領域から書込まれたテストデータを読
出すテストデータ読出手段と、少なくとも、読出された
テストデータと書込んだテストデータとが複数のビット
データで不一致の場合は、この各不一致ビットデータに
対応するデータ生成テーブルに記憶されている各グルー
プに所属する各アドレスビットからメモリ素子の異常発
生端子を特定する異常発生端子判定手段とを備えてい
る。

【００１７】さらに、別の発明においては、上述した発
明のメモリチェック装置に対して、ビットデータ算出手
段で算出されたビットデータを配列してなるテストデー
タに対して異なるビット配列のテストデータを作成する
テストデータ変更手段と、このテストデータ変更手段に
て作成されたテストデータを用いて前記テストデータ書
込手段、テストデータ読出手段及び異常発生端子判定手
段を再実行させる再チェック手段とを付加している。

【００１８】このように構成されたメモリチェック方法
においては、メモリ素子の各データ領域へ書込まれるテ
ストデータを構成する各ビットデータは、該当データ領
域を構成するアドレスを構成する所定数のアドレスビッ
トのうちの複数のアドレスビットの値を論理処理した２
値化したデータである。しかも、各複数のアドレスビッ
トは、各ビットデータ毎に異なるアドレスビットのグル
ープに所属するアドレスビットである。

【００１９】今、メモリ素子の異常が１つのアドレス端
子又は１つのデータ端子等の只１つの端子に起因すると
仮定する。そして、例えば一つのアドレス端子に異常が
存在する場合、該当アドレス端子に異なる［０］又は
［１］のアドレスビットの値を印加したとしても、メモ
リ素子にはいずれか一方の値のみしか印加されない。し
たがって、一つのデータ領域に対して見かけ上２つのア
ドレス値が存在することになり、先に第１のアドレス値
を指定して該当デーテ領域に書込まれたテストデータ
は、後に第２のアドレス値を指定して同一デーテ領域に
書込まれた別のテストデータによって書替えられてしま
う。

【００２０】この場合、当然、第１のアドレスを指定し
たデータ領域の書込データと読出データとが不一致にな
る。不一致のテストデータのうちの誤ったビットデータ
が関係するアドレスビットのグループが特定される。そ
して、２個以上のビットデータが誤りである場合は、２
個以上の互いの異なるグループが特定される。したがっ
て、誤ったビットデータに関係する各グループに共通す
るアドレスビットに対応するアドレス端子が異常発生端
子と特定できる。

【００２１】このように、各ビットデータに対応するグ
ループに所属する複数のアドレスビットの組合せは各グ
ルーブ毎に異なるので、多くのグループが特定される
と、異常発生端子が確実に特定される。

【００２２】また、メモリ素子における各アドレス端子
において、一つのアドレス端子が下位アドレスビットと
上位アドレスビットとの２種類のアドレスビットのアド
レス端子を共用する場合、一つのアドレス端子に異常が
発生すると、このアドレス端子に割付けられた２つのア
ドレスビットがそれぞれ組込まれた各グループに対応す
る各ビットデータに異常が発生する。

【００２３】したがって、読出したテストデータにおけ
る異常が発生した各ビットデータを作成するためのアド
レスビットが共通に所属する複数のグループが特定され
る。アドレス端子を共用する上位ビットと下位ビットと
の関係は既知であるので、特定された複数のグループに
それぞれ所属するアドレスビットから対となる上位ビッ
トと下位ビットが特定され、この一対のアドレスビット
から異常発生のアドレス端子が特定できる、なお、複数
のデータ領域から読出したテストデータにおける一つの
同一ビットデータに誤りが集中して発生した場合は、該
当ビットデータに対応するデータ端子が異常発生端子と
特定できる。

【００２４】このように、各テータ領域に書込むテスト
データの各ビットデータを該当データ領域のアドレスを
構成する所定数のアドレスビットのうちの複数アドレス
ビットの値を論理処理して設定することによって、デー
タ端子及びアドレス端子を区別して簡単に異常端子を特
定できる。

【００２５】さらに別の発明のメモリチェック装置にお
いては、前記メモリ素子の各データ領域に書込む各テス
トデータを構成する各ビットデータ毎に互いに異なるア
ドレスビットのグループをデータ生成テーブルに記憶保
持している。

【００２６】そして、各データ領域にテストデータを書
込む場合は、このテストデータを構成する各ビットデー
タが前記データ生成テーブルに記憶されている各グルー
プを用いて作成される。

【００２７】さらに、別の発明においては、メモリ素子
に対して互いにビット配列が異なる２種類のテストデー
タでもって動作チェックが実施されることになる。した
がって、メモリ素子を構成する１ビットの値を記憶する
各単位記憶セルに対して［１］と［０］との２種類のデ
ータで書込み・読出が実施される確率が高くなり、アド
レス端子，ダータ端子の異常検出以外にも、各単位記憶
セル自体の異常も検出できる。

【００２８】

【発明の実施の形態】以下本発明の一実施形態を図面を
用いて説明する。図１は実施形態のメモリチェック方法
を採用したメモリチェック装置の概略構成を示すブロッ
ク図である。

【００２９】メモリチェック装置内のアドレスバス４及
びデータバス５に対して、各種処理業務を実行するＭＰ
Ｕ（マイクロプロセッサ）６，各種固定データを記憶す
るＲＯＭ７，各種可変データを記憶するＲＡＭ８、及び
チェック対象としてのＤＲＡＭ９が接続されている。な
お、ＤＲＡＭ９の各データ端子ＴＤ０〜ＴＤ７は図示し
ないＲＡＭソケットを介して直接データバス４に接続さ
れているが、ＤＲＡＭ９の各アドレス端子ＴＡ０〜ＴＡ
７は前記図示しないＲＡＭソケット及びセレクタ回路１
０を介してアドレスバス５に接続されている。

【００３０】データバス４はＤ０〜Ｄ７の８ビット構成
であり、アドレスバス５はＡ０〜Ａ１５の１６ビット構
成である。ＭＰＵ６は２¹⁶個のアドレス領域を指定可能
であり、０〜２⁸ までの各データ値を扱い可能できる。

【００３１】チェック対象としてのＤＲＡＭ９は、前述
したＤＲＡＭ１と同様に、図４に示ように、内部にＡ０
〜Ａ１５の１６ビットのアドレスＡＤで指定可能な２¹⁶
個のデータ領域９ａが形成されている。各データ領域９
ａ内に対してＤ０〜Ｄ７の８ビットのデータＤを書込可
能である。

【００３２】そして、ＭＰＵ６がＤＲＡＭ９の一つのデ
ータ領域９ａを指定する場合は、最初に選択信号ＳＥＬ
でセレクタ回路１０を下位アドレス側に設定して、下位
アドレスＡ０〜Ａ７をＤＲＡＭ９のアドレス端子ＴＡ０
〜ＴＡ７へ印加し、次に選択信号ＳＥＬでセレクタ回路
１０を上位アドレス側に設定して、上位アドレスＡ０〜
Ａ７をＤＲＡＭ９のアドレス端子ＴＡ０〜ＴＡ７へ印加
する。

【００３３】ＲＡＭ８内には、図２に示すように、チェ
ック対象のＤＲＡＭ９における２¹⁶個のデータ領域９ａ
の各アドレスＡＤ毎に、該当データ領域９ａへ書込んだ
Ｄ０〜Ｄ７の８ビットからなる書込テストデータＤＷ
と、該当データ領域９ａから読出した読出テストデータ
ＤＲを記憶するデータメモリ１３が形成されている。

【００３４】ＲＯＭ７内には、各種試験用のプログラム
を記憶するプログラムメモリ１１及びチェック対象のＤ
ＲＡＭ９の各領域９ａに書込むテストデータ（書込テス
トデータＤＷ）を作成するためのデータ生成テーブル１
２が形成されている。

【００３５】図３はデータ生成テーブル１２の記憶内容
を示す図である。テストデータＤＷを形成する８個の各
ビットデータＤ０〜Ｄ７毎に、このＤＲＡＭ９に指定可
能なアドレスＡＤを構成するＡ０〜Ａ１５の１６個のア
ドレスビットのうちの○印で示す複数のアドレスビット
のグループ１２ａが記憶されている。このアドレスビッ
トの各グループ１２ａは、各ビットデータＤ０〜Ｄ７毎
に互いに異なる組合せのアドレスビットで構成されてい
る。

【００３６】このように構成されたデータ生成テーブル
１２において、各データ領域９ａを指定するアドレスＡ
Ｄを構成するＡ０〜Ａ１５の各アドレスビット側から見
ると、各アドレスビットＡ０〜Ａ１５の各値が影響を与
えるビットデータが特定される。このデータ生成テーブ
ル１２においては、各アドレスビットＡ０〜Ａ１５が影
響を与えるビットデータはそれぞれ○印で示す３個であ
り、この○印で示す３個の組合せパータンは各アドレス
ビットＡ０〜Ａ１５毎に、互いに異なるビットデータか
ら構成されている。

【００３７】このように構成されたメモリチェック装置
におけるＭＰＵ６はＲＯＭ７のプログラムメモリ１１に
記憶された試験用プログラムに従って図５に示すＤＲＡ
Ｍ９に対するテストデータの書込・読出処理を実行す
る。

【００３８】図５の流れ図が開始され、Ｓ（プログラム
・ステップ）１において、ＤＲＡＭ９の各データ領域９
ａを特定する０〜２¹⁶のアドレス・インデックスｉを０
の初期に設定する。そして、Ｓ２にて、このアドレス・
インデックスｉのアドレスＡＤを構成する１６個のアド
レスビットＡ０〜Ａ１５の各値を特定する。

【００３９】次に、このアドレスＡＤ（＝ｉ）に書込む
テストデータＤＷの各ビットデータＤ０〜Ｄ７を特定す
るデータ・インデックスｊを０の初期値に設定する（Ｓ
３）。そして、データ生成テーブル１２内の、ｊ番目の
ビットデータの横一行の欄に所属する○印で示すグルー
プ１２ａに所属する各アドレスビットを抽出する。そし
て、前述したＳ２で特定した該当データ領域９ａのアド
レスを示す１６個のアドレスビットＡ０〜Ａ１５のうち
の前記グループ１２ａに所属する各アドレスビットの各
値を抽出する（Ｓ４）。

【００４０】そして、この抽出した全部のビット値に対
する排他的論理輪（ＥＸＯＲ）値を算出して、この値を
該当ビットデータのデータ値Ｄｊとする（Ｓ５）。以上
で書込テストデータＤＷを構成する７つのビットデータ
Ｄ０〜Ｄ７のうちの一つのビットデータＤｊが決まった
ので、データ・インデックスｊに１を加算して（Ｓ
７）、Ｓ４へ戻り、更新後のデータ・インデックスｊが
指定するビットデータＤｊの算出処理を開始する。

【００４１】Ｓ７にて、加算後のデータ・インデックス
ｊが７を越えると、一つの書込テストデータＤＷが特定
されたので、この書込テストデータＤＷｉ［Ｄ０，Ｄ
１，…，Ｄ７］をアドレスＡＤ＝ｉのデータ領域９ａへ
書込む。同時に、データメモリ１３の該当アドレスＡＤ
＝ｉの書込データ領域へ書込む（Ｓ１０）。

【００４２】以上でｉ番目のデータ領域９ａに対するテ
ストデータＤＷｉの書込処理が終了したので、アドレス
・インデックスｉを更新して（Ｓ１１）、Ｓ２へ戻り、
更新後のアドレス・インデックスｉに対応するデータ領
域９ａに書込むテストデータＤＷｉの算出処理を開始す
る。

【００４３】Ｓ１２にて、更新後のアドレス・インデッ
クスｉが最終アドレスＡＤ_E に対応する最終アドレス・
インデックスｉ_E を越えると、チェック対象のＤＲＡＭ
９の全てのデータ領域９ａに対するテストデータＤＷの
書込処理が終了したので、Ｓ１３へ進み、アドレス・イ
ンデックスｉを０の初期値に設定して、各データ領域９
ａに書込んたテストデータＤＷの読出処理を開始する。

【００４４】Ｓ１４にて、アドレス・インデックスｉが
指定するアドレスＡＤ＝ｉのデータ領域９ａのテストデ
ータＤＷｉを読出テストデータＤＲｉ［Ｄ０，Ｄ１，
…，Ｄ７］として読出して（Ｓ１４）、この読出したテ
ストデータＤＲｉをデータメモリ１３の該当アドレスＡ
Ｄｉの読出データ領域へ書込む（Ｓ１５）。そして、ア
ドレス・インデックスｉに１を加算して（Ｓ１６）、Ｓ
１４へ戻り、加算後のアドレス・インデックスｉが指定
するアドレスＡＤ＝ｉのデータ領域９ａのテストデータ
の読出処理を開始する。

【００４５】Ｓ１７にて、更新後のアドレス・インデッ
クスｉが最終アドレスＡＤ_E に対応する最終アドレス・
インデックスｉ_E を越えると、チェック対象のＤＲＡＭ
９の全てのデータ領域９ａのテストデータＤＷの読出処
理が終了したので、このテストデータの書込・読出処理
を終了する。

【００４６】次に、データ生成テーブル２を用いたテス
トデータの具体的作成方法を例を用いて説明する。例え
ば、０番目（ｉ＝０）のデータ領域９ａに書込むテスト
データＤＷを算出するとする。このデータ領域９ａのア
ドレスＡＤを構成する各アドレスビットＡ０〜Ａ１５の
各値は全て［０］である。

【００４７】したがって、テストデータＤＷを構成する
８個のビットデータＤ０〜Ｄ８の先頭（ｊ＝０）のビッ
トデータＤ０は、該当ビットデータＤ０に対応するグル
ープ１２ａに所属する６つのアドレスビットＡ０，Ａ
１．Ａ２．Ａ４，Ａ５，Ａ７の各値の排他的論理輪値で
ある。前述したように、各値は全て［０］値で等しいの
で、排他的論理輪値は［０］となる。したがって、ビッ
トデータＤ０は［０］となる。同様に、２番目（ｊ＝
１）のビットデータＤ０も［０］となる。このように全
てのビットデータＤ０〜Ｄ７は［０］となる。

【００４８】よって、図４に示すように、アドレスＡＤ
＝［０，０，…，０］のデータ領域９ａに書込まれるテ
ストデータＤＷは［０，０，…，０］となる。次に、１
番目（ｉ＝１）のデータ領域９ａに書込むテストデータ
ＤＷを算出するとする。このデータ領域９ａのアドレス
を構成する各アドレスビットＡ０〜Ａ１５の各値におい
て、Ａ０が［１］であるが、その他は全て［０］であ
る。

【００４９】テストデータＤＷを構成する８個のビット
データＤ０〜Ｄ８の先頭（ｊ＝０）のビットデータＤ０
は、６つのアドレスビットＡ０，Ａ１．Ａ２．Ａ４，Ａ
５，Ａ７の各値の排他的論理輪値である。この場合、Ａ
０のみが［１］であるので、排他的論理輪値は［１］と
なる。２番目（ｊ＝１）のビットデータＤ１において
は、Ａ０，Ａ１．Ａ３．Ａ４，Ａ６のうちＡ０のみが
［１］となる。したがって、排他的論理輪値は［１］と
なり、ビットデータＤ１は［１］となる。同様に、３番
目（ｊ＝２）のビットデータＤ２も［１］となる。

【００５０】しかし、３番目（ｊ＝２）以降の各ビット
データＤ２〜Ｄ７は、このビットデータＤ２〜Ｄ７の値
を算出する過程で、アドレスビットＡ０の値を使用しな
いので、それぞれ［０］となる。

【００５１】よって、図４に示すように、アドレスＡＤ
＝［０，０，…．０，１］のデータ領域９ａに書込まれ
るテストデータＤＷは［０，０，０，０，０．１，１，
１］となる。

【００５２】次に、ＭＰＵ６は、図６に示す流れ図に従
って、データ生成メモリ１３に記憶されている各テータ
領域９ａに対する書込テストデータＤＷ及び読出テスト
データＤＲからＤＲＡＭ９の異常発生端子の検出処理を
実行する。

【００５３】Ｑ１にて、データメモリ１３に記憶された
各テータ領域９ａの各書込テストデータＤＷｉと各読出
テストデータＤＲｉとをそれぞれ比較する。Ｑ２にて書
込テストデータＤＷｉに対して不一致の読出テストデー
タＤＲｉが存在しない場合は、このＤＲＡＭ９の全ての
アドレス端子ＴＡ０〜ＴＡ８及びデータ端子ＴＤ０〜Ｔ
Ｄ７は正常であると判断する。

【００５４】Ｑ２にて、不一致の読出テストデータＤＲ
ｉが存在すると、Ｑ３にて不一致データＤＲｉを構成す
る各ビットデータＤ０〜Ｄ７のうち、どのビットデータ
に誤りが発生しているかを調べる。誤りビットデータ数
が１で、同一ビットデータの値が常に［１］または
［０］に固定されている場合は（Ｑ４）、該当ビットデ
ータに対応するデータ端子を異常発生端子と判定する
（Ｑ５）。

【００５５】また、Ｑ５にて複数のビットデータに書込
テストデータＤＷの対応するビットデータに一致しない
誤りが存在する場合は、Ｑ６へ進み、該当ビットデータ
の生成に影響を与える各グループ１２ａをデータ生成テ
ーブル１２から抽出する（Ｑ６）。

【００５６】次に抽出した各グルーブ１２ａに共通に含
まれるアドレスビットを特定する（Ｑ７）。そして、こ
のアドレスビットに対応するアドレス端子を異常発生端
子と判定する（Ｑ８）。

【００５７】このように構成されたメモリチェック装置
において、例えば、アドレス端子ＴＡ０に異常が発生し
て、ＭＰＵ６がアドレスビットＡ０を［１］に指定して
も、［０］に指定しても、［０］かＤＲＡＭ９がへ入力
されるとする。

【００５８】この場合、最初に０番目（ｉ＝０）のデー
タ領域９ａへ前述したテストデータＤＷｉ［０，０，
…，０］が書込まれる。次に、２番目（ｉ＝１）の領域
９ａに２番目のテストデータＤＷｉ［０，０，０，０，
０．１，１，１］が書込まれる筈であるが、誤って１番
目（ｉ＝０）のデータ領域９ａこの２番目のテストデー
タが書込まれる。したがつて、１番目のデータ領域９ａ
の記憶内容が変化する。

【００５９】その結果、アドレスＡＤ＝０を指定した読
出テストデータＤＲと書込テストデータＤＷとの間でビ
ットデータＤ０，Ｄ１，Ｄ３に同時に誤りが発生する。
ビットデータＤ０，Ｄ１，Ｄ３に対応する各グループ１
２ａのうち全てに共通するアドレスビットはＡ０である
ので、このアドレスビットＡ０に対応するアドレス端子
ＴＡ０が異常発生端子であると特定できる。

【００６０】また、ＤＲＡＭ９のように、一つのアドレ
ス端子で下位アドレスビットと上位アドレスビットとの
２種類のアドレスビットのアドレス端子を共用する場合
において、例えばアドレス端子ＴＡ０に異常が発生した
場合は、下位のアドレスビットＡ０と上位のアドレスビ
ットＡ８との２つのアドレスビットＡ０，Ａ８に関係す
る各ビットデータＤ０，Ｄ１，Ｄ２，Ｄ５，Ｄ６，Ｄ７
に誤りが発生する。

【００６１】このような６つのグルーブ１２ａに同時所
属する一つのアドレスビットは存在しないので、アドレ
ス端子の共用関係を有した８個のアドレスビット対を６
つのグルーブ１２ａ内から探すとＡ０，Ａ８のアドレス
ビット対が特定される。したがって、このアドレスビッ
トＡ０，Ａ８に対応する一つのアドレス端子ＴＡ０が異
常端子と特定できる。

【００６２】さらに、例えば一つのデータ端子ＴＤ０に
異常か発生した場合は、多数のデータ領域９ａから読出
した各テストデータＤＲにおける一つの同一ビットデー
タＤＯに誤りが集中して発生するので、該当ビットデー
タＤ０に対応するデータ端子ＴＤ０が異常発生端子と特
定できる。

【００６３】このように、ＤＲＡＭ９に異常が発生して
いる場合は、データ端子及びアドレス端子を区別して簡
単に異常端子を特定できる。なお、本発明は上述した実
施形態に限定されるものではない。

【００６４】図３に示すデータ生成テーブル１２でチェ
ック対象のメモリ素子としてのＤＲＡＭ９の各データ領
域９ａに書込むテストデータＤＷｉは各アドレスＡＤ毎
に固定値である。この場合、ＤＲＡＭ９の各データ領域
９ａ内の１ビットの値を記憶する単位記憶セル自体に異
常が発生した場合は、この単位記憶セル異常を検出でき
ない場合がある。

【００６５】すなわち、各単位記憶セルに対して［１］
の値と［０］の値との両方の値を個別に書込んで、かつ
読出して両者を比較する必要があるが、固定値であると
いずれか一方のみのチェックとなる。

【００６６】したがって、上述した実施形態の手法で作
成した各書込テストデータＤＷを書込んで一連のチエッ
ク処理を実行した後に、下記（１）（２）（３）のいず
れか一つの手法又は複数の手法で再度各データ領域９ａ
に対するチェック処理を実施することによって、各単位
記憶セル自体の異常を確実に検出できる。

【００６７】（１） 先に実行した書込テストデータＤ
Ｗの［１］又は［０］の値を全て反転した状態の書込テ
ストデータＤＷａを作成して、この書込テストデータＤ
Ｗａで再チェックを実施する。

【００６８】（２） 先に実行した各アドレスＡＤに対
応する各書込テストデータＤＷを１アドレス分シフト
（ローテート）させた書込テストデータＤＷｂを作成し
て、この書込テストデータＤＷｂで再チェックを実施す
る。

【００６９】（３） 先に実行した各アドレスＡＤに対
応する各書込テストデータＤＷ内における８つのデータ
ビットＤ０〜Ｄ７の値をシフト（ローテート）させた書
込テストデータＤＷｃを作成して、この書込テストデー
タＤＷｃで再チェックを実施する。

【００７０】

【発明の効果】以上説明したように、本発明のメモリチ
ェック方法およびメモリチェック装置においては、メモ
リ素子の各データ領域に書込むテストデータの各ビット
データを、該当データ領域のアドレスを構成する各アド
レスビットのうちの複数のアドレスビットの各値に応じ
て設定し、かつこの複数のアドレスビットは各ビットデ
ータ毎に互いに異なる組合せのアドレスビットからなる
グループに所属させている。したがって、読出テストデ
ータと書込テストテータとの間に不一致が発生した場合
に、メモリ素子における各アドレス端子及び各データ端
子さらに単位記憶セルを指定した異常原因を簡単に精度
良く特定できる。

【図面の簡単な説明】

【図１】 本発明の一実施形態に係わるメモリチェック
方法を適用したメモリチェック装置の概略構成を示すブ
ロック図

【図２】 同メモリチェック装置に組込まれたデータメ
モリの記憶内容を示す図

【図３】 同メモリチェック装置に組込まれたデータ生
成テーブルの記憶内容を示す図

【図４】 同メモリチェック装置のチェック対象のＤＲ
ＡＭの各データ領域を示す図

【図５】 同メモリチェック装置の動作を示す図

【図６】 同じく同メモリチェック装置の動作を示す図

【図７】 従来のメモリチェック装置の概略構成を示す
ブロック図

【符号の説明】

４…データバス、５…アドレスバス、６…ＭＰＵ、７…
ＲＯＭ、８…ＲＡＭ、９…ＤＲＡＭ、９ａ…データ領
域、１０…セレクタ回路、１１…プログラムメモリ、１
２…データ生成テーブル、１２ａ…グループ、１３…デ
ータメモリ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 メモリ素子の各データ領域に複数ビット
   データからなるテストデータを書込み、この書込んだテ
   ストデータを読出して、読出したテストデータと前記書
   込んだテストデータとを比較対照することによって前記
   メモリ素子の動作確認を行うメモリチェック方法におい
   て、 前記メモリ素子の各データ領域に書込む各テストデータ
   を構成する各ビットデータは、該当データ領域のアドレ
   スを構成する所定数のアドレスビットのうちの複数のア
   ドレスビットの値を論理処理して２値化したビットデー
   タであり、かつ前記複数のアドレスビットは前記各ビッ
   トデータ毎に互いに異なる組合せのアドレスビットから
   なるグループに所属することを特徴とするメモリチェッ
   ク方法。
2. 【請求項２】 メモリ素子の各データ領域に対して複数
   ビットデータからなるテストデータを書込み、かつ読出
   すことによって前記メモリ素子の動作確認を行うメモリ
   チェック装置において、 前記メモリ素子の各データ領域に書込む各テストデータ
   を構成する各ビットデータ毎に互いに異なるアドレスビ
   ットのグループを記憶するデータ生成テーブルと、 前記メモリ素子のアドレスを指定したテストデータの書
   込要求に応じて、前記テストデータを構成する各ビット
   データを、前記データ生成テーブル内の自己に対応する
   グループを構成する各アドレスビットに対応する前記指
   定したアドレスの各アドレスビットの値を論理処理して
   ２値化して得るビットデータ算出手段と、 このビットデータ算出手段で算出されたビットデータを
   配列してなるテストデータを前記アドレスが指定するデ
   ータ領域へ書込むテストデータ書込手段と、 前記データ領域から前記書込まれたテストデータを読出
   すテストデータ読出手段と、 少なくとも、前記読出されたテストデータと書込んだテ
   ストデータとが複数のビットデータで不一致の場合は、
   この各不一致ビットデータに対応する前記データ生成テ
   ーブルに記憶されている各グループに所属する各アドレ
   スビットから前記メモリ素子の異常発生端子を特定する
   異常発生端子判定手段とを備えたことを特徴とするメモ
   リチェック装置。
3. 【請求項３】 前記ビットデータ算出手段で算出された
   ビットデータを配列してなるテストデータに対して異な
   るビット配列のテストデータを作成するテストデータ変
   更手段と、 このテストデータ変更手段にて作成されたテストデータ
   を用いて前記テストデータ書込手段、テストデータ読出
   手段及び異常発生端子判定手段を再実行させる再チェッ
   ク手段とを備えたことを特徴とする請求項２記載のメモ
   リチェック装置。