JPS63222400A - 記憶回路診断方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、記憶装置の記憶回路を診断する方式であって
、行及び列アドレスを上位と下位アドレスコードで指定
するアドレスの上位及び下位アドレスコードそれぞれが
すべて論理「０」のビットのコードと、１つのビットが
論理「１」で他のビットが論理ｒＯＪのコードからなる
第１コード群と、アドレスの上位及び下位アドレスコー
ドそれぞれがすべて論理「１」のビットコードと１つの
ビットが論理「０」で他のビットが論理「１」のコード
からなる第２コード群で構成され、第１コード群と第２
コード群からなる第３コード群の中から１つのコードを
選択して、そのコードをアドレスとして試験することに
よって、記憶回路の診断時間を短縮する。

〔産業上の利用分野〕

本発明は記憶装置の記憶素子回路を診断する記憶回路診
断方式に関するものである。

記憶装置はデータ処理システムの主要機器の１つで、そ
の記憶回路の多くは半導体記憶素子で構成されている。

その記憶回路は、第２図に示すような回路構成を有し、
入力するアドレスから行と列とのアドレスを設定して、
メモリアレイのアドレスに入力データを書き込み、ある
いは、メモリアレイに記憶されたデータを読み取って出
力する。

このような記憶素子回路に１ビツトのデータが記憶され
、複数個の記憶素子が並列に接続されて、複数ビットか
らなる記憶回路を構成する。

記憶装置の記憶容量の増大と、製造技術の進歩に伴って
、それを構成する半導体記憶素子に収容されたビット数
が増加した。

従って、この半導体記憶素子が正常の記憶機能を有する
ことを診断するための試験時間が多くかかるので、この
試験時間を短縮して、試験工程の能率を向上させること
が要望されてきた。

〔従来の技術〕

第１０図は、従来例の記憶回路を診断する回路の構成ブ
ロック図、第１１図は、第１０図の従来例の診断フロー
チャートを示す。

第１Ｏ図のように、診断回路は、診断回路を構成する各
回路を制御する診断制御回路１と、診断データを作成す
る診断データ作成回路２と、診断データを記憶する試験
記憶回路３と、データを比較する比較回路４とを備え、
記憶素子からなる記憶回路を被試験記憶回路５として診
断する。

以下、第１Ｏ図のフローチャートに従って従来例の処理
を説明する。

図のＯ付数字は、診断処理ステップを示す。

診断制御回路１によって被試験記憶回路５のアドレスを
設定する（ステップ１）。

被試験記憶回路５の指定されたアドレスに対し゛Ｃ１診
断データ作成回路２で作成された診断データを書き込む
（ステップ２）。

同時に、試験記憶回路３にも診断データ作成回路２で作
成された診断データを書き込む（ステップ３）。

比較回路４にそれぞれの記憶回路３，５の対応するアド
レスのデータを読み出しくステップ４゜５）、両データ
を比較する（ステップ６）。

そして、両データの合否によって被試験記憶回路５の良
否を判定する。

即ち、両データが合致していた場合、被試験記憶回路５
の記憶素子を良とし、合致していない場合、被試験記憶
回路５の記憶素子を不良と判定する。

試験されたアドレスが最終アドレスかを判定して（ステ
ップ７）、最終アドレスでない時は、アドレスを１ステ
ツプずつ進めて試験する。

〔発明が解決しようとする問題点〕

この従来の診断方式では、被試験記憶回路の記憶容量が
増大するのに従って、試験記憶容量も増大し、アドレス
を１ステツプずつ進めて試験をするため、アドレス毎に
比較する所要時間が増大する。

本発明はこのような点に鑑みて創作されたものであって
、特定のアドレスを選択して診断し、記憶回路のアドレ
ス線、データ線および記憶回路の制御部の良否を判定す
ることにより、記憶素子の良否を合理的に、且つ短時間
に判定する診断方式を提供することを目的としている。

〔問題点を解決するための手段〕

上記した目的を達成するために、試験のための特定アド
レスとするアドレスコードを構成するアドレス構成手段
と、 診断データを作成する診断データ作成回路と、前記アド
レス構成手段によって生成したアドレスコードを記憶す
る記憶回路と、 データを比較する比較回路とを備えた回路を構成する。

〔作用〕

アドレス構成手段によって、すべてのビットを論理ｒＯ
Ｊとするコードと、１つのビットを論理「１」とし他の
ビットをすべて論理「０」とするコードからなるコード
群を構成し、このコード群から同一コードを許容する２
つのコードを上位アドレス（行アドレス）と下位アドレ
ス（列アドレス）と、する第１アドレスコード群と、ア
ドレス構成手段によ、って、すべてのビットを論理「０
」とし他のビットを論理「１」とするコードと１つのビ
ットを論理「０」とし他のビットをすべて論理「１」と
するコードからなるコード群を構成し、このコード群か
ら同一コードを許容する２つのコードを上位アドレス（
行アドレス）と下位アドレス（列アドレス）とする第２
アドレスコード群よりなる第３アドレスコード群を構成
する。

そして、第３アドレスコード群をアドレスとして、診断
データ作成回路で作成した診断データを記憶回路に書き
込む。

記憶回路から診断データを読み出す時、読み出しデータ
と診断データ作成回路により作成した診断データを比較
回路で比較して、記憶回路をアドレス線、データ線、お
よび制御線の良否の判定をする。

〔実施例〕

以下、図面を参照して本発明の記憶回路診断方式の実施
例を説明する。

第１図は本発明の一実施例の構成ブロック図、第３図は
第１図のフローチャートを示す。

なお、全図を通じて同一符号は同一対象物を示す。

第１図において、記憶データ制御回路１０は、記憶回路
への診断データの書き込み、読み出し、および図の各回
路の制御を行う。

行（ＲＯＷ）アドレスデータ作成回路１１は、第４，５
図のように、試験アドレスの上位アドレスのアドレスコ
ードを作成する回路である。

列（、ＣＯＬ　ＵＭＮ）アドレスデータ作成回路１２は
同様に、試験アドレスの下位アドレスコードを作成する
。

アドレス構成回路１３は、上位アドレスコードと下位ア
ドレスコードとを組み合わせて１つのコードとし、記憶
回路５のアドレスを作成する。

比較回路４は、記憶回路５から読み出されたデータと、
診断データ作成回路で作成された診断データとを比較す
る。

例えば、記憶回路５は、２１１１個（６４に個と称する
）のアドレスに１ビツトずつの記憶子をもつダイナミッ
クＲＡＭ　（記憶素子）を８個で構成された６４に語×
８ビットの記憶容量を持つ記憶回路とする。

第４図は、記憶回路のアドレス線の論理「０」の故障を
検出する診断パターンの一例を示す。

記憶回路５は、６４に語×１ビットの記憶素子の複数個
で構成され、アドレス線は１６本で行アドレス線、列ア
ドレス線がそれぞれ８本である。

試験アドレスコードを第４図のように、上位アドレスお
よび下位アドレスのすべてのビットが論理「Ｏ」である
アドレスを最下位のアドレスとする。

そして、下位アドレスの最下位ビットを、論理「１」と
し、下位アドレスの最下位ビットを上位ビットに向かっ
てシフトさせる。

下位アドレスの最上位ビットまでシフトさせると、上位
アドレスの最下位ビットを論理「１」とし、上位アドレ
スの最上位ビットが論理「１」になるまでシフトさせる
。

このように、上位アドレスを作成する行アドレスデータ
作成回路１１、下位アドレスを作成する列アドレスデー
タ作成回路１２によって作成されたアドレスを組合わせ
て、アドレス構成回路１３が試験アドレスを作成し、記
憶回路５のアドレスを与える。

記憶回路５に書き込む診断データは第４図のような８ビ
ツトのデータコードとする。

即ち、アドレス（００００）＋６（１６進コードによる
表現）から（８０００）１．までは列アドレスパターン
と同じコードとなり、アドレス（００ｔｏ）、ｈから（
８０００）１．までは行アドレスパターンと同じコード
となる。

診断データ作成回路では、第４図のような８ビツトのデ
ータコードを作成する。

第３図は診断のフローチャートでこのフローチャートに
従って診断方法を説明する。

上記したようなアドレスを、アドレス構成回路１３で作
成する（ステップ１）。

記憶回路５に対して第４図のようなアドレスに診断デー
タを書き込む（ステップ２）。

すべての診断パターンのアドレスに診断データが書き込
まれたことを記憶データ制御回路１０が判定する（ステ
ップ３）。

すべてのアドレスに診断データを書き終わった時、アド
レス構成回路１３によって、第４図のアドレスを作成す
る（ステップ４）。

作成されたアドレスを記憶回路５に与えて診断データを
読み出す（ステップ５）。

記憶回路５から読み出された診断データと診断データ作
成回路２で作成された診断データとを比較回路４で比較
する（ステップ６）。

比較回路４で比較された診断データが一致しない場合、
エラーとして記憶データ制御回路１１に通知する（ステ
ップ７）。

すべての診断パターンのアドレスから診断データが読み
出されたか、否かを記憶データ制御回路１１が判定する
（ステップ８）。

すべての診断パターンのアドレスから診断データが読み
出し終わった場合、記憶データ制御回路１１は比較回路
４より通知された結果によって記憶回路５の良否を判定
する（ステップ９）。

以下、本実施例による診断経過を説明する。

第６図のアドレスは、記憶回路５のアドレスを示し、診
断データ１は、記憶回路５の行および列アドレス線とデ
ータ線が正常な時にアドレスに書き込まれた診断データ
である。

診断データ２は、記憶回路５の列アドレス線の最下位ビ
ットが論理「０」に故障している（即ち、論理「１」を
取り得ない）場合にアドレスに書き込まれた診断データ
を示す。

第４図に示すように、作成されたアドレス（０００１）
＋６の診断データは、診断データ作成回路２によって第
４図のように作成される。

即ち、アドレスの（００００）＋６から（００８０）１
６は、列アドレスのアドレスコードと同様であって、ア
ドレスの（０１００）＋６から（８０００）５．は、行
アドレスコードと同様である。

従って、記憶回路５が正常であれば、アドレス（０００
１）＋６には、診断データ（ＯＯ０００００１）２（２
進コードによる表現）が書き込まれる。即ち、第６図の
診断データｌのように書き込まれなければならない。

しかしながら、列アドレス線の最下位ビットが論理「０
」に故障しているために、第６図の診断データ２のよう
に書き込まれる。

即ち、アドレス構成回路１３ではアドレス（０００１）
１６が作成されるが、記憶回路の列アドレスが論理「０
」に故障のためにアドレスは（００００）、、を示すこ
とになり、記憶回路５のアドレス（００００）＋ｂに診
断データ（０００００００１）２が書き込まれる。

そして、それ以降のアドレスには列アドレスの最下位ビ
ットのみ論理ｒＯＪに故障のため、影響はなく、第４図
で作成したアドレスに診断データが書き込まれることに
なる。

このようにして過って書き込まれた診断データは、第４
図で作□成されたアドレスに従って読み出される。

正常であれば、第６図の診断データが読み出される。

しかしながら、列アドレス線の最下位ビットが論理「０
」に故障しているために、正常ならアドレス（０００１
）１ｂに書き込まれている診断デー夕がアドレス（００
００）、、に診断データを書き込んだために、アドレス
（００００）１６を読み出し、比較回路４で診断データ
作成回路で作成された診断データ（第４図）と比較した
時下一致となる。

そして、それ以降のアドレスを読み出した時は第６図の
診断データと同様のため不一致とならない。

なぜなら、第４図で作成したアドレスと実際に故障して
いるのは、即ち、列アドレスの最下位ビットが論理「０
」に故障していることが影響するのは、アドレス（００
００）１６だけである。

しかし、アドレス（０００１）＋ｉについても、実際に
読み出されるのはアドレス（００００）、６で、書き込
まれている診断データも（Ｑ　ＯＯＯ０００１）ｚのた
め、読み出した時には不一致とならない。

また、データ線の故障であれば、第８図のように論理「
１」に固定故障として現れる。

また、データ線が論理「０」に故障している場合には、
第５図のアドレス線論理ｒｌＪの故障検出パターンのア
ドレスコードを実行することによって診断ができる。

そして、データ線の論理「０」の故障例を第９図に示す
。

なお、上述したアドレス構成手段のアドレス構成の論理
ｒｌＪに換えて論理「０」としたアドレス線論理「１」
の故障に対する検出パターンを第５図に示す。そして、
故障例を第７図に示す。

同様に行アドレス線、列アドレス線、およびデータ線の
各線が論理「０」、論理「１」に換わるため、故障して
いるアドレス線の位置、データ線の位置が診断結果によ
り判定できる。

また、記憶回路の制御線についても同様なことが言える
。

但し、アドレス線、記憶回路の制御線の複数個所の故障
については、本実施例では記憶回路の良否のみ判定でき
るが、故障位置の判定はパターンを考慮する必要がある
。

〔発明の効果〕

以上述べてきたように、本発明によれば、記憶回路のア
ドレス線、データ線、制？ＩｗＡの診断が短時間にでき
、実用的には極めて有用である。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成ブロック図、第２図
は、記憶素子を説明する図、 第３図は、本発明の診断のフローチャート、第４図は、
アドレス線論理ｒＯＪの故障検出パターン、およびデー
タ線論理「１」 の故障検出パターン、 第５図は、アドレス線論理「１」の故障検出パターン、
およびデータ線論理ｒＯＪ の故障検出パターン、 第６図は、列アドレス線論理「０」の故障例を説明する
図、 第７図は、列アドレス線論理「１」の故障例を説明する
図、 第８図は、データ線論理ｒｌＪの故障例を説明する図、 第９図は、データ線論理「０」の故障例を説明する図、 第１θ図は、従来例の構成ブロック図、第１１図は、従
来例の診断のフローチャート、である。 図において、 ２は診断データ作成回路、 ４は比較回路、 ５は記憶回路、 １１は行アドレスデータ作成回路、 １２は列アドレスデータ作成回路、 １３はアドレス構成回路である。 お隠東へ言明Ｔ）Ｚ 本発明の診断のフローチャート 第　　３　　図 論理「１」ビットのシフト方向　　　論理「ｌ」データ
のシフト方向鋼自己入ビットは「０」 アドレス線論理「０」の故障検出パターンおよび　デー
タ線論理「１」の故障検出パターン第　　４　　図 論理ｒＯＪビットのシフト方向　　　論理「０」ビット
のシフト方向無＆ソ、ビットはｒＯＪ アドレス線論理「１」の故障検出パターンおよび　デー
タ線論理「０」の故障検出パターン第　　５　　図 アドレス構成回路で作成したコード　　　　データ従来
例の診断のフローチャート 第１１図

Claims (1)

1. 【特許請求の範囲】 　行アドレスと列アドレスとによって記憶されたデータ
   のアドレスを指定する記憶回路において、前記行アドレ
   スを上位アドレスとし、前記列アドレスを下位アドレス
   として構成されたアドレスコードの上位および下位アド
   レスコードそれぞれが、すべてのビットを論理「０」と
   するコードと、１つのビットを論理「１」とし他のビッ
   トをすべて論理「０」とするコードからなる第１コード
   群と、 アドレスコードの上位および下位コードそれぞれがすべ
   てのビットを論理「１」とするコードと、１つのビット
   を論理「０」とし他のビットをすべて論理「１」とする
   コードとからなる第２コード群とを構成し、 前記第１コード群と前記第２コード群とからなる第３コ
   ード群の中から１つのコードを選択してアドレスコード
   とするアドレス構成手段（１１、１２、１３）を備え、 該アドレス構成手段によって生成したアドレスコードを
   アドレスとし、１つのアドレスに対して他のデータと異
   なるデータを診断データとして記憶回路（５）に書き込
   み、該診断データを読み出して診断データ作成回路（２
   ）によって作成した診断データと比較回路（４）で比較
   して、前記記憶回路（５）を診断することを特徴とする
   記憶回路診断方式。