JP3391784B2 - 発光素子駆動回路 - Google Patents
発光素子駆動回路Info
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- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
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- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
- H01S5/042—Electrical excitation ; Circuits therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
- H05B45/30—Driver circuits
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- Physics & Mathematics (AREA)
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Description
【０００１】技術分野
本発明は、発光素子駆動回路に関する。
【０００２】背景技術
従来、発光素子としてのレーザダイオードを駆動するた
めの発光素子駆動回路は、図４に示すような構成が採ら
れていた。すなわち、カソード接地されたレーザダイオ
ード４０のアノード側に、ＰＭＯＳ−ＦＥＴ４１のドレ
イン端子を接続して直接レーザダイオード４０を駆動す
る。しかしながら、ＣＤ−Ｒ／Ｗ、ＤＶＤ等では、設計
の都合上、レーザダイオード４０と駆動用ＩＣ（この場
合はＰＭＯＳ−ＦＥＴ４１）との距離を数ｃｍ以上離し
て構成される。このような場合、レーザダイオード４０
とＰＭＯＳ−ＦＥＴ４１とを配線４２で接続するが、こ
の配線４２にはインダクタンス成分が必ず発生するた
め、共振現象によって、ピーキングやリンギングが発生
し、製品の使用上、重大な問題となっていた。
めの発光素子駆動回路は、図４に示すような構成が採ら
れていた。すなわち、カソード接地されたレーザダイオ
ード４０のアノード側に、ＰＭＯＳ−ＦＥＴ４１のドレ
イン端子を接続して直接レーザダイオード４０を駆動す
る。しかしながら、ＣＤ−Ｒ／Ｗ、ＤＶＤ等では、設計
の都合上、レーザダイオード４０と駆動用ＩＣ（この場
合はＰＭＯＳ−ＦＥＴ４１）との距離を数ｃｍ以上離し
て構成される。このような場合、レーザダイオード４０
とＰＭＯＳ−ＦＥＴ４１とを配線４２で接続するが、こ
の配線４２にはインダクタンス成分が必ず発生するた
め、共振現象によって、ピーキングやリンギングが発生
し、製品の使用上、重大な問題となっていた。
【０００３】図５は、従来の発光素子駆動回路のシミュ
レーション結果を示す図である。図５では、上記のよう
な共振現象によって激しいピーキングやリンギングが発
生していることが示されている。このような問題点を解
消するため、従来から、共振現象を起しにくい配線材を
使用する努力がなされたり、図４に示すボンディングパ
ッド４３とグランドとの間に抵抗Ｒと容量Ｃとを直列に
挿入したりする方法が検討されてきた。 発明の開示
レーション結果を示す図である。図５では、上記のよう
な共振現象によって激しいピーキングやリンギングが発
生していることが示されている。このような問題点を解
消するため、従来から、共振現象を起しにくい配線材を
使用する努力がなされたり、図４に示すボンディングパ
ッド４３とグランドとの間に抵抗Ｒと容量Ｃとを直列に
挿入したりする方法が検討されてきた。 発明の開示
【０００４】しかしながら、配線材に余計なコストをか
けると製品コストを低減させることが困難となる。ま
た、抵抗Ｒ及び容量Ｃを挿入する方法も、歩留まりばら
つきを考慮すると望ましい方法とは言えなかった。
けると製品コストを低減させることが困難となる。ま
た、抵抗Ｒ及び容量Ｃを挿入する方法も、歩留まりばら
つきを考慮すると望ましい方法とは言えなかった。
【０００５】図６は、ＰＭＯＳ−ＦＥＴによるレーザダ
イオードの駆動回路の一例を示す図であり、図７は、図
６に示した駆動回路の等価回路を示す図である。このよ
うな回路における共振定数Ｑの理論計算結果を以下に示
す。ここで、ｇm1及びｇm2は相互コンダクタンス、ｇｄ
1はドレインコンダクタンス、Ｌはインダクタンス、Ｃ
は容量を示す。
イオードの駆動回路の一例を示す図であり、図７は、図
６に示した駆動回路の等価回路を示す図である。このよ
うな回路における共振定数Ｑの理論計算結果を以下に示
す。ここで、ｇm1及びｇm2は相互コンダクタンス、ｇｄ
1はドレインコンダクタンス、Ｌはインダクタンス、Ｃ
は容量を示す。
【数１】
（２）式より、
【数２】
（２）’を（１）へ代入すると、
【数３】
従って、Ｖout／ＶiNは、
【数４】
【０００６】ここで、ｇm2（＝２００ｍＳ）＞＞ｓＣ
out（＝５ｍＳ）とすると、
out（＝５ｍＳ）とすると、
【数５】
【０００７】これにより、ｓ、ｗ0、Ｑは、次のように
なる。
なる。
【数６】
【０００８】不等式（１２）の結果に対し、具体的なパ
ラメータ入力を行うと、概ね、Ｑ値は１０前後となる。
このようにＱ値が１よりも大きくなると、図５に示すよ
うなピーキングやリンギングが生じてしまう。以上の結
果から、ピーキングやリンギングを抑制するためには、
共振定数Ｑを極力小さい値に設定することが重要である
ことが分かる。そこで、少しでもインダクタンスＬの影
響を抑えて共振定数Ｑの値を１に近い状態に抑えるた
め、一般には、Ｌと直列に抵抗を挿入することが行われ
る。また、例えば、ソースフォロワ回路は、等価抵抗値
を電流値により自由に制御する事ができるため、抵抗の
代わりに、ソースフォロワ回路を挿入する場合もある。
ここでは、抵抗の代わりに、ソースフォロワ回路を挿入
した場合について検討する。
ラメータ入力を行うと、概ね、Ｑ値は１０前後となる。
このようにＱ値が１よりも大きくなると、図５に示すよ
うなピーキングやリンギングが生じてしまう。以上の結
果から、ピーキングやリンギングを抑制するためには、
共振定数Ｑを極力小さい値に設定することが重要である
ことが分かる。そこで、少しでもインダクタンスＬの影
響を抑えて共振定数Ｑの値を１に近い状態に抑えるた
め、一般には、Ｌと直列に抵抗を挿入することが行われ
る。また、例えば、ソースフォロワ回路は、等価抵抗値
を電流値により自由に制御する事ができるため、抵抗の
代わりに、ソースフォロワ回路を挿入する場合もある。
ここでは、抵抗の代わりに、ソースフォロワ回路を挿入
した場合について検討する。
【０００９】図８は、単純ソースフォロワ回路によるレ
ーザダイオードの駆動回路の一例を示す図であり、図９
は、図８の等価回路を示す図である。このような回路に
おける共振定数Ｑの理論計算結果を以下に示す。ここ
で、ｇm1及びｇm2は相互コンダクタンス、ｇｄ1はドレ
インコンダクタンス、Ｌはインダクタンス、Ｃは容量を
示す。
ーザダイオードの駆動回路の一例を示す図であり、図９
は、図８の等価回路を示す図である。このような回路に
おける共振定数Ｑの理論計算結果を以下に示す。ここ
で、ｇm1及びｇm2は相互コンダクタンス、ｇｄ1はドレ
インコンダクタンス、Ｌはインダクタンス、Ｃは容量を
示す。
【００１０】
【数７】
【００１１】ここで、Ｖgs1＝ＶiN−Ｖoutとして、
【００１２】
【数８】
式（１４）について、
【数９】
【００１３】式（１４）’を式（１３）’に代入する
と、
と、
【数１０】
【００１４】従って、Ｖout／ＶiNは、
【数１１】
【００１５】これにより、ｓ、ｗ0、Ｑは、次のように
なる。
なる。
【数１２】
【００１６】以上の計算結果を見ると、共振周波数ｗ0
は少し上がったが、Ｑそのものには全く影響を与えなか
った。すなわち、電流源がＰＭＯＳ−ＦＥＴのソース接
地であっても、ＮＭＯＳ−ＦＥＴのドレイン接地であっ
ても、共振定数Ｑそのものが変わらないため、ほとんど
効果が無いことが分かった。このように、単に抵抗Ｒを
挿入する方法でＬの影響を抑えようとしても、Ｑそのも
のの値を抑えることができないため、リンギングやピー
キングを抑えることは困難であった。また、これらの問
題点を解消しようとすると、電流を流さなければならな
い部分が増えるため、３．３Ｖ等の低電源電圧駆動も困
難となっていた。
は少し上がったが、Ｑそのものには全く影響を与えなか
った。すなわち、電流源がＰＭＯＳ−ＦＥＴのソース接
地であっても、ＮＭＯＳ−ＦＥＴのドレイン接地であっ
ても、共振定数Ｑそのものが変わらないため、ほとんど
効果が無いことが分かった。このように、単に抵抗Ｒを
挿入する方法でＬの影響を抑えようとしても、Ｑそのも
のの値を抑えることができないため、リンギングやピー
キングを抑えることは困難であった。また、これらの問
題点を解消しようとすると、電流を流さなければならな
い部分が増えるため、３．３Ｖ等の低電源電圧駆動も困
難となっていた。
【００１７】また、米国特許第５，８９８，３３４号で
は、一つの駆動源を用い、寄生容量を下げる方法が開示
されているが、この方法ではＭＱ１のサイズが小さい必
要があると共に、ゲート電圧を大きくしなければならな
い。このため、５Ｖ以上の電圧を必要とし、低電源電圧
駆動が困難であると共に、発熱が問題となる。
は、一つの駆動源を用い、寄生容量を下げる方法が開示
されているが、この方法ではＭＱ１のサイズが小さい必
要があると共に、ゲート電圧を大きくしなければならな
い。このため、５Ｖ以上の電圧を必要とし、低電源電圧
駆動が困難であると共に、発熱が問題となる。
【００１８】本発明は、このような事情に鑑みてなされ
たものであり、リンギングやピーキングが発生すること
なく、歩留まりばらつきの影響が少なく、低電源電圧駆
動が可能な発光素子駆動回路を提供することを目的とす
る。
たものであり、リンギングやピーキングが発生すること
なく、歩留まりばらつきの影響が少なく、低電源電圧駆
動が可能な発光素子駆動回路を提供することを目的とす
る。
【００１９】本発明の発光素子駆動回路は、ゲート端子
を有し当該ゲート端子への入力電圧に応じて前記発光素
子に駆動電流を供給するＮＭＯＳ−ＦＥＴを有する第１
ソースフォロワ回路と、前記第１ソースフォロワ回路の
下流側の節点に接続されたゲート端子を含む第１ＰＭＯ
Ｓ−ＦＥＴを有する第２ソースフォロワ回路と、ゲート
端子を有し当該ゲート端子への入力電圧に応じて前記第
２ソースフォロワ回路に電流を供給する第２ＰＭＯＳ−
ＦＥＴとを備え、前記第１ＰＭＯＳ−ＦＥＴと前記第２
ＰＭＯＳ−ＦＥＴとの間の電位を前記入力電圧として前
記ＮＭＯＳ−ＦＥＴの前記ゲート端子に与えることを特
徴とする。
を有し当該ゲート端子への入力電圧に応じて前記発光素
子に駆動電流を供給するＮＭＯＳ−ＦＥＴを有する第１
ソースフォロワ回路と、前記第１ソースフォロワ回路の
下流側の節点に接続されたゲート端子を含む第１ＰＭＯ
Ｓ−ＦＥＴを有する第２ソースフォロワ回路と、ゲート
端子を有し当該ゲート端子への入力電圧に応じて前記第
２ソースフォロワ回路に電流を供給する第２ＰＭＯＳ−
ＦＥＴとを備え、前記第１ＰＭＯＳ−ＦＥＴと前記第２
ＰＭＯＳ−ＦＥＴとの間の電位を前記入力電圧として前
記ＮＭＯＳ−ＦＥＴの前記ゲート端子に与えることを特
徴とする。
【００２０】この場合、第１ソースフォロワ回路のＮＭ
ＯＳ−ＦＥＴのゲート端子と、その下流側に位置するソ
ース端子との間の電圧Ｖｇｓは、第１ソースフォロワ回
路の下流側の節点に接続されたゲート端子を含む第１Ｐ
ＭＯＳ−ＦＥＴの当該ゲート端子とソース端子との間の
電圧Ｖｇｓに比例し、したって、ＭＯＳ−ＦＥＴを流れ
る電流はゲート端子及びソース端子間電圧Ｖｇｓに応じ
て決定されるところ、第１ＰＭＯＳ−ＦＥＴを流れる電
流と、ＮＭＯＳ−ＦＥＴを流れる電流とは比例関係を有
することとなる。一方、第１ＰＭＯＳ−ＦＥＴに流れる
電流は、第２ＰＭＯＳ−ＦＥＴのゲート端子への入力電
圧に応じて決定される。したがって、第２ＰＭＯＳ−Ｆ
ＥＴのゲート端子へ一定電圧を印加すれば、第１ＰＭＯ
Ｓ−ＦＥＴ及びＮＭＯＳ−ＦＥＴを流れる電流は一定と
なる。
ＯＳ−ＦＥＴのゲート端子と、その下流側に位置するソ
ース端子との間の電圧Ｖｇｓは、第１ソースフォロワ回
路の下流側の節点に接続されたゲート端子を含む第１Ｐ
ＭＯＳ−ＦＥＴの当該ゲート端子とソース端子との間の
電圧Ｖｇｓに比例し、したって、ＭＯＳ−ＦＥＴを流れ
る電流はゲート端子及びソース端子間電圧Ｖｇｓに応じ
て決定されるところ、第１ＰＭＯＳ−ＦＥＴを流れる電
流と、ＮＭＯＳ−ＦＥＴを流れる電流とは比例関係を有
することとなる。一方、第１ＰＭＯＳ−ＦＥＴに流れる
電流は、第２ＰＭＯＳ−ＦＥＴのゲート端子への入力電
圧に応じて決定される。したがって、第２ＰＭＯＳ−Ｆ
ＥＴのゲート端子へ一定電圧を印加すれば、第１ＰＭＯ
Ｓ−ＦＥＴ及びＮＭＯＳ−ＦＥＴを流れる電流は一定と
なる。
【００２１】発光素子や周辺回路の状態により、第１ソ
ースフォロワ回路のＮＭＯＳ−ＦＥＴの下流側と発光素
子との間の節点の電位は変動することがあるが、かかる
変動によってもＮＭＯＳ−ＦＥＴを流れる電流は第１Ｐ
ＯＳ−ＦＥＴを流れる電流が一定であれば殆ど変わらな
くなる。回路のＱ値は、ＮＭＯＳ−ＦＥＴを流れる電流
に依存して変動するので、Ｑ値が低くなるように回路構
成要素の定数を設定しておけば、本構成の駆動回路を用
いることにより、Ｑ値の低い状態を維持することができ
る。
ースフォロワ回路のＮＭＯＳ−ＦＥＴの下流側と発光素
子との間の節点の電位は変動することがあるが、かかる
変動によってもＮＭＯＳ−ＦＥＴを流れる電流は第１Ｐ
ＯＳ−ＦＥＴを流れる電流が一定であれば殆ど変わらな
くなる。回路のＱ値は、ＮＭＯＳ−ＦＥＴを流れる電流
に依存して変動するので、Ｑ値が低くなるように回路構
成要素の定数を設定しておけば、本構成の駆動回路を用
いることにより、Ｑ値の低い状態を維持することができ
る。
【００２２】このように、本駆動回路においては、共振
定数Ｑを小さくすることができるため、リンギングやピ
ーキングが抑制され、安定した発光素子の駆動を行うこ
とが可能となる。また、部品構成点数を少なくすること
ができるため、歩留まりばらつきの影響を小さくするこ
とができると共に、コストの低減化を図ることができ
る。また、インピーダンスを抑えることができるため、
ゲート電圧を低くすることができ、低電源電圧駆動が可
能となる。さらに、寄生容量がある程度大きくても問題
が生じないため、従来のように寄生容量を下げる構成を
採る必要がなくなる。
定数Ｑを小さくすることができるため、リンギングやピ
ーキングが抑制され、安定した発光素子の駆動を行うこ
とが可能となる。また、部品構成点数を少なくすること
ができるため、歩留まりばらつきの影響を小さくするこ
とができると共に、コストの低減化を図ることができ
る。また、インピーダンスを抑えることができるため、
ゲート電圧を低くすることができ、低電源電圧駆動が可
能となる。さらに、寄生容量がある程度大きくても問題
が生じないため、従来のように寄生容量を下げる構成を
採る必要がなくなる。
【００２３】発光素子駆動回路では、電流を一挙に高い
レベルに上げるのではなく、例えば、４段階程度でステ
ップ状に徐々に発光素子に電流を加えることが好まし
い。
レベルに上げるのではなく、例えば、４段階程度でステ
ップ状に徐々に発光素子に電流を加えることが好まし
い。
【００２４】そこで、本発光素子駆動回路においては、
第１ソースフォロワ回路の下流側の節点を介して前記発
光素子に駆動電流を更に与えるＰＭＯＳ−ＦＥＴ群を備
えることを特徴とする。すなわち、ＰＭＯＳ−ＦＥＴ群
から発光素子に駆動電流を供給することにより、発光素
子に供給される駆動電流の総量を増加させることができ
る。
第１ソースフォロワ回路の下流側の節点を介して前記発
光素子に駆動電流を更に与えるＰＭＯＳ−ＦＥＴ群を備
えることを特徴とする。すなわち、ＰＭＯＳ−ＦＥＴ群
から発光素子に駆動電流を供給することにより、発光素
子に供給される駆動電流の総量を増加させることができ
る。
【００２５】このような構成により、例えば４段階に分
けて駆動電流を発光素子に供給する場合、最初の１段階
の駆動電流を第１及び第２ソースフォロワ回路及び第２
ＰＭＯＳ−ＦＥＴを用いて行うことで、共振定数Ｑを小
さくすることができ、リンギングやピーキングが抑制さ
れ、安定した発光素子の駆動を行うことが可能となる。
この場合、残りの３段階の駆動電流増加は、ＰＭＯＳ−
ＦＥＴ群を順次駆動すればよい。本構成によれば、ＰＭ
ＯＳ−ＦＥＴ群には上述のＱ値変動制限構造を用いる必
要がないので、部品構成点数を少なくすることができ、
歩留まり・製品ばらつきの影響を小さくすることができ
ると共に、コストの低減化を図ることができる。
けて駆動電流を発光素子に供給する場合、最初の１段階
の駆動電流を第１及び第２ソースフォロワ回路及び第２
ＰＭＯＳ−ＦＥＴを用いて行うことで、共振定数Ｑを小
さくすることができ、リンギングやピーキングが抑制さ
れ、安定した発光素子の駆動を行うことが可能となる。
この場合、残りの３段階の駆動電流増加は、ＰＭＯＳ−
ＦＥＴ群を順次駆動すればよい。本構成によれば、ＰＭ
ＯＳ−ＦＥＴ群には上述のＱ値変動制限構造を用いる必
要がないので、部品構成点数を少なくすることができ、
歩留まり・製品ばらつきの影響を小さくすることができ
ると共に、コストの低減化を図ることができる。
【００２６】また、インピーダンスを抑えることができ
るため、ゲート電圧を低くすることができ、低電源電圧
駆動が可能となる。さらに、寄生容量がある程度大きく
ても問題が生じないため、従来のように寄生容量を下げ
る構成を採る必要がなくなる。
るため、ゲート電圧を低くすることができ、低電源電圧
駆動が可能となる。さらに、寄生容量がある程度大きく
ても問題が生じないため、従来のように寄生容量を下げ
る構成を採る必要がなくなる。
【００２７】本発光素子駆動回路は、第１又は第２のタ
イプの発光素子駆動回路において、ＮＭＯＳ−ＦＥＴに
よる第１ソースフォロワ回路の相互コンダクタンスは、
１０ミリジーメンスから１００ミリジーメンスの範囲に
おけるいずれかの値を有する構成を採る。
イプの発光素子駆動回路において、ＮＭＯＳ−ＦＥＴに
よる第１ソースフォロワ回路の相互コンダクタンスは、
１０ミリジーメンスから１００ミリジーメンスの範囲に
おけるいずれかの値を有する構成を採る。
【００２８】このように、ＮＭＯＳ−ＦＥＴによるソー
スフォロワ回路の相互コンダクタンスが、１０ミリジー
メンスから１００ミリジーメンスの範囲におけるいずれ
かの値を採るので、共振定数Ｑを小さくすることができ
る。
スフォロワ回路の相互コンダクタンスが、１０ミリジー
メンスから１００ミリジーメンスの範囲におけるいずれ
かの値を採るので、共振定数Ｑを小さくすることができ
る。
【００２９】本発明に係る発光装置は、発光素子と上述
のいずれかに記載の発光素子駆動回路とを備える。
のいずれかに記載の発光素子駆動回路とを備える。
【００３０】この構成により、リンギングやピーキング
が抑制され、安定した発光を行うことが可能となる。ま
た、部品構成点数を少なくすることができるため、歩留
まりばらつきの影響を小さくすることができると共に、
コストの低減化を図ることができる。また、インピーダ
ンスを抑えることができるため、ゲート電圧を低くする
ことができ、低電源電圧駆動が可能となる。 発明を実施するための最良の形態
が抑制され、安定した発光を行うことが可能となる。ま
た、部品構成点数を少なくすることができるため、歩留
まりばらつきの影響を小さくすることができると共に、
コストの低減化を図ることができる。また、インピーダ
ンスを抑えることができるため、ゲート電圧を低くする
ことができ、低電源電圧駆動が可能となる。 発明を実施するための最良の形態
【００３１】図１Ａは、レーザダイオード（発光素子）
１をバイポーラトランジスタとして示す発光素子駆動回
路の構成を示す図である。図１Ｂはレーザダイオード１
の周辺部の回路図である。すなわち、図１Ａにおいては
説明の便宜上、レーザダイオード１を、コレクタ及びベ
ースが短絡されたトランジスタとして示しているが、レ
ーザダイオード１は、本来、図１Ｂに示す記号によって
示される。
１をバイポーラトランジスタとして示す発光素子駆動回
路の構成を示す図である。図１Ｂはレーザダイオード１
の周辺部の回路図である。すなわち、図１Ａにおいては
説明の便宜上、レーザダイオード１を、コレクタ及びベ
ースが短絡されたトランジスタとして示しているが、レ
ーザダイオード１は、本来、図１Ｂに示す記号によって
示される。
【００３２】レーザダイオード１は、カソード側が接地
されており、アノード側にはＮＭＯＳ−ＦＥＴ（電界効
果トランジスタ）によるソースフォロワ回路２のソース
端子が接続されている。ＮＭＯＳ−ＦＥＴによるソース
フォロワ回路２のソース端子には、ＰＭＯＳ−ＦＥＴ
（電界効果トランジスタ）によるソースフォロワ回路３
のゲート端子が接続されている。ＰＭＯＳ−ＦＥＴによ
るソースフォロワ回路３のソース端子には、ＰＭＯＳ−
ＦＥＴ４が接続されており、ＰＭＯＳ−ＦＥＴによるソ
ースフォロワ回路３に電源を供給する。ＰＭＯＳ−ＦＥ
Ｔによるソースフォロワ回路３とＰＭＯＳ−ＦＥＴ４と
によってフィードバック回路としてのソースフォロワ部
５が形成されている。
されており、アノード側にはＮＭＯＳ−ＦＥＴ（電界効
果トランジスタ）によるソースフォロワ回路２のソース
端子が接続されている。ＮＭＯＳ−ＦＥＴによるソース
フォロワ回路２のソース端子には、ＰＭＯＳ−ＦＥＴ
（電界効果トランジスタ）によるソースフォロワ回路３
のゲート端子が接続されている。ＰＭＯＳ−ＦＥＴによ
るソースフォロワ回路３のソース端子には、ＰＭＯＳ−
ＦＥＴ４が接続されており、ＰＭＯＳ−ＦＥＴによるソ
ースフォロワ回路３に電源を供給する。ＰＭＯＳ−ＦＥ
Ｔによるソースフォロワ回路３とＰＭＯＳ−ＦＥＴ４と
によってフィードバック回路としてのソースフォロワ部
５が形成されている。
【００３３】レーザダイオード１とＮＭＯＳ−ＦＥＴに
よるソースフォロワ回路２とは、インダクタンスＬを有
する配線６で接続されており、また、レーザダイオード
１の電気回路的動作はトランジスタとして近似的に取り
扱うことができるため、これをトランジスタとして仮定
し、このトランジスタのエミッタ及びコレクタには容量
Ｃoutが接続されている。また、ＮＭＯＳ−ＦＥＴによ
るソースフォロワ回路２のソース端子には、レーザダイ
オード１を駆動する３つのＰＭＯＳ−ＦＥＴ７ａ，７
ｂ，７ｃが並列に接続され、ＰＭＯＳ−ＦＥＴ回路８が
形成されている。
よるソースフォロワ回路２とは、インダクタンスＬを有
する配線６で接続されており、また、レーザダイオード
１の電気回路的動作はトランジスタとして近似的に取り
扱うことができるため、これをトランジスタとして仮定
し、このトランジスタのエミッタ及びコレクタには容量
Ｃoutが接続されている。また、ＮＭＯＳ−ＦＥＴによ
るソースフォロワ回路２のソース端子には、レーザダイ
オード１を駆動する３つのＰＭＯＳ−ＦＥＴ７ａ，７
ｂ，７ｃが並列に接続され、ＰＭＯＳ−ＦＥＴ回路８が
形成されている。
【００３４】ＮＭＯＳ−ＦＥＴによるソースフォロワ回
路２のソース端子とＰＭＯＳ−ＦＥＴ回路８との間に
は、一端が接地された容量Ｃ1が接続されている。な
お、各ＰＭＯＳ−ＦＥＴ４，７ａ，７ｂ，７ｃ及びＮＭ
ＯＳ−ＦＥＴ２のソースは電源電位に接続されている。
路２のソース端子とＰＭＯＳ−ＦＥＴ回路８との間に
は、一端が接地された容量Ｃ1が接続されている。な
お、各ＰＭＯＳ−ＦＥＴ４，７ａ，７ｂ，７ｃ及びＮＭ
ＯＳ−ＦＥＴ２のソースは電源電位に接続されている。
【００３５】図２は、ソースフォロワ部５の等価回路を
示す図である。このような回路における共振定数Ｑの理
論計算結果を以下に示す。ここで、ｇms1及びｇms2は相
互コンダクタンス、ｇｄ1はドレインコンダクタンス、
Ｌはインダクタンス、Ｃは容量を示す。
示す図である。このような回路における共振定数Ｑの理
論計算結果を以下に示す。ここで、ｇms1及びｇms2は相
互コンダクタンス、ｇｄ1はドレインコンダクタンス、
Ｌはインダクタンス、Ｃは容量を示す。
【数１３】
【００３６】Ｖgs1＝ＶiN−Ｖoutとして、式（２３）に
ついて、
ついて、
【数１４】
【００３７】さらに、
【数１５】
【００３８】であるから、
【数１６】
【００３９】ここで、式（２３）について、ＮＭＯＳ−
ＦＥＴによるソースフォロワ回路２の相互コンダクタン
スｇm1は、１０ミリジーメンスから１００ミリジーメン
スの範囲におけるいずれかの値を有する。これにより、
共振定数Ｑを小さくすることができる。また、式（２
４）について、ｇm2は概ね２００ｍＳとし、ｆ＝１ＧＨ
ｚとしても、ｓＣoutは、概ね３０ｍＳであるため、ｇ
m2＞＞ｓＣoutと仮定することができる。
ＦＥＴによるソースフォロワ回路２の相互コンダクタン
スｇm1は、１０ミリジーメンスから１００ミリジーメン
スの範囲におけるいずれかの値を有する。これにより、
共振定数Ｑを小さくすることができる。また、式（２
４）について、ｇm2は概ね２００ｍＳとし、ｆ＝１ＧＨ
ｚとしても、ｓＣoutは、概ね３０ｍＳであるため、ｇ
m2＞＞ｓＣoutと仮定することができる。
【数１７】
【００４０】ここで、（２４）’を（２３）’に代入し
て整理すると、
て整理すると、
【００４１】
【数１８】
となる。ここで、ｇm2が概ね２００ｍＳであり、ｇｄ1
は１ｍＳであって、
は１ｍＳであって、
【００４２】ｇm2＞＞ｇｄ1となるから、Ｖout／Ｖ
inは、
inは、
【００４３】
【数１９】
【００４４】これにより、ｗ0、Ｑは、次のようにな
る。
る。
【００４５】
【数２０】
【００４６】ｆ0＝１．１２ＧＨｚとすると、ｗ0は概ね
７Ｇ、ｇm1／Ｃ1は概ね１４．７Ｇ、ｇｄ1／Ｃ1は概ね
０．５Ｇ、１／Ｌｇm2は概ね０．５Ｇとなるので、Ｑの
値は、概ね０．４４５となる。この結果から、最終的に
ソースフォロワ回路のインピーダンスがフィードバック
ループの効果により、共振定数Ｑを低くする効果を有す
ることが分かる。すなわち、共振定数Ｑの分母には、ソ
ースフォロワ回路のインピーダンス成分が入り込むた
め、Ｑを小さくする機能を果たしている。
７Ｇ、ｇm1／Ｃ1は概ね１４．７Ｇ、ｇｄ1／Ｃ1は概ね
０．５Ｇ、１／Ｌｇm2は概ね０．５Ｇとなるので、Ｑの
値は、概ね０．４４５となる。この結果から、最終的に
ソースフォロワ回路のインピーダンスがフィードバック
ループの効果により、共振定数Ｑを低くする効果を有す
ることが分かる。すなわち、共振定数Ｑの分母には、ソ
ースフォロワ回路のインピーダンス成分が入り込むた
め、Ｑを小さくする機能を果たしている。
【００４７】本発光素子駆動回路は、ゲート端子を有し
当該ゲート端子への入力電圧に応じて発光素子１に駆動
電流を供給するＮＭＯＳ−ＦＥＴ（２）を有する第１ソ
ースフォロワ回路２と、第１ソースフォロワ回路２の下
流側の節点（Ｖ１）に接続されたゲート端子を含む第１
ＰＭＯＳ−ＦＥＴ（３）を有する第２ソースフォロワ回
路３と、ゲート端子を有し当該ゲート端子への入力電圧
に応じて第２ソースフォロワ回路３に電流を供給する第
２ＰＭＯＳ−ＦＥＴ４とを備え、第１ＰＭＯＳ−ＦＥＴ
３と第２ＰＭＯＳ−ＦＥＴ４との間の電位を前記入力電
圧としてＮＭＯＳ−ＦＥＴ（２）のゲート端子に与える
ことを特徴とする。
当該ゲート端子への入力電圧に応じて発光素子１に駆動
電流を供給するＮＭＯＳ−ＦＥＴ（２）を有する第１ソ
ースフォロワ回路２と、第１ソースフォロワ回路２の下
流側の節点（Ｖ１）に接続されたゲート端子を含む第１
ＰＭＯＳ−ＦＥＴ（３）を有する第２ソースフォロワ回
路３と、ゲート端子を有し当該ゲート端子への入力電圧
に応じて第２ソースフォロワ回路３に電流を供給する第
２ＰＭＯＳ−ＦＥＴ４とを備え、第１ＰＭＯＳ−ＦＥＴ
３と第２ＰＭＯＳ−ＦＥＴ４との間の電位を前記入力電
圧としてＮＭＯＳ−ＦＥＴ（２）のゲート端子に与える
ことを特徴とする。
【００４８】第１ソースフォロワ回路２のＮＭＯＳ−Ｆ
ＥＴ（２）のゲート端子と、その下流側に位置するソー
ス端子との間の電圧Ｖｇｓは、第１ソースフォロワ回路
２の下流側の節点（Ｖ１）に接続されたゲート端子を含
む第１ＰＭＯＳ−ＦＥＴ（３）の当該ゲート端子とソー
ス端子との間の電圧Ｖｇｓに比例し、したがって、ＭＯ
Ｓ−ＦＥＴを流れる電流はゲート端子及びソース端子間
電圧Ｖｇｓに応じて決定されるところ、第１ＰＭＯＳ−
ＦＥＴ（３）を流れる電流と、ＮＭＯＳ−ＦＥＴ（２）
を流れる電流とは比例関係を有することとなる。
ＥＴ（２）のゲート端子と、その下流側に位置するソー
ス端子との間の電圧Ｖｇｓは、第１ソースフォロワ回路
２の下流側の節点（Ｖ１）に接続されたゲート端子を含
む第１ＰＭＯＳ−ＦＥＴ（３）の当該ゲート端子とソー
ス端子との間の電圧Ｖｇｓに比例し、したがって、ＭＯ
Ｓ−ＦＥＴを流れる電流はゲート端子及びソース端子間
電圧Ｖｇｓに応じて決定されるところ、第１ＰＭＯＳ−
ＦＥＴ（３）を流れる電流と、ＮＭＯＳ−ＦＥＴ（２）
を流れる電流とは比例関係を有することとなる。
【００４９】一方、第１ＰＭＯＳ−ＦＥＴ（３）に流れ
る電流は、第２ＰＭＯＳ−ＦＥＴ（４）のゲート端子へ
の入力電圧に応じて決定される。したがって、第２ＰＭ
ＯＳ−ＦＥＴ（４）のゲート端子へ一定電圧を印加すれ
ば、第１ＰＭＯＳ−ＦＥＴ（３）及びＮＭＯＳ−ＦＥＴ
（２）を流れる電流は一定となる。
る電流は、第２ＰＭＯＳ−ＦＥＴ（４）のゲート端子へ
の入力電圧に応じて決定される。したがって、第２ＰＭ
ＯＳ−ＦＥＴ（４）のゲート端子へ一定電圧を印加すれ
ば、第１ＰＭＯＳ−ＦＥＴ（３）及びＮＭＯＳ−ＦＥＴ
（２）を流れる電流は一定となる。
【００５０】レーザダイオード１や周辺回路の状態によ
り、第１ソースフォロワ回路のＮＭＯＳ−ＦＥＴ（２）
の下流側とレーザダイオード１との間の節点（Ｖ１）の
電位は変動することがあるが、かかる変動によってもＮ
ＭＯＳ−ＦＥＴ（２）を流れる電流は第１ＰＯＳ−ＦＥ
Ｔ（３）を流れる電流が一定であれば殆ど変わらなくな
る。回路のＱ値は、ＮＭＯＳ−ＦＥＴ（２）を流れる電
流に依存して変動するので、Ｑ値が低くなるように回路
構成要素の定数を設定しておけば、本構成の駆動回路を
用いることにより、Ｑ値の低い状態を維持することがで
きる。
り、第１ソースフォロワ回路のＮＭＯＳ−ＦＥＴ（２）
の下流側とレーザダイオード１との間の節点（Ｖ１）の
電位は変動することがあるが、かかる変動によってもＮ
ＭＯＳ−ＦＥＴ（２）を流れる電流は第１ＰＯＳ−ＦＥ
Ｔ（３）を流れる電流が一定であれば殆ど変わらなくな
る。回路のＱ値は、ＮＭＯＳ−ＦＥＴ（２）を流れる電
流に依存して変動するので、Ｑ値が低くなるように回路
構成要素の定数を設定しておけば、本構成の駆動回路を
用いることにより、Ｑ値の低い状態を維持することがで
きる。
【００５１】本実施の形態では、このように共振定数Ｑ
を小さくすることができるため、リンギングやピーキン
グが抑制され、安定した発光素子の駆動を行うことが可
能となる。また、部品構成点数を少なくすることができ
るため、歩留まり・製品ばらつきの影響を小さくするこ
とができると共に、コストの低減化を図ることができ
る。
を小さくすることができるため、リンギングやピーキン
グが抑制され、安定した発光素子の駆動を行うことが可
能となる。また、部品構成点数を少なくすることができ
るため、歩留まり・製品ばらつきの影響を小さくするこ
とができると共に、コストの低減化を図ることができ
る。
【００５２】また、インピーダンスを抑えることができ
るため、ゲート電圧を低くすることができ、低電源電圧
駆動が可能となる。さらに、寄生容量である程度大きく
ても問題が生じないため、従来のように寄生容量を下げ
る構成を採る必要がなくなる。
るため、ゲート電圧を低くすることができ、低電源電圧
駆動が可能となる。さらに、寄生容量である程度大きく
ても問題が生じないため、従来のように寄生容量を下げ
る構成を採る必要がなくなる。
【００５３】また、図１に示すような発光素子駆動回路
では、電流を一挙に高いレベルに上げるのではなく、例
えば、４段階程度でステップ状に徐々にレーザダイオー
ド１に電流を加えているのが通常である。本実施の形態
では、４段階のステップのうち、最初の段階にのみソー
スフォロワ部５において、フィードバックループにてレ
ーザダイオード１に電流を与え、残りの３段階のステッ
プアップについては、複数のＰＭＯＳ−ＦＥＴを備えた
ＰＭＯＳ−ＦＥＴ回路８で駆動を行う。これは、最初の
一番低い段階でインピーダンスのレベルを低い状態に固
定すれば、それ以上インピーダンスを下げる必要がなく
なるからである。
では、電流を一挙に高いレベルに上げるのではなく、例
えば、４段階程度でステップ状に徐々にレーザダイオー
ド１に電流を加えているのが通常である。本実施の形態
では、４段階のステップのうち、最初の段階にのみソー
スフォロワ部５において、フィードバックループにてレ
ーザダイオード１に電流を与え、残りの３段階のステッ
プアップについては、複数のＰＭＯＳ−ＦＥＴを備えた
ＰＭＯＳ−ＦＥＴ回路８で駆動を行う。これは、最初の
一番低い段階でインピーダンスのレベルを低い状態に固
定すれば、それ以上インピーダンスを下げる必要がなく
なるからである。
【００５４】すなわち、まず、直流電圧Ｖｇを初段のＰ
ＭＯＳ−ＦＥＴ（４）のゲート端子に入力することによ
り、初期段階の電流を流し、続いて、ＰＭＯＳ−ＦＥＴ
回路８を構成するＰＭＯＳ−ＦＥＴ７ａ，７ｂ，７ｃの
ゲート端子に電圧Ｖａ，Ｖｂ，Ｖｃをそれぞれ順次入力
する。大きな駆動電流をレーザダイオード１に供給する
場合には、これらのＰＭＯＳ−ＦＥＴ４，７ａ，７ｂ，
７ｃのゲート端子に入力される電圧パルスのタイミング
を適宜一致させればよい。すなわち、レーザダイオード
１に供給される駆動電流の大きさはタイミングが重なる
パルスの数に依存し、全てのパルスのタイミングが重な
れば、最大の駆動電流がレーザダイオード１に供給され
る。
ＭＯＳ−ＦＥＴ（４）のゲート端子に入力することによ
り、初期段階の電流を流し、続いて、ＰＭＯＳ−ＦＥＴ
回路８を構成するＰＭＯＳ−ＦＥＴ７ａ，７ｂ，７ｃの
ゲート端子に電圧Ｖａ，Ｖｂ，Ｖｃをそれぞれ順次入力
する。大きな駆動電流をレーザダイオード１に供給する
場合には、これらのＰＭＯＳ−ＦＥＴ４，７ａ，７ｂ，
７ｃのゲート端子に入力される電圧パルスのタイミング
を適宜一致させればよい。すなわち、レーザダイオード
１に供給される駆動電流の大きさはタイミングが重なる
パルスの数に依存し、全てのパルスのタイミングが重な
れば、最大の駆動電流がレーザダイオード１に供給され
る。
【００５５】このような構成により、４ステップを実現
するために、最初のステップの部分にのみフィードバッ
ク回路を設ければ、共振定数Ｑを小さくすることができ
るため、リンギングやピーキングが抑制され、安定した
発光素子の駆動を行うことが可能となる。
するために、最初のステップの部分にのみフィードバッ
ク回路を設ければ、共振定数Ｑを小さくすることができ
るため、リンギングやピーキングが抑制され、安定した
発光素子の駆動を行うことが可能となる。
【００５６】この場合、残りの３ステップは従来と同様
にＰＭＯＳ−ＦＥＴ群８で駆動するので、部品構成点数
を少なくすることができ、歩留まり・製品ばらつきの影
響を小さくすることができると共に、コストの低減化を
図ることができる。また、インピーダンスを抑えること
ができるため、ゲート電圧を低くすることができ、低電
源電圧駆動が可能となる。本実施の形態に係る発光素子
駆動回路では、ゲート電圧を３．３Ｖ以下でレーザダイ
オード１を駆動することが可能である。なお、レーザダ
イオード１の数は複数であってもよく、これらは並列接
続することができる。
にＰＭＯＳ−ＦＥＴ群８で駆動するので、部品構成点数
を少なくすることができ、歩留まり・製品ばらつきの影
響を小さくすることができると共に、コストの低減化を
図ることができる。また、インピーダンスを抑えること
ができるため、ゲート電圧を低くすることができ、低電
源電圧駆動が可能となる。本実施の形態に係る発光素子
駆動回路では、ゲート電圧を３．３Ｖ以下でレーザダイ
オード１を駆動することが可能である。なお、レーザダ
イオード１の数は複数であってもよく、これらは並列接
続することができる。
【００５７】図３Ａは実施の形態に係る発光素子駆動回
路における駆動電流の時間依存性を示すグラフ（シミュ
レーション）である。図３Ｂは実施の形態に係る発光素
子駆動回路における駆動電流の時間依存性を示すグラフ
（実測値）であり、駆動電流のパルス幅は９．７６ｎｓ
である。図３Ｃは図４に示した比較例に係る発光素子駆
動回路における駆動電流の時間依存性を示すグラフ（実
測値）である。
路における駆動電流の時間依存性を示すグラフ（シミュ
レーション）である。図３Ｂは実施の形態に係る発光素
子駆動回路における駆動電流の時間依存性を示すグラフ
（実測値）であり、駆動電流のパルス幅は９．７６ｎｓ
である。図３Ｃは図４に示した比較例に係る発光素子駆
動回路における駆動電流の時間依存性を示すグラフ（実
測値）である。
【００５８】図３Ａ、３Ｂ，３Ｃから明らかなように、
実施の形態に係る発光素子駆動回路においては、比較例
に示されるようなリンギングもピーキングもほとんど生
じていない。これにより、レーザダイオード１の駆動を
適切に行うことが可能であることが示された。
実施の形態に係る発光素子駆動回路においては、比較例
に示されるようなリンギングもピーキングもほとんど生
じていない。これにより、レーザダイオード１の駆動を
適切に行うことが可能であることが示された。
【００５９】このように、本実施の形態に係る発光素子
駆動回路によれば、ＮＭＯＳ−ＦＥＴによるソースフォ
ロワ回路にフィードバックループを用いることによっ
て、共振定数Ｑを小さくすることができるため、リンギ
ングやピーキングが抑制され、安定したレーザダイオー
ド１の駆動を行うことが可能となる。また、部品構成点
数を少なくすることができるため、歩留まりばらつきの
影響を小さくすることができると共に、コストの低減化
を図ることができる。また、インピーダンスを抑えるこ
とができるため、ゲート電圧を低くすることができ、低
電源電圧駆動が可能となる。さらに、寄生容量がある程
度大きくても問題が生じないため、従来のように寄生容
量を下げる構成を採る必要がなくなる。
駆動回路によれば、ＮＭＯＳ−ＦＥＴによるソースフォ
ロワ回路にフィードバックループを用いることによっ
て、共振定数Ｑを小さくすることができるため、リンギ
ングやピーキングが抑制され、安定したレーザダイオー
ド１の駆動を行うことが可能となる。また、部品構成点
数を少なくすることができるため、歩留まりばらつきの
影響を小さくすることができると共に、コストの低減化
を図ることができる。また、インピーダンスを抑えるこ
とができるため、ゲート電圧を低くすることができ、低
電源電圧駆動が可能となる。さらに、寄生容量がある程
度大きくても問題が生じないため、従来のように寄生容
量を下げる構成を採る必要がなくなる。
【００６０】以上、説明したように、本発明に係る発光
素子駆動回路は、発光素子のアノード側に接続され、発
光素子を直接駆動するＮＭＯＳ−ＦＥＴによるソースフ
ォロワ回路と、ゲート端子がＮＭＯＳ−ＦＥＴによるソ
ースフォロワ回路のソース端子に接続されたＰＭＯＳ−
ＦＥＴによるソースフォロワ回路と、ＰＭＯＳ−ＦＥＴ
によるソースフォロワ回路に電流を供給するＰＭＯＳ−
ＦＥＴとを備える構成を採る。
素子駆動回路は、発光素子のアノード側に接続され、発
光素子を直接駆動するＮＭＯＳ−ＦＥＴによるソースフ
ォロワ回路と、ゲート端子がＮＭＯＳ−ＦＥＴによるソ
ースフォロワ回路のソース端子に接続されたＰＭＯＳ−
ＦＥＴによるソースフォロワ回路と、ＰＭＯＳ−ＦＥＴ
によるソースフォロワ回路に電流を供給するＰＭＯＳ−
ＦＥＴとを備える構成を採る。
【００６１】この構成により、共振定数Ｑを小さくする
ことができるため、リンギングやピーキングが抑制さ
れ、安定した発光素子の駆動を行うことが可能となる。
また、部品構成点数を少なくすることができるため、歩
留まりばらつきの影響を小さくすることができると共
に、コストの低減化を図ることができる。また、インピ
ーダンスを抑えることができるため、ゲート電圧を低く
することができ、低電源電圧駆動が可能となる。さら
に、寄生容量がある程度大きくても問題が生じないた
め、従来のように寄生容量を下げる構成を採る必要がな
くなる。 産業上の利用可能性
ことができるため、リンギングやピーキングが抑制さ
れ、安定した発光素子の駆動を行うことが可能となる。
また、部品構成点数を少なくすることができるため、歩
留まりばらつきの影響を小さくすることができると共
に、コストの低減化を図ることができる。また、インピ
ーダンスを抑えることができるため、ゲート電圧を低く
することができ、低電源電圧駆動が可能となる。さら
に、寄生容量がある程度大きくても問題が生じないた
め、従来のように寄生容量を下げる構成を採る必要がな
くなる。 産業上の利用可能性
【００６２】本発明は、発光素子駆動回路に利用するこ
とができる。 ［図面の簡単な説明］ 図面の簡単な説明
とができる。 ［図面の簡単な説明］ 図面の簡単な説明
【図１】図１Ａは実施の形態に係る発光素子駆動回路の
構成を示す図である。 図１Ｂはレーザダイオード周辺の回路図である。
構成を示す図である。 図１Ｂはレーザダイオード周辺の回路図である。
【図２】図２はソースフォロワ回路部の等価回路を示す
図である。
図である。
【図３】図３Ａは実施の形態に係る発光素子駆動回路に
おける駆動電流の時間依存性を示すグラフ（シミュレー
ション）である。 図３Ｂは実施の形態に係る発光素子駆動回路における駆
動電流の時間依存性を示すグラフ（実測値）である。 図３Ｃは比較例に係る発光素子駆動回路における駆動電
流の時間依存性を示すグラフ（実測値）である。
おける駆動電流の時間依存性を示すグラフ（シミュレー
ション）である。 図３Ｂは実施の形態に係る発光素子駆動回路における駆
動電流の時間依存性を示すグラフ（実測値）である。 図３Ｃは比較例に係る発光素子駆動回路における駆動電
流の時間依存性を示すグラフ（実測値）である。
【図４】図４は比較例として示される従来の発光素子駆
動回路の構成図である。
動回路の構成図である。
【図５】図５は従来の発光素子駆動回路のシミュレーシ
ョン結果を示す図である。
ョン結果を示す図である。
【図６】図６はＰＭＯＳ−ＦＥＴによるレーザダイオー
ドの駆動回路の一例を示す図である。
ドの駆動回路の一例を示す図である。
【図７】図７は図６の等価回路を示す図である。
【図８】図８は単純ソースフォロワ回路によるレーザダ
イオードの駆動回路の一例を示す図である。
イオードの駆動回路の一例を示す図である。
【図９】図９は図８の等価回路を示す図である。
フロントページの続き
(56)参考文献 特開 平11−214781（ＪＰ，Ａ)
特開 平６−132591（ＪＰ，Ａ)
特開 平４−109687（ＪＰ，Ａ)
ＨＩＲＯＳＥ ｅｔ ａｌ．，Ｌｏｗ
−Ｐｏｗｅｒ ２．５−Ｇｂ／ｓ Ｓｉ
−Ｂｉｐｏｌａｒ ＩＣ Ｃｈｉｐｓｅ
ｔ ｆｏｒ Ｏｐｔｉｃａｌ Ｒｅｃｅ
ｉｖｅｒｓ ａｎｄ Ｔｒａｎｓｍｉｔ
ｔｅｒｓ Ｕｓｉｎｇ Ｌｏｗ−Ｖｏｌ
ｔａｇｅ ａｎ，ＩＥＩＣＥ Ｔｒａｎ
ｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒ
ｏｎｉｃｓ，日本，1999年，Ｖｏｌ．Ｅ
82−Ｃ，Ｎｏ．３，ｐ．511−518，特に
Ｓｅｃｔｉｏｎ４．５
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01S 5/00 - 5/50
H01L 33/00
H04B 10/00 - 10/30
Claims (4)
- 【請求項１】 発光素子駆動回路において、 ゲート端子を有し当該ゲート端子への入力電圧に応じて
前記発光素子に駆動電流を供給するＮＭＯＳ−ＦＥＴを
有する第１ソースフォロワ回路と、 前記第１ソースフォロワ回路の下流側の節点に接続され
たゲート端子を含む第１ＰＭＯＳ−ＦＥＴを有する第２
ソースフォロワ回路と、 ゲート端子を有し当該ゲート端子への入力電圧に応じて
前記第２ソースフォロワ回路に電流を供給する第２ＰＭ
ＯＳ−ＦＥＴを備え、 前記第１ＰＭＯＳ−ＦＥＴと前記第２ＰＭＯＳ−ＦＥＴ
との間の電位を前記入力電圧として前記ＮＭＯＳ−ＦＥ
Ｔの前記ゲート端子に与えることを特徴とする発光素子
駆動回路。 - 【請求項２】 前記ＮＭＯＳ−ＦＥＴによるソースフォ
ロワ回路の相互コンダクタンスは、１０ミリジーメンス
から１００ミリジーメンスの範囲におけるいずれかの値
を有することを特徴とする請求項１記載の発光素子駆動
回路。 - 【請求項３】 前記第１ソースフォロア回路の下流側の
節点を介して前記発光素子に駆動電流を更に与えるＰＭ
ＯＳ−ＦＥＴ群を備えることを特徴とする請求項１記載
の発光素子駆動回路。 - 【請求項４】 前記発光素子と請求項１に記載の発光素
子駆動回路とを備えた発光装置。
Applications Claiming Priority (3)
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|---|---|---|---|
| JP2000219777 | 2000-07-19 | ||
| JP2000-219777 | 2000-07-19 | ||
| PCT/JP2001/006242 WO2002007276A1 (fr) | 2000-07-19 | 2001-07-18 | Circuit d'attaque de dispositif photoemetteur |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3391784B2 true JP3391784B2 (ja) | 2003-03-31 |
Family
ID=18714497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002513061A Expired - Fee Related JP3391784B2 (ja) | 2000-07-19 | 2001-07-18 | 発光素子駆動回路 |
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| EP (1) | EP1311040B1 (ja) |
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| KR (1) | KR100784505B1 (ja) |
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| AU (1) | AU2001271072A1 (ja) |
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