JP3386116B2 - シリコン表面処理および素子作製方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコン表面の処
理方法に関する。より詳細には、シリコン表面に微細な
凹凸を形成する方法に関する。

【０００２】また、本発明は、半導体回路の高集積化ま
たは微細な凹凸を有した量子効果素子の作製技術に関す
る半導体表面処理および素子作製方法に関する。

【０００３】

【従来の技術】シリコンＬＳＩの高集積化に伴って、
０．２μm以下の設計ルールでのデバイス開発が進めら
れている。特に半導体メモリの開発においては、メモリ
セル面積の縮小によりデータを電荷として保持する容量
素子の構成には厳しい条件が課せられ、より小さなセル
面積に十分な量の電荷を保持する技術が要求されてい
る。これらの要求を満足するために開発されてきたのが
トレンチ型ならびにスタック型のキャパシタ電極を有す
る容量素子である。さらに、近年ではスタック構造のキ
ャパシタ電極表面に半球状のシリコン粒を形成すること
でキャパシタ電極の実効的な表面積を増大させるＨＳＧ
（Hemispherical Grained）技術が提案されている。こ
のＨＳＧ技術ではＣＶＤ法によりアモルファスシリコン
を堆積した後、基板温度を高温に保ったままで原料ガス
の供給を停止してから窒素雰囲気中でアニールすること
により、電極表面でのシリコン原子の表面拡散を促進
し、無数の半球状の多結晶シリコン粒を形成するもので
ある。

【０００４】一方、単一電子トランジスターをはじめと
した種々の量子効果素子の研究・開発が進められてい
る。これらの素子の作製にあたっては、素子を構成する
材料をナノスケールで加工する技術が必要である。その
一つは電子ビームリソグラフィーに代表されるような、
現在のLSIプロセスの究極を追求したリソグラフィー技
術を用いた微細加工技術である。

【０００５】これに対してリソグラフィー技術に頼るこ
となしに、薄膜成長時に現れるナノスケールの島状構造
や種々の表面処理方法によってナノ構造を形成し、これ
を応用した量子効果素子の作製方法も提案されている。

【０００６】その一つとしてはシリコン薄膜のCVD成長
に際して成膜条件を選択することによりシリコン酸化膜
表面に微細なシリコン島（量子ドット）を形成してから
これらの量子ドットをさらに酸化膜中に埋め込むこと
で、シリコン島を電荷蓄積領域として用いる不揮発メモ
リー素子が提案されている。

【０００７】また、近年ではウエット処理などでシリコ
ン表面を積極的に荒らすことによりシリコン層の厚みを
変化して、膜厚に依存したポテンシャル変調を利用し、
極微細な電気伝導経路や電荷蓄積領域を形成する量子効
果素子作製法も報告されている。

【０００８】

【発明が解決しようとする課題】通常のトレンチならび
にスタック型のキャパシタ電極を持つ容量素子において
セル面積を一定に保ちつつ十分な電荷蓄積を実現するた
めには、これらの素子の形状を高くする（または深くす
る）必要がある。しかし、集積回路全体の作製プロセス
を考慮すればこのような手法にも限界がある。

【０００９】従って、先に記述したＨＳＧを用いたキャ
パシタ電極が提案されているが、ＨＳＧの形成にあたっ
ては、シランガスなどを用いたＣＶＤによるアモルファ
スシリコン層の堆積、ならびに原料ガスの排気後にシリ
コン原子の表面拡散を促すためにアニールを行う工程と
が必要である。

【００１０】またＨＳＧ形成で不可欠なアモルファスシ
リコン層の堆積工程において、素子構成上不必要な部分
へもシリコンが堆積してしまう。さらに、この手法でシ
リコン電極表面に形成される半球状のシリコン粒の半径
は数十〜１００ｎｍ程度であり、今後もさらにメモリセ
ルの縮小が進んだ場合にはシリコン粒の形状が後のプロ
セスに障害をもたらす可能性がある。

【００１１】従って、キャパシタ電極表面にさらに微細
な凹凸を高密度に、かつ簡便に形成するプロセスが望ま
れている。

【００１２】一方、微細な凹凸を有した量子効果素子の
開発の面から見た場合、従来のリソグラフィー技術、特
に電子線描画法でも任意の形状の微細な凹凸が設計可能
である。しかし、素子作製が複雑であり量産性に乏し
い。

【００１３】そこで、上述のように溶液処理や薄膜成長
時の条件を選択することにより、種々の島構造（量子ド
ット）を自発的に形成する手法が提案されている。しか
し、素子作製工程において種々の溶液によるウエット処
理を行うことは簡便ではあるが、プロセスの制御性や以
後の素子作製工程に対しての制約が多く望ましくない。
このように自発的な構造形成手法においても多くの問題
点が指摘されている。また、CVDによるシリコン酸化膜
表面へのシリコン島の形成に際しても、シリコン酸化膜
がプラズマに曝されることによる電気的ダメージや島成
長の様式が酸化膜の表面状態に依存するためにプロセス
条件を最適化する必要があるなど、解決すべき問題点が
多い。

【００１４】本発明の目的は、上述のような問題点を解
決するために、より簡便に数〜数十ｎｍスケールの微細
な凹凸をシリコン表面に形成し、この微細な凹凸を用い
てより高効率の容量素子を製造すること、及びより簡便
かつ制御性よく量子効果素子を作製することにある。

【００１５】

【課題を解決するための手段】本発明は、シリコン表面
より酸化膜を除去した後、該シリコン表面でエッチング
反応及び酸化反応が同時に進行する温度及び酸素分圧の
条件下に該シリコン表面を暴露し、該シリコン表面に微
細な凹凸を形成するシリコンの表面処理方法を提供す
る。

【００１６】シリコン表面を酸素ガスに暴露した場合、
シリコン表面温度と酸素分圧に依存してシリコンの酸化
反応又は／及びエッチング反応が進行することが知られ
ている。

【００１７】図２はシリコン表面の反応様式をシリコン
表面の温度と反応室の酸素分圧とともに示したものであ
る。

【００１８】低酸素分圧かつ高温条件（図中左上、“エ
ッチング領域”と記載）においては、シリコン表面に衝
突した酸素分子はSiO₂を生成するに到らず、揮発性分の
SiOが生成した段階で、SiOがシリコン表面から脱離する
ことによりシリコン表面のエッチング反応が進行する。

【００１９】一方、高酸素分圧かつ低温条件（図中右
下、“酸化領域”と記載）ではシリコン表面の酸化反応
のみが進行する。通常の酸化膜形成プロセスでは、一般
に７００℃以上の基板温度で酸化を行っているが、大気
圧条件又は酸素分圧が大気圧の数％である条件であり、
酸素分圧が高いため酸化反応が優先して進行する。

【００２０】酸化反応とエッチング反応との間には明確
な境界はなく、エッチングと酸化が同時に進行するシリ
コン表面温度及び酸素分圧領域が存在する（図２の網掛
け部であり、“境界領域”と記載）。

【００２１】境界領域は、図２中で２本の曲線間の領域
である。２本の曲線は下に凸の形状である。両者は、シ
リコン表面温度が上昇するにつれ間隔が狭まる傾向を持
つ。酸素分圧が１×１０^-6〜１×１０^-2Paであり、か
つ、シリコン表面温度が５００〜９００℃の範囲であれ
ば、シリコン表面のエッチング反応と酸化反応が同時に
進行し、本発明の効果が確認される。

【００２２】より、好適には、酸素分圧が５×１０^-6〜
１×１０^-3Paであり、かつ、シリコン表面温度が６００
〜８００℃の範囲である。処理条件がこの範囲であれ
ば、エッチング反応と酸化反応が同時に進行し、さらに
それぞれの反応が、実用上十分に速い速度で進行する。

【００２３】最も好適には、酸素分圧が１×１０^-5〜６
×１０^-5Paであり、かつ、シリコン基板温度が６５０〜
７５０℃の範囲で行なうことが望ましい。

【００２４】シリコン表面の酸化とエッチングは図１に
示したように各々局所的に進行する。酸素分子102がシ
リコン表面に衝突し、酸化反応が進行した部位では形成
された酸化領域103がエッチング反応に対して酸化膜マ
スク103となる。また、この酸化膜は反応室内の酸素分
圧が低くこれ以上成長することができないため１ｎｍ以
上になることはない。

【００２５】これに対して、シリコン表面のエッチング
が一旦進行したエッチング領域105では揮発性SiO分子10
4がシリコン表面より脱離するので、常に反応性の高い
シリコン表面が露出し続けエッチング反応が継続する。

【００２６】この結果、何らの特別な処理を行なうこと
なくシリコン表面には自発的に微細な凹凸が形成され
る。また、これらの微細な凹凸の形状は、シリコン表面
温度、酸素分圧及び処理時間によって変更することが可
能である。

【００２７】微細な凹凸の深さは、処理時間により調整
することが可能である。処理時間を長くすれば、エッチ
ング反応によって形成される凹部は深くなる。それに対
し、短い処理時間では浅い凹部が形成される。

【００２８】本発明はこの酸化反応とエッチング反応と
が同時に進行する現象を応用することで、容量素子や量
子効果素子を構成するシリコン表面に微細な凹凸を形成
するものである。

【００２９】ここで、「微細な凹凸」とは、本発明のシ
リコンの表面処理方法により、自然酸化膜のない清浄な
シリコン表面に形成されるものであり、微細な凸の間の
平均的な間隔が数〜数十nm程度であり、シリコン表面に
一様な面密度で存在する凹凸のことを言う。

【００３０】上述のマスク層として働く局所酸化領域は
数〜数十ｎｍの間隔で非常に高密度に生成することが事
前の評価より明らかとなっており、シリコン表面を所定
の温度にて減圧酸素雰囲気中で処理することでシリコン
表面に所望の微細な凹凸を形成することが可能となる。

【００３１】さらに微細な凹凸形成処理の終了後には、
装置を大気圧にする際に生じる酸化反応により、微細な
凹凸の表面に１ｎｍ以下の非常に薄いシリコン酸化層が
残るだけである。従って、引き続いて、素子作製プロセ
スを行なう場合、問題が生じないことも利点の一つであ
る。

【００３２】また、上述の凹凸形成は、シリコン表面の
自然酸化膜によって阻害されるので、これを利用して、
自然酸化膜よりパターニングを施すことで、所望の領域
にのみ微細な凹凸を形成することも可能である。

【００３３】さらに上記の微細な凹凸表面にシリコン酸
化層を形成したい場合には、処理条件を途中から酸化反
応のみが進行する条件（図２の酸化領域）に設定するだ
けで引き続いて同一装置にて酸化膜を形成することが可
能である。

【００３４】

【発明の実施の形態】前記シリコン表面として、加熱に
より酸化膜を除去したシリコン表面を用いることができ
る。また、前記シリコン表面として、弗化水素により自
然酸化膜を除去し、かつ表面を水素終端化したシリコン
表面を用いることができる。

【００３５】本発明のシリコン表面の処理方法をプロセ
スの一部として用いる場合には、シリコン表面を高温に
することが難しいことが多い。このような場合、微細な
凹凸を形成したいシリコン表面を弗化水素処理などによ
って水素終端化することが有効である。つまり、シリコ
ン表面に吸着した水素原子は表面を不活性化して汚染を
防ぐだけでなく、上述の酸化反応とエッチング反応が同
時に進行するような温度域（一般に400℃以上）では、
昇温中に試料表面の水素吸着層が脱離してしまうため
に、上記の酸化反応及びエッチング反応を阻害すること
がない。

【００３６】また、本前記のシリコンの表面処理方法に
より表面に微細な凹凸が形成されたシリコンも本発明の
構成に含まれる。

【００３７】本発明はシリコン製のキャパシタ電極表面
に微細な凹凸を形成する工程を少なくとも有する半導体
装置の製造工程の一つの工程として好適に用いられる。

【００３８】このように、キャパシタ電極表面に本発明
により微細な凹凸を形成することで、キャパシタ電極の
表面積を従来法以上に増加することが可能となる。これ
により、従来と同じセルサイズでありながら蓄積するこ
とができる電荷量が２〜３倍に増加した容量素子を作成
することが可能となった。

【００３９】また、シリコンの表面処理方法により表面
に微細な凹凸が形成されたシリコン製のキャパシタ電極
及び、このキャパシタ電極を含む半導体装置も本発明の
構成に含まれる。

【００４０】また、本発明は、シリコン酸化膜上に存在
するシリコン層の表面に本発明のシリコンの表面処理方
法を施し、該シリコン層の表面に微細な凹凸を形成する
シリコンの表面処理方法を提供する。

【００４１】これは、本発明をSOI（Silicon on insula
tor）基板のシリコン層に適用するものである。勿論、
本発明の表面処理は通常のシリコン基板表面に限らず、
SOI基板のシリコン層ならびにシリコン酸化膜に代表さ
れる異種材料上に成膜したシリコン薄膜表面に応用する
ことも可能である。

【００４２】シリコン酸化膜上に存在するシリコン層の
表面に前記のシリコンの表面処理方法を該シリコン酸化
膜が露出するまで適用し、該シリコン酸化膜上にお互い
同士が電気的に孤立した微細なシリコン島（量子ドッ
ト）を形成するシリコンの表面処理方法を提案する。

【００４３】これは、本発明をSOI基板に適用した第2の
構成である。このように、本発明によりシリコン酸化膜
上に微細なシリコン島（量子ドット）を簡単に作成する
ことが可能となった。

【００４４】このようにして形成された微細なシリコン
島をさらに酸化膜で被覆して、シリコン酸化膜中に埋め
込むことで、不揮発性メモリー素子の電荷蓄積領域とす
ることができる。

【００４５】ここで、「微細なシリコン島」とは、島の
間隔が数〜数十nmであり、シリコン酸化膜表面に一様な
面密度で分布し、ぞれぞれの島が電気的に孤立している
ものを言う。勿論、本発明をSOI基板に適用した第2の構
成は通常のシリコン基板表面に限らず、SOI基板のシリ
コン層ならびにシリコン酸化膜に代表される異種材料上
に成膜したシリコン薄膜表面に応用することも可能であ
る。

【００４６】さらに本発明のこの構成を用いて量子効果
素子を作製する場合には、シリコン表面に形成した微細
な凹凸に起因したシリコン中のポテンシャルの揺らぎを
使用してナノスケールの電気伝導パスを形成したり、ナ
ノスケールの電荷蓄積部位（量子ドット）を自発的に形
成することが可能となる。

【００４７】また、本発明は、このようにして製造され
た電荷蓄積領域を少なくとも有する半導体素子も発明の
構成として含む。

【００４８】

【実施例】（実施例１）以下に本発明の基本現象である
シリコン表面の微細な凹凸形成の実施例を図１を用いて
示す。まず超高真空中（５×１０^-7Pa）での1000℃、５
秒の加熱を３回繰り返すことでシリコン基板１０１の清
浄表面を準備した。その後、10^-7Pa台の真空度を維持し
ながらシリコン基板１０１を680℃まで昇温した。続い
て、反応室に酸素ガスを2×10^-5Paとなるまで導入し
た。酸素ガスは３０秒をかけてゆっくりと反応室中に導
入し、その後、反応室が２×１０^-5Paで一定となるよう
に酸素ガス流量を調整し、処理が終了するまで酸素ガス
を流しつづけた。

【００４９】続いて、シリコン基板に５〜20分間の処理
を施した。この酸素分圧と基板温度は図２に示したエッ
チングと酸化の境界領域に位置しており、両反応が同時
に進行する。

【００５０】図１は表面処理中のシリコン基板１０１の
断面図である。シリコン基板101では、低圧で供給され
ている酸素分子１０２は、シリコン基板１０１表面と衝
突し、基板表面を酸化して酸化領域１０３を形成する。
しかし、基板表面に衝突した酸素分子１０２の全てが表
面の酸化に消費されるのではなく、一部は、揮発性Ｓｉ
Ｏ分子１０４となり、シリコン基板１０１表面をエッチ
ングし、基板上でエッチング領域１０５を形成する。一
方、一旦酸化されて酸化領域１０３となったシリコン基
板はその酸化膜がマスクとなり、その部分ではエッチン
グは進行しない。

【００５１】その後、酸素ガスの導入とシリコン基板の
加熱を停止し、真空装置からシリコン基板を取出した後
に原子間力顕微鏡により表面形状を、また透過型電子顕
微鏡によって断面構造を評価した。その結果、20〜40ｎ
m間隔で凹凸構造の凸が形成されていることが明らかと
なった。処理時間の増加と共に凹部が深くなり、５分間
の処理では凹凸の深さは１０nmであったが、20分間の処
理で凹凸の深さが50ｎｍに達していることを確認した。

【００５２】さらに、シリコン酸化膜上の100nmのシ
リコン層（SOI基板）表面、及びシリコン酸化膜上に
シランガスを原料ガスとしたプラズマCVD法によって堆
積した100ｎｍ厚のポリシリコン薄膜表面とを対象とし
て、上述と同じ条件（基板温度：680℃、酸素分圧：2×
10^-5Pa）で処理を行った結果、上記のシリコン基板の場
合と同ように微細な凹凸が形成されることを確認した。
この時の微細な凹凸の周期及び凹凸の深さは上述のシリ
コン基板と同様であった。

【００５３】さらにシリコン層の厚さを30ｎｍと薄くし
たSOI基板について同条件での処理を施したところ、酸
化反応とエッチング反応が同時に進行し、エッチングに
よりシリコン層が完全に除去されて下地のシリコン酸化
膜層に達し、酸化膜上に微細なシリコンの島が形成され
た。この島は、それぞれが電気的に孤立していることが
確認された。その様子を模式的に図３に示す。

【００５４】図３（１）は、処理開始直後のSOI基板の
様子を示す。シリコン基板３０４上に過剰に酸素をイオ
ン注入し、その後アニールを行なうことで、SOI基板を
作成した。図３（１）では、酸素分子が酸化層３０３上
のシリコン層３０２の表面に衝突する様子が描かれてい
る。図３（２）は処理終了後のSOI基板の様子を示す。
部分的な酸化により、局所酸化領域３０５が形成されて
おり、局所酸化領域３０５直下のシリコン層３０２はエ
ッチングされずに島状に残留している。また、局所酸化
領域３０５以外のシリコン層３０２は酸化層３０３が露
出するまでエッチングされている。この島状の残留シリ
コン島は20〜40ｎｍの間隔で酸化層３０３上に一様な面
密度で分布している。また、シリコン島の高さはシリコ
ン層の膜厚とほぼ等しい３０nmである。

【００５５】また、同様の実験をシリコン酸化膜上に30
ｎｍのポリシリコンを堆積した試料にも適用して、SOI
基板の場合と同様の結果を得た。

【００５６】（実施例２）上記の実施例では最も基本的
な例として真空中での加熱によってシリコン表面より自
然酸化膜を除いたが、本実施例以降では、実際の素子作
製へ本発明を応用することを考慮してフッ酸溶液処理に
よりシリコン基板表面を準備した例を示す。

【００５７】シリコン基板表面の有機物汚染を除去した
後、微細な凹凸を形成すべきシリコン基板表面を１％希
釈のフッ酸溶液に2分間浸してから純水中で3分間の洗浄
を行い、シリコン基板表面の自然酸化膜を除去すると共
に水素終端表面を形成した。

【００５８】このシリコン基板を反応室に導入し、1×1
0^-7Paまで真空排気を行った後に基板を680℃まで昇温し
た。昇温後、酸素ガスは３０秒をかけてゆっくりと反応
室中に導入し、その後、反応室が２×１０^-5Paで一定と
なるように酸素ガス流量を調整し、処理が終了するまで
酸素ガスを流しつづけた。

【００５９】水素終端表面４０２の水素は300℃以上に
昇温した段階でシリコン表面から熱脱離し始め、シリコ
ン清浄表面が現われる。その後、基板温度を680℃で保
持して20分間処理を施すことで実施例１と同様の微細な
凹凸を形成することができた。この様子を図４（１）、
（２）を用いて説明する。水素脱離温度である300℃ま
では、シリコン基板４０３表面のシリコン原子は水素原
子と結合して水素終端表面４０２を形成している。この
時には、酸素分子４０１がシリコン基板表面に近づいて
きても、酸化反応及びエッチング反応も進行しない。し
かし、基板温度が300℃を越えると、水素終端表面４０
２から次々と水素が脱離し始め（熱離脱水素原子４０
４）、やがて、シリコン原子がむき出しとなる。さら
に、４００℃を越えると、シリコン基板４０３表面で
は、上述のようにエッチングと酸化が同時に発生し、局
所酸化領域４０５及びエッチング領域４０６が基板表面
に微細な凹凸を生み出す。

【００６０】（比較例１）自然酸化膜を除去しないシリ
コン基板を用いた以外は実施例２と同様の処理を行なっ
た。その結果、シリコン基板表面の酸化が僅かに進行
し、自然酸化膜厚の平均値が約0.2ｎｍ増加したのみで
あり、シリコン基板表面に微細な凹凸は形成されなかっ
た。

【００６１】（実施例３）図５に本発明によって容量素
子の高性能化を図った例を示した。まず通常のプロセス
によりシリコン基板上にＭＯＳＦＥＴを作製した後にＣ
ＶＤ法によって層間絶縁膜５０２を形成した。ここで、
層間絶縁膜５０２は膜厚１．５μｍのＢＰＳＧである。
（ただ、図面の見易さのために、ＭＯＳＦＥＴは図示し
ていない。） その後、層間絶縁膜に径が０．３μmφのコンタクトホ
ール５０３を開口してからＣＶＤ法によって層間絶縁膜
全面にポリシリコンを堆積した。続いて、リソグラフィ
ーによってパターニングしたレジストをマスクとして、
ドライエッチングによって図５に示したようなキャパシ
タ電極５０１を形成した。キャパシタ電極はのサイズ
は、直径０．４μｍ、高さ０．６μｍである。

【００６２】その後、この基板をフッ酸１％水溶液に２
分間基板を浸漬してキャパシタ電極５０１表面の自然酸
化膜を除去すると共に表面を水素終端化した。用いたフ
ッ酸が希薄であり、１．５μｍの層間絶縁膜に対するフ
ッ酸によるエッチングの影響は極めて微小なので、層間
絶縁膜の保護は行なわなかった。

【００６３】このウエハ試料を真空装置にセットし、予
備排気を行った後に反応室に導入した。続いて処理室の
真空度を10^-7Pa台で保持しながらウエハを680℃まで昇
温してから反応室に酸化ガスを2×10^-5Paまで導入し20
分間の処理を行い、キャパシタ電極であるポリシリコン
表面に微細な凹凸（凹凸構造）５０４を形成した。

【００６４】このキャパシタ電極５０１の断面を透過型
電子顕微鏡で評価したところ、表面の微細な凹凸の深さ
は５０nmであり、微細な凹凸の凸の間隔は約４０nmであ
り、キャパシタ表面に一様に分布していた。

【００６５】この工程の後に、ポリシリコンへのドーピ
ングならびにキャパシタ絶縁膜５０５と上部電極５０６
を形成して、容量素子を完成した。このようにして作製
した容量素子のメモリセル容量を評価したところ、キャ
パシタ電極表面に微細な凹凸を形成しなかったセルに比
べてセル容量が２〜３倍に増加していることを確認し
た。

【００６６】（実施例４）図６に本発明によりシリコン
の微細な島（量子ドット）を有した不揮発性メモリー素
子の作製例を示した。

【００６７】まず、シリコン基板６０１に800℃のドラ
イ酸化によって３nmのシリコン酸化層６０２（トンネル
酸化膜）を形成した。

【００６８】その後、酸化膜上にシランガスを用いたCV
Dにより１５nm厚のポリシリコン層６０３を堆積した。
ポリシリコン表面をフッ酸にて洗浄し、表面より自然酸
化膜を除去するとともに、表面の水素終端化を行なっ
た。この試料を反応室に搬入して700℃に昇温した。昇
温終了後、実施例１同様に３０秒かけて酸素ガスを酸素
分圧が5×10^-5Paとなるまで導入し、その後、反応室の
真空度が５×１０^-5Paで一定となるように酸素ガス流量
を調整しし、処理が終了するまで酸素ガスを流しつづけ
た。

【００６９】この状態でシリコン基板を２０分間放置し
表面処理を行った。

【００７０】その結果、図中に示したようにシリコン酸
化膜表面に孤立したシリコンドット６０４（量子ドッ
ト）が形成されていることを原子間力顕微鏡にて確認し
た。このシリコンドットは、高さは、成膜されたポリシ
リコン膜厚とほぼ等しい１２〜１５nmであり、シリコン
ドットは４０nm程度の間隔でシリコン酸化膜表面に一様
に分布していた。

【００７１】さらにCVDによってゲート酸化膜６０５を3
0ｎｍ堆積し、上述したシリコンドットを酸化層中に埋
め込んだ。その後、通常のリソグラフィー工程及びイオ
ン注入工程を経てポリシリコンゲート電極６０６ならび
にソース領域６０７とドレイン領域６０８を形成した。

【００７２】このようにして作製したゲート電極直下の
酸化膜中に微細なシリコンドットを埋め込んだデバイス
において、ゲート電圧を印加した際にソースとドレイン
間を流れる電子がトンネル酸化膜を介してシリコンドッ
トに注入され蓄積される。

【００７３】その結果、シリコンドットに蓄積された電
荷量によってソースとドレイン間を流れる電流が変化
し、シリコンドットへの蓄積電荷によるメモリー効果と
その読み出しの基本動作を確認し、本デバイスがフロー
ティングゲートを有するメモリ素子として機能すること
を確認した。

【００７４】（実施例５）図７に本発明を利用したシリ
コン系の単電子トランジスタを作製した例を示した。SO
I基板のシリコン層７０１を酸化ならびにフッ酸による
ウエットエッチングにより約10ｎｍまで薄膜化した。そ
の後、ゲート電極領域の自然酸化膜をＨＦにより選択的
に除去し、さらに、同部分を水素終端化した。このウエ
ハを反応室に搬入して排気し、基板温度700℃、酸素分
圧5×10^-5Paとして約４分処理し先ほどの水素終端化し
た部分に微細な凹凸７０３を形成した。この際に、下地
である埋め込み酸化膜７０２が露出しないように、処理
時間を調整した。

【００７５】この凹凸は、断面の透過型電子顕微鏡観察
及び原子間力顕微鏡観察によると、深さ８ｎｍで、突起
間の平均的な間隔は４０nm程度であり一様に分布してい
た。

【００７６】その後、熱酸化工程によって微細な凹凸７
０３を有したシリコン基板表面に６ｎｍの熱酸化膜７０
７を形成し、リソグラフィー工程ならびにイオン注入工
程を経てポリシリコンゲート電極７０４ならびにソース
領域７０５とドレイン領域７０６を形成した。

【００７７】本デバイスのポリシリコンゲート電極７０
４直下ではシリコン層膜厚の揺らぎに起因した電気的ポ
テンシャルの揺らいだ領域が形成される。その結果、ソ
ースとドレイン間の伝導経路はゲート領域に散在した伝
導部位の微小接続となり、単電子効果（クーロンブロッ
ケイド効果）が発現した。また、本デバイスについては
50Ｋ以下の温度領域でドレイン電流のクーロン振動、な
らびにゲート電圧印加による電流変調を観測することが
できた。

【００７８】

【発明の効果】本発明のシリコンの表面処理方法によ
り、シリコン表面に数〜数十ｎｍスケールの微細な凹凸
を自発的に、かつ簡便に形成することが可能となった。
本発明によって形成した微細な凹凸を、シリコンLSIを
構成するメモリセルのシリコンキャパシタ電極表面に用
いることで、キャパシタ電極の表面積が増加し、従来法
以上に電荷蓄積効率の良い容量素子を得ることが可能と
なり、半導体回路の高集積化に大きく寄与した。

【００７９】また本発明のシリコン表面の微細な凹凸
及び／又は 酸化膜上の微細なシリコン島を利用するこ
とで種々の量子効果デバイスの開発が可能となった。

【図面の簡単な説明】

【図１】本発明の基本原理を説明するための概念図であ
る。

【図２】シリコン表面の酸化反応とエッチング反応の基
板温度および酸素分圧依存性。

【図３】SOI基板または酸化膜上に堆積したシリコン膜
表面への微細な凹凸の形成例。

【図４】シリコン表面を水素終端して本発明による表面
処置手法を容易にした例。

【図５】スタック型のキャパシタ電極の表面積を本発明
により増加させた場合の模式図。

【図６】本発明によって作製したフローティングゲート
を有する不揮発性メモリ素子の構造図。

【図７】本発明によって作製した単電子トランジスター
の構造図。

【符号の説明】

１０１ シリコン基板 １０２ 酸素分子 １０３ 酸化領域（酸化膜マスク） １０４ 揮発性SiO分子 １０５ エッチング領域 ３０１ 酸素分子 ３０２ シリコン層（SOI又はポリシリコン堆積層） ３０３ 酸化層 ３０４ シリコン基板 ３０５ 局所酸化領域 ４０１ 酸素分子 ４０２ 水素終端表面 ４０３ シリコン基板 ４０４ 熱離脱水素原子 ４０５ 局所酸化領域 ４０６ エッチング領域 ５０１ キャパシタ電極（ポリシリコン電極） ５０２ 層間絶縁膜 ５０３ コンタクトホール ５０４ 微細な凹凸（凹凸構造） ５０５ キャパシタ絶縁膜 ５０６ 上部電極 ６０１ シリコン基板 ６０２ 酸化膜（トンネル酸化膜） ６０３ ポリシリコン堆積層 ６０４ シリコンドット ６０５ ゲート酸化膜 ６０６ ポリシリコンゲート電極 ６０７ ソース領域 ６０８ ドレイン領域 ７０１ シリコン層 ７０２ 酸化膜（埋め込み酸化膜） ７０３ 微細な凹凸 ７０４ ポリシリコンゲート電極 ７０５ ソース領域 ７０６ドレイン領域 ７０７ 熱酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/06 29/788 29/792 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/302 H01L 21/8242 H01L 21/2847

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 シリコン表面より酸化膜を除去した後、
   該シリコン表面でエッチング反応及び酸化反応が同時に
   進行する温度及び酸素分圧の条件下に該シリコン表面を
   暴露し、該シリコン表面に微細な凹凸を形成するシリコ
   ンの表面処理方法。
2. 【請求項２】 シリコン表面より酸化膜を除去し、該シ
   リコン表面を酸素分圧が１０^-6〜１０^-2(Pa)かつ、該シ
   リコン表面温度が ５００〜９００(℃)である条件下に
   暴露して、該シリコン表面に微細な凹凸を形成するシリ
   コンの表面処理方法。
3. 【請求項３】 前記シリコン表面として、加熱により酸
   化膜を除去したシリコン表面を用いる請求項１又は２記
   載のシリコンの表面処理方法。
4. 【請求項４】 前記シリコン表面として弗化水素によ
   り、自然酸化膜を除去しかつ表面を水素終端化したシリ
   コン表面を用いる請求項１又は２記載のシリコンの表面
   処理方法。
5. 【請求項５】 請求項１〜４のいずれか一項に記載のシ
   リコンの表面処理方法により表面に微細な凹凸が形成さ
   れたシリコン。
6. 【請求項６】 請求項１〜４のいずれか一項に記載のシ
   リコンの表面処理方法により、シリコン製のキャパシタ
   電極表面に微細な凹凸を形成する工程を少なくとも有す
   る半導体装置の製造方法。
7. 【請求項７】 請求項１〜４のいずれか一項に記載のシ
   リコンの表面処理方法により表面に微細な凹凸が形成さ
   れたシリコン製のキャパシタ電極。
8. 【請求項８】 請求項７記載のキャパシタ電極を少なく
   とも有する半導体装置。
9. 【請求項９】 シリコン酸化膜上に存在するシリコン層
   の表面に請求項１〜４のいずれか一項に記載のシリコン
   の表面処理方法を施し、該シリコン層の表面に微細な凹
   凸を形成するシリコンの表面処理方法。
10. 【請求項１０】 シリコン酸化膜上に存在するシリコン
    層の表面に請求項１〜４のいずれか一項に記載のシリコ
    ンの表面処理方法を該シリコン酸化膜が露出するまで適
    用し、該シリコン酸化膜上にお互い同士が電気的に孤立
    した微細なシリコン島（量子ドット）を形成するシリコ
    ンの表面処理方法。
11. 【請求項１１】 請求項１０記載のシリコンの表面処理
    方法により形成された前記シリコン酸化膜上の微細なシ
    リコン島を別のシリコン酸化膜で被覆して酸化膜中に埋
    め込み電荷蓄積領域とする半導体装置の製造方法。
12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法により製造された電荷蓄積領域を少なくとも有する半
    導体装置。
13. 【請求項１３】 シリコンと異種材料との界面に２０〜
    ４０ｎｍ間隔で凹凸構造の凸が形成されている半導体素
    子。
14. 【請求項１４】 シリコン界面の凹凸の深さが８〜５０
    ｎｍである半導体素子。