JP3373535B2 - 電子計算機におけるアドレス変換方式 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は互いに異なるアドレス
幅を有する２種類のシステムバスを有する電子計算機に
おいて、一方のバスに接続されているモジュールから他
方のバスに接続されているメモリをアクセスする際のア
ドレス変換方式に関する。 【０００２】 【従来の技術】一般に、互いに異なるアドレス幅を有す
る２種類のシステムバスを有する電子計算機は、図５の
ように構成されている。 【０００３】図５において、１は例えば３２ビットのア
ドレス幅を有する第１のシステムバス、２は例えば２４
ビットのアドレス幅を有する第２のシステムバス、１１
はＣＰＵ、１２はメインメモリ、１３はバスアダプタ、
１４はローカルメモリ、１５は入出力装置（Ｉ／Ｏ）で
ある。ここで、入出力装置（Ｉ／Ｏ）１５がメインメモ
リ１２の特定の記憶領域をアクセスする場合を考える。 【０００４】この場合、入出力装置（Ｉ／Ｏ）１５は、
ＣＰＵ１１からバスアダプタ１３を介して起動される。
この時、バスアダプタ１３には、ＣＰＵ１１から、入出
力装置（Ｉ／Ｏ）１５が使用するメインメモリ１２内の
バッファアドレス（使用可能な記憶空間の先頭アドレ
ス）と、バッファレングス（その記憶空間の大きさ）が
通知される。 【０００５】従来は、システムバス１と２のアドレス幅
の違いにより、入出力装置（Ｉ／Ｏ）１５がメインメモ
リ１２を直接アクセスできないため、バスアダプタ１３
が入出力装置（Ｉ／Ｏ）１５への起動をＣＰＵ１１から
受けた時には、バスアダプタ１３は、入出力装置（Ｉ／
Ｏ）１５が使用するメインメモリ１２のバッファエリア
をローカルメモリ１４にデータ転送してから、入出力装
置（Ｉ／Ｏ）１５を起動していた。 【０００６】入出力装置（Ｉ／Ｏ）１５が起動される
と、入出力装置（Ｉ／Ｏ）１５はローカルメモリ１４の
バッファを作業エリアとして動作を行い、動作が完了す
るとバスアダプタ１３に完了通知を行う。そして、バス
アダプタ１３は、入出力装置（Ｉ／Ｏ）１５から動作完
了を通知された時、入出力装置（Ｉ／Ｏ）１５が使用し
ていたローカルメモリ１４内のバッファエリアを元のメ
インメモリ１２にデータ転送してから、ＣＰＵ１１に完
了通知を行っていた。 【０００７】このように、入出力装置（Ｉ／Ｏ）１５が
メインメモリ１２をアクセスする際には、従来では、必
ずバスアダプタ１３によるデータ転送が２回発生し、こ
れがオーバーヘッドの原因となっていた。 【０００８】また、バスアダプタ１３が入出力装置（Ｉ
／Ｏ）１５へのコマンドを解析し、例えば入出力装置
（Ｉ／Ｏ）１５から見てリードだけの場合は、起動時の
みデータ転送をして完了時のデータ転送を省略すること
もできるが、この場合でも、オーバーヘッドの原因とな
るアダプタ１３によるデータ転送が１回発生する。ま
た、コマンドを解析するための新たなオーバーヘッドも
発生する。 【０００９】さらに、バスアダプタ１３によるバッファ
エリアのデータ転送は、入出力装置（Ｉ／Ｏ）１５によ
って実際に実行される入出力のサイズに関係なく、常に
ＣＰＵ１１から与えられたバッファレングス分だけ実行
しなければならない。このような無駄なデータ転送も、
オーバーヘッドの原因となる。 【００１０】そこで、最近では、入出力装置（Ｉ／Ｏ）
１５からの２４ビットアドレスを、メインメモリ１２を
アクセスするための３２ビットアドレスに変換するため
のアドレス変換テーブルをバスアダプタ１３内に設ける
構成が考えられている。このアドレス変換テーブルは、
複数の格納領域を有し、その格納領域の１つにメインメ
モリ１２をアクセスするためのアドレスが登録されてい
る。 【００１１】このようなアドレス変換機構を用いれば、
メインメモリ１２上の所定の記憶空間に対して入出力装
置（Ｉ／Ｏ）１５が直接的にアクセスすることができ
る。このため、前述のように、バスアダプタ１３から入
出力装置（Ｉ／Ｏ）１５に対してメインメモリ１２をア
クセスするために必要な起動情報（リード／ライトコマ
ンド、バッファアドレス、バッファレングス等）を直接
通知する方式においては、無駄なデータ転送を省け、効
率の良いメモリアクセスを実現できる。 【００１２】しかしながら、例えば、アドレス変換テー
ブルの初期化またはデータ更新中においては、アドレス
変換テーブルの内容が不定状態であるので、この様な時
に入出力装置（Ｉ／Ｏ）１５がバスアダプタ１３にアド
レスの変換要求を発行すると、メインメモリ１２をアク
セスするための誤ったアドレスが生成されてしまう。こ
の場合、入出力装置（Ｉ／Ｏ）１５が、メインメモリ１
２上の他の装置に割り当てられたアドレス空間をアクセ
スしてしまうという誤動作が生じる事がある。このよう
な誤動作は、電子計算機のシステム全体の動作の信頼性
を低下させる大きな原因となる。 【００１３】 【発明が解決しようとする課題】従来では、アドレス変
換テーブルの内容が不定状態の時に入出力装置からアド
レス変換要求が発行されると、入出力装置がメインメモ
リ上の他の装置に割り当てられたアドレス空間を誤って
アクセスしてしまうという誤動作が生じる欠点があっ
た。 【００１４】この発明はこのような点に鑑みてなされた
もので、アドレス変換テーブルの内容が不定状態の時に
は入出力装置によるメインメモリのアクセスを禁止でき
るようにして、充分に動作の信頼性が高い電子計算機を
実現できるアドレス変換方式を提供することを目的とす
る。 【００１５】 【課題を解決するための手段および作用】この発明によ
るアドレス変換方式は、第１のアドレス幅を有する第１
のシステムバスと、前記第１のアドレス幅よりも小さい
第２のアドレス幅を有する第２のシステムバスとを備え
た電子計算機において、前記第１のシステムバスに接続
されたＣＰＵおよびメモリと、前記第２のシステムバス
に接続された入出力装置と、前記第１のシステムバスと
前記第２のシステムバスとの間に接続され、前記第１お
よび第２のシステムバス間を接続するバスアダプタ装置
とを具備し、前記バスアダプタ装置は、前記第２のシス
テムバスの上位ビットアドレスで指定可能な複数の格納
領域を有し、各格納領域に、前記メモリの所定の記憶空
間を示す前記第１のアドレス幅を有するアドレス値が登
録されるアドレス変換テーブルと、前記第１のシステム
バスを介して前記ＣＰＵから供給される前記入出力装置
に対する起動要求に応じて、前記ＣＰＵから指定された
前記メモリの所定の記憶空間を示すアドレス値を前記ア
ドレス変換テーブルの空き格納領域に登録するアドレス
登録手段と、前記アドレス値が登録された格納領域の番
号を上位ビットアドレスとし、且つ前記メモリの所定の
記憶空間内のオフセットアドレスを下位ビットアドレス
とする、前記第２のアドレス幅を有するアドレスを、前
記第２のシステムバスを介して前記入出力装置に通知す
る手段と、前記入出力装置から出力される前記第２のシ
ステムバス上のアドレスの上位ビットアドレスでアドレ
ス指定された前記アドレス変換テーブルの格納領域に登
録されているアドレス値と、前記入出力装置から出力さ
れる前記第２のシステムバス上のアドレスの下位ビット
アドレスとに基づいて、前記第２のシステムバス上のア
ドレスを、前記メモリをアクセスするためのアドレスに
変換するアドレス変換手段と、前記アドレス変換テーブ
ルのアドレスが当該アドレス変換テーブルの初期化また
は登録内容の更新によって不定状態に設定されているか
否かを示す識別情報を保持する手段と、前記第１のシス
テムバス上のＣＰＵから指定されたアドレス値を前記ア
ドレス登録手段を用いて前記アドレス変換テーブルに登
録する際に、その登録に先立って前記識別情報を前記ア
ドレス変換テーブルが不定状態であることを示す第１状
態に設定し、登録終了後に前記識別情報を前記アドレス
変換テーブルが確定状態であるこ とを示す第２状態に設
定する手段と、前記バスアダプタ装置の電源投入時また
はそのリセット時に、前記アドレス変換テーブルの初期
化処理の実行に先だって前記識別情報を前記アドレス変
換テーブルが不定状態であることを示す第１状態に設定
し、前記初期化処理の終了後に前記識別情報を前記アド
レス変換テーブルが確定状態であることを示す第２状態
に設定する手段と、前記識別情報が前記第１状態である
か前記第２状態であるかを判別し、前記第１状態である
場合には前記アドレス変換テーブルを用いた前記アドレ
ス変換手段によるアドレス変換の実行を禁止し、前記第
２状態である場合には前記アドレス変換テーブルを用い
た前記アドレス変換手段によるアドレス変換の実行を許
可する手段とを具備することを特徴とする。 【００１６】このアドレス変換方式においては、バスア
ダプタ装置それ自体内に、アドレス変換テーブルのアド
レスが当該アドレス変換テーブルの初期化または登録内
容の更新によって不定状態に設定されているか否かを示
す識別情報を自ら管理し、その識別情報に基づいて、ア
ドレス変換テーブルを用いたアドレス変換を許可または
禁止するという変換制御機能を設けているので、ＣＰＵ
からの制御無しで、バスアダプタ装置それ自体が自らの
状態に基づいて、アドレス変換テーブルを用いたアドレ
ス変換を許可または禁止することができる。よって、ア
ドレス変換テーブルのアドレスが確定状態の時にのみ入
出力装置からのアドレスをメモリをアクセスするための
アドレスに変換することが可能となり、アドレス変換テ
ーブルの内容が不定状態の時には入出力装置によるメイ
ンメモリのアクセスを禁止できる。したがって、充分に
動作の信頼性が高い電子計算機を実現できる。 【００１７】 【実施例】以下、図面を参照してこの発明の実施例を説
明する。 【００１８】図１にはこの発明の一実施例に係わる電子
計算機のシステム構成が示されている。この電子計算機
システムは、図５の従来のシステムと同様に、アドレス
幅の異なる２種類のシステムバスを有するものであり、
第１および第２のシステムバス２１，２２、ＣＰＵ３
１、メインメモリ３２、バスアダプタ３３を備えてい
る。 【００１９】第１のシステムバス２１は、データバス、
アドレスバス、およびコントロールラインから構成され
るものであり、そのアドレスバスは例えば３２ビットの
バス幅を有している。 【００２０】第２のシステムバス２２は、データバス、
アドレスバス、およびコントロールラインから構成され
るものであり、そのアドレスバスは例えば２４ビットの
バス幅を有している。 【００２１】ＣＰＵ３１は、この電子計算機の全体の制
御を司るものであり、第１のシステムバス２１を介して
メインメモリ３２、およびバスアダプタ３３に接続され
ている。このＣＰＵ３１は、入出力装置（Ｉ／Ｏ）３７
を起動要求する際、入出力装置（Ｉ／Ｏ）３７によって
使用されるメインメモリ３２のバッファアドレス（使用
可能な記憶空間の先頭アドレス）と、そのバッファレン
グス（その記憶空間の大きさ）をバスアダプタ３３に通
知する。 【００２２】メインメモリ３２は、３２ビットのアドレ
スによって定義されるアドレス空間を有するデータ記憶
部であり、ＣＰＵ３１または入出力装置（Ｉ／Ｏ）３７
によってアクセスされる。 【００２３】バスアダプタ３３は、第１のシステムバス
２１と第２のシステムバス２２を結合するためのもので
あって、アドレス変換テーブル３４、制御回路３５、お
よびイネーブルフラグレジスタ３６とから構成されてい
る。アドレス変換テーブル３４は、複数のデータ格納領
域を有しており、そのデータ格納領域には、メインメモ
リ３２のバッファアドレスが登録されている。アドレス
変換テーブル３４の各データ格納領域は、入出力装置
（Ｉ／Ｏ）３７および制御回路３５によって指定され
る。 【００２４】制御回路３５は、バスアダプタ３３全体の
動作を制御するものであり、例えば、入出力装置（Ｉ／
Ｏ）３７からメインメモリ３２に対するアクセスにおい
て、アドレス変換テーブル３４を用いたアドレス変換制
御を実行する。この場合、制御回路３５は、イネーブル
フラグレジスタ３６のフラグの内容に基づいて、アドレ
ス変換テーブル３４へのアクセスの実行を制御する。す
なわち、制御回路３５は、イネーブルフラグがＯＦＦの
場合には、入出力装置（Ｉ／Ｏ）３７からの要求に応じ
てアドレス変換テーブル３４をアクセスするが、イネー
ブルフラグがＯＮの場合には、アドレス変換テーブル３
４をアクセスせずに、入出力装置（Ｉ／Ｏ）３７にエラ
ー通知を発行する。 【００２５】イネーブルフラグレジスタ３６のイネーブ
ルフラグは、アドレス変換テーブル３４のアドレスデー
タが初期化または登録内容の更新によって不定状態に設
定されているか否かを示す識別フラグであり、イネーブ
ルフラグがＯＮの場合には不定状態であり、ＯＦＦの場
合は確定状態である。このようなイネーブルフラグのＯ
Ｎ／ＯＦＦの設定は、制御回路３５によって実行され
る。これらアドレス変換テーブル３４および制御回路３
５から構成されるアドレス変換機構の具体的構成につい
ては、図２を参照して後述する。入出力装置（Ｉ／Ｏ）
３７は、第２のシステムバス２２に接続されており、２
４ビットのアドレスでメインメモリ３２に対するアクセ
スを実行する。次に、図２を参照して、アドレス変換テ
ーブル３４および制御回路３５によって実現されるアド
レス変換機構の具体的な構成を説明する。 【００２６】図において、アドレス変換テーブル３４
は、例えば、３２ビット×２５６ワード構成のＲＡＭ１
０１によって構成されている。このアドレス変換テーブ
ル３４（ＲＡＭ１０１）は、ＣＰＵ３１によって与えら
れるメインメモリ３２上のバッファアドレス（３２ビッ
ト）をデータとして登録するためのものであり、これら
バッファアドレスを示すデータの格納位置は、８ビット
のアドレスで指定できるように構成されている。また、
アドレス変換テーブル３４に登録されたデータを読み出
す際にも、入出力装置（Ｉ／Ｏ）３７によって与えられ
る２４ビットのアドレス（ＡＢ）１１１のうちの上位８
ビットのアドレス（Ａ）１１２がその読み出しアドレス
として使用され、これによってアドレス変換テーブル１
０１から３２ビットのデータが読み出される。 【００２７】１０２は加算回路（ＡＤＤＲ）であり、そ
の第１入力（ＩＮ１）には、アドレス変換テーブル３４
から読み出されたビット０からビット３１までの３２ビ
ットデータがベースアドレス１１４として入力され、そ
の第２入力（ＩＮ２）には、２４ビットのアドレス（Ａ
Ｂ）１１1 のうちの下位１６ビットのアドレス（Ｂ）１
１３がオフセットアドレスとして入力される。 【００２８】加算回路（ＡＤＤＲ）１０２は、ベースア
ドレス１１４とオフセットアドレス１１３を桁合わせし
た状態で加算し、その加算結果である３２ビットのデー
タを、メインメモリ３２をアクセスするためのアドレス
として第１のシステムバス２１に出力する。次に、図３
のフローチャートを参照して、制御回路３５によるイネ
ーブルフラグのＯＮ／ＯＦＦ設定動作について説明す
る。 【００２９】バスアダプタ３３の電源投入時、あるいは
バスアダプタ３３に設けられた強制初期化用のリセット
スイッチが押下された場合には、制御回路３５は、ま
ず、イネーブルフラグレジスタ３６のイネーブルフラグ
をＯＮ状態にセットする（ステップＳ１）。次いで、制
御回路３５は、アドレス変換テーブル３４の初期化を行
い（ステップＳ２）、初期化が終了した後（ステップＳ
３）、イネーブルフラグレジスタ３６のイネーブルフラ
グをＯＦＦ状態にリセットする（ステップＳ４）。 【００３０】また、制御回路３５は、アドレス変換テー
ブル３４の内容を更新する場合においても、その更新に
先立ってイネーブルフラグレジスタ３６のイネーブルフ
ラグをＯＮ状態にセットし、更新終了後にイネーブルフ
ラグをＯＦＦ状態にリセットする。 【００３１】次に、図４のフローチャートを参照して、
入出力装置（Ｉ／Ｏ）３７からバスアダプタ３３にアド
レス変換要求が発行された場合における制御回路の動作
を説明する。 【００３２】まず、ＣＰＵ３１は、入出力装置（Ｉ／
Ｏ）３７が使用するメインメモリ３２のバッファアドレ
ス、バッファレングスと共に入出力装置（Ｉ／Ｏ）３８
の起動要求をバスアダプタ３３に供給する。バスアダプ
タ３３の制御回路３５は、アドレス変換テーブル３４の
空きエントリに、与えられたメインメモリ３２のバッフ
ァアドレスを登録する。アドレス変換テーブル３４にメ
インメモリ３２上のバッファアドレスを登録する際に
は、前述したように、その登録に先立ってイネーブルフ
ラグレジスタ３６のイネーブルフラグをＯＮ状態にセッ
トし、登録終了後にイネーブルフラグをＯＦＦ状態にリ
セットする。 【００３３】次いで、制御回路３５は、アドレス変換テ
ーブル３４のエントリ番号と、オフフセットアドレスと
を２４ビットのバッファアドレスとして入出力装置（Ｉ
／Ｏ）３７に通知し、起動をかける。この場合、その２
４ビットのアドレスのうちの上位８ビットを登録された
アドレス変換テーブル３４のエントリ番号として使用
し、下位１６ビットを例えばオール“０”とするオフセ
ット値として使用する。 【００３４】起動された入出力装置（Ｉ／Ｏ）３７は、
２４ビットのメモリアドレス（ＡＢ）１１１を第２のシ
ステムバス２２を介してバスアダプタ３３に供給し、ア
ドレスの変換をバスアダプタ３３に要求する。この場
合、制御回路３５は、まず、イネーブルフラグレジスタ
３６のイネーブルフラグを参照し、イネーブルフラグが
ＯＮ状態かＯＦＦ状態かを判断する（ステップＳ１
１）。 【００３５】イネーブルフラグがＯＮ状態の場合は、ア
ドレス変換テーブル３４へのアクセスは禁止され、その
代わりに、バスアダプタ３３から入出力装置（Ｉ／Ｏ）
３７にエラー通知が発行される（ステップＳ１２）。 【００３６】一方、イネーブルフラグがＯＦＦ状態の場
合は、アドレス変換テーブル３４へのアクセスが許可さ
れ、制御回路３５は、入出力装置（Ｉ／Ｏ）３７からの
２４ビットのメモリアドレス（ＡＢ）１１１の内の上位
８ビット（Ａ）１１２をアドレス変換テーブル３４のリ
ードアドレスとして使用し、下位１６ビット（Ｂ）１１
３をオフセットアドレス（例えばオール“０”）として
使用することによって、アドレス変換を行う。 【００３７】アドレス変換テーブル３４からの読み出し
デ−タ１１４は、起動時にバスアダプタ３３がアドレス
変換テーブル３４に登録したメインメモリ３２上のバッ
ファアドレスである。アドレス変換テーブル３４から読
み出されたビット１からビット３１までのベースアドレ
スは、下位１６ビット（Ｂ）１１３と桁合わせされた状
態で加算され、その加算結果は、第１システムバス２１
を介してメインメモリ３２に供給される。 【００３８】ここでは、入出力装置（Ｉ／Ｏ）３７から
供給される２４ビットアドレスの内の下位１６ビット
（Ｂ）１１３がオール“０”である場合を説明したが、
このオフセットアドレスの値は、ＣＰＵ３１から与えら
れるバッファレングスで指定されるアドレス範囲内で可
変される。この結果、入出力装置（Ｉ／Ｏ）３７は、メ
インメモリ３２の所定のアドレス空間に対してアクセス
する事ができる。 【００３９】以上のように、この実施例においては、ア
ドレス変換テーブル３４のアドレスが初期化または登録
内容の更新によって不定状態に設定されているか否かが
イネーブルフラグによって判別され、アドレス変換テー
ブル３４が不定状態の際には、アドレス変換テーブル３
４へのアクセスが禁止される。このため、アドレス変換
テーブル３４のアドレスが確定状態の時にのみ入出力装
置３７からのアドレスをメインメモリ３２をアクセスす
るためのアドレスに変換することが可能となり、アドレ
ス変換テーブル３４の内容が不定状態の時には入出力装
置３７によるメインメモリ３２のアクセスを禁止でき
る。したがって、充分に動作の信頼性が高い電子計算機
を実現できる。 【００４０】なお、ここでは、オフセットアドレスを１
６ビットとしたので、バッファレングスは６４Ｋバイト
以下であることが必要となるが、オフセットアドレスの
ビット数を増加するか、あるいはアドレス変換テーブル
３４のエントリを２つ以上使用すれば、６４Ｋバイトの
バッファを扱うことが可能となる。 【００４１】 【発明の効果】以上のように、この発明によれば、アド
レス変換テーブルの内容が不定状態の際には入出力装置
によるメインメモリのアクセスを禁止できるようにな
り、充分に動作の信頼性が高い電子計算機を実現でき
る。

【図面の簡単な説明】 【図１】この発明の一実施例に係わる電子計算機のシス
テム構成を示すブロック図。 【図２】同実施例の電子計算機に設けられたアドレス変
換機構の構成の一例を示すブロック図。 【図３】同実施例のイネーブルフラグ設定動作を説明す
るフローチャート。 【図４】同実施例のアドレス変換動作を説明するフロー
チャート。 【図５】従来の電子計算機のシステム構成を示すブロッ
ク図である。 【符号の説明】 ２１，２２…システムバス、３２…メインメモリ、３３
…バスアダプタ、３４…アドレス変換テーブル、３５…
制御回路、３６…イネーブルフラグレジスタ、３７…入
出力装置。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 第１のアドレス幅を有する第１のシステ
   ムバスと、前記第１のアドレス幅よりも小さい第２のア
   ドレス幅を有する第２のシステムバスとを備えた電子計
   算機において、前記第１のシステムバスに接続されたＣ
   ＰＵおよびメモリと、前記第２のシステムバスに接続さ
   れた入出力装置と、前記第１のシステムバスと前記第２
   のシステムバスとの間に接続され、前記第１および第２
   のシステムバス間を接続するバスアダプタ装置とを具備
   し、 前記バスアダプタ装置は、 前記第２のシステムバスの上位ビットアドレスで指定可
   能な複数の格納領域を有し、各格納領域に、前記メモリ
   の所定の記憶空間を示す前記第１のアドレス幅を有する
   アドレス値が登録されるアドレス変換テーブルと、 前記第１のシステムバスを介して前記ＣＰＵから供給さ
   れる前記入出力装置に対する起動要求に応じて、前記Ｃ
   ＰＵから指定された前記メモリの所定の記憶空間を示す
   アドレス値を前記アドレス変換テーブルの空き格納領域
   に登録するアドレス登録手段と、 前記アドレス値が登録された格納領域の番号を上位ビッ
   トアドレスとし、且つ前記メモリの所定の記憶空間内の
   オフセットアドレスを下位ビットアドレスとする、前記
   第２のアドレス幅を有するアドレスを、前記第２のシス
   テムバスを介して前記入出力装置に通知する手段と、 前記入出力装置から出力される前記第２のシステムバス
   上のアドレスの上位ビットアドレスでアドレス指定され
   た前記アドレス変換テーブルの格納領域に登録されてい
   るアドレス値と、前記入出力装置から出力される前記第
   ２のシステムバス上のアドレスの下位ビットアドレスと
   に基づいて、前記第２のシステムバス上のアドレスを、
   前記メモリをアクセスするためのアドレスに変換するア
   ドレス変換手段と、 前記アドレス変換テーブルのアドレスが当該アドレス変
   換テーブルの初期化または登録内容の更新によって不定
   状態に設定されているか否かを示す識別情報を保持する
   手段と、 前記第１のシステムバス上のＣＰＵから指定されたアド
   レス値を前記アドレス 登録手段を用いて前記アドレス変
   換テーブルに登録する際に、その登録に先立って前記識
   別情報を前記アドレス変換テーブルが不定状態であるこ
   とを示す第１状態に設定し、登録終了後に前記識別情報
   を前記アドレス変換テーブルが確定状態であることを示
   す第２状態に設定する手段と、 前記バスアダプタ装置の電源投入時またはそのリセット
   時に、前記アドレス変換テーブルの初期化処理の実行に
   先だって前記識別情報を前記アドレス変換テーブルが不
   定状態であることを示す第１状態に設定し、前記初期化
   処理の終了後に前記識別情報を前記アドレス変換テーブ
   ルが確定状態であることを示す第２状態に設定する手段
   と、 前記識別情報が前記第１状態であるか前記第２状態であ
   るかを判別し、前記第１状態である場合には前記アドレ
   ス変換テーブルを用いた前記アドレス変換手段によるア
   ドレス変換の実行を禁止し、前記第２状態である場合に
   は前記アドレス変換テーブルを用いた前記アドレス変換
   手段によるアドレス変換の実行を許可する手段とを具備
   する ことを特徴とするアドレス変換方式。