JP3334760B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関わり、特に、ゲート絶縁膜の経時絶縁破壊特性を向
上した半導体装置の製造方法に関する。
に関わり、特に、ゲート絶縁膜の経時絶縁破壊特性を向
上した半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来から、所望の素子が形成されたウエ
ハに、パッシベーション膜（表面保護膜）を形成した後
の工程で、当該ウエハ（デバイス）に行われる熱処理
は、一般的に、接触抵抗の低いオーミックコンタクトを
得る目的で行われるシンター（低温アニール）やダイボ
ンディング、モールディング等の組み立て工程で入る熱
処理がある。
ハに、パッシベーション膜（表面保護膜）を形成した後
の工程で、当該ウエハ（デバイス）に行われる熱処理
は、一般的に、接触抵抗の低いオーミックコンタクトを
得る目的で行われるシンター（低温アニール）やダイボ
ンディング、モールディング等の組み立て工程で入る熱
処理がある。
【０００３】前記シンターは、一般に、パッシベーショ
ン膜を形成する前、あるいは後に、４００〜５００℃、
不活性雰囲気中で１０〜３０分程度行われるが、アルミ
ニウム（Ａｌ）のスパッタリング、ドライエッチ、プラ
ズマＣＶＤ（Chemical VaporDeposition ）等の工程で
生じた界面準位や損傷等を除去することも兼ねて、実際
は、窒素（Ｎ2 ）やアルゴン（Ａｒ）等の不活性ガス
に、数％の水素（Ｈ2 ）を加えて行われている。
ン膜を形成する前、あるいは後に、４００〜５００℃、
不活性雰囲気中で１０〜３０分程度行われるが、アルミ
ニウム（Ａｌ）のスパッタリング、ドライエッチ、プラ
ズマＣＶＤ（Chemical VaporDeposition ）等の工程で
生じた界面準位や損傷等を除去することも兼ねて、実際
は、窒素（Ｎ2 ）やアルゴン（Ａｒ）等の不活性ガス
に、数％の水素（Ｈ2 ）を加えて行われている。
【０００４】一方、組み立て工程におけるダイボンディ
ングは、良品チップをリードフレームまたはパッケージ
の所定位置に、４００℃程度に加熱しながら接着する工
程である。また、モールディングは、チップの保護のた
めに、高純度のエポキシ樹脂等の高分子樹脂を用い、ト
ランスファ成型によりチップをパッケージングを仕上げ
る工程であり、２００℃以下の温度で行われる。そし
て、このダイボンディング及びモールディング等の組み
立て工程で、チップに熱が加えられる時間は、１０〜２
０分程度である。
ングは、良品チップをリードフレームまたはパッケージ
の所定位置に、４００℃程度に加熱しながら接着する工
程である。また、モールディングは、チップの保護のた
めに、高純度のエポキシ樹脂等の高分子樹脂を用い、ト
ランスファ成型によりチップをパッケージングを仕上げ
る工程であり、２００℃以下の温度で行われる。そし
て、このダイボンディング及びモールディング等の組み
立て工程で、チップに熱が加えられる時間は、１０〜２
０分程度である。
【０００５】
【発明が解決しようとする課題】しかしながら、前記パ
ッシベーション膜を形成する前に、前記シンターを行う
場合、パッシベーション膜を形成した後に、所望の熱処
理を行わないと、ゲート絶縁膜の経時絶縁破壊（Time D
ependent Dielectric Breakdown 、以下、『ＴＤＤＢ』
という）特性が劣化するという問題があった。ここで、
前記組み立て工程で行われる熱処理では、前記ＴＤＤＢ
特性の劣化を防止するには不十分であった。このため、
前記ＴＤＤＢ特性を向上するために、さらなる熱処理を
行うことが要求されるが、この熱処理として最適な温度
や時間については、未だ検討されていないという問題が
あった。
ッシベーション膜を形成する前に、前記シンターを行う
場合、パッシベーション膜を形成した後に、所望の熱処
理を行わないと、ゲート絶縁膜の経時絶縁破壊（Time D
ependent Dielectric Breakdown 、以下、『ＴＤＤＢ』
という）特性が劣化するという問題があった。ここで、
前記組み立て工程で行われる熱処理では、前記ＴＤＤＢ
特性の劣化を防止するには不十分であった。このため、
前記ＴＤＤＢ特性を向上するために、さらなる熱処理を
行うことが要求されるが、この熱処理として最適な温度
や時間については、未だ検討されていないという問題が
あった。
【０００６】一方、前記パッシベーション膜を形成した
後にシンターを行えば、このシンターの際に、４００〜
５００℃で、３０分程度の熱処理が行われるため、前記
問題は解決するが、このシンターによりパッシベーショ
ン膜中に多量に存在しているＨ2 が、ゲート絶縁膜に拡
散して浸透し、Ｑｂｄ（Charge to Breakdown ）や、ｇ
ｍ（ＭＯＳ（Metal Oxide Semiconductor ）トランジス
タにおけるドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）
の比（Ｉｄ／Ｖｇ））等が劣化し、長期的な信頼性が低
下するという問題があった。
後にシンターを行えば、このシンターの際に、４００〜
５００℃で、３０分程度の熱処理が行われるため、前記
問題は解決するが、このシンターによりパッシベーショ
ン膜中に多量に存在しているＨ2 が、ゲート絶縁膜に拡
散して浸透し、Ｑｂｄ（Charge to Breakdown ）や、ｇ
ｍ（ＭＯＳ（Metal Oxide Semiconductor ）トランジス
タにおけるドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）
の比（Ｉｄ／Ｖｇ））等が劣化し、長期的な信頼性が低
下するという問題があった。
【０００７】本発明は、このような従来の問題点を解決
することを課題とするものであり、Ｑｂｄやｇｍ等が劣
化することを防止し、且つゲート絶縁膜のＴＤＤＢ特性
が向上した半導体装置の製造方法を提供することを目的
とする。
することを課題とするものであり、Ｑｂｄやｇｍ等が劣
化することを防止し、且つゲート絶縁膜のＴＤＤＢ特性
が向上した半導体装置の製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明のうち請求項１に係る発明は、所望の素子が
形成されたウエハに、パッシベーション膜を形成する前
に、４００〜５００℃の温度でシンターを行うととも
に、前記ウエハに前記パッシベーション膜を形成した
後、３００℃以下の温度で、 ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） 但し、ｋ＝８．６２×１０-5（ｅＶ／Ｋ） Ｔ＝アニール温度（Ｋ） ｔ＝アニール時間（ｓｅｃ） で定まる時間、アニールを行うことを特徴とする半導体
装置の製造方法を提供するものである。また、請求項２
に係る発明は、上記請求項１に係る発明である半導体装
置の製造方法において、前記ウエハに配線を形成した後
に前記シンターを行うこととした。そして、請求項３に
係る発明は、上記請求項１又は２に係る発明である半導
体装置の製造方法において、前記アニールの温度を２０
０℃以下とした。さらに、請求項４に係る発明は、上記
請求項１〜３に係る発明である半導体装置の製造方法に
おいて、前記所望の素子はＭＯＳトランジスタであり、
前記パッシベーション膜はプラズマシリコン窒化膜から
なるものである。
に、本発明のうち請求項１に係る発明は、所望の素子が
形成されたウエハに、パッシベーション膜を形成する前
に、４００〜５００℃の温度でシンターを行うととも
に、前記ウエハに前記パッシベーション膜を形成した
後、３００℃以下の温度で、 ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） 但し、ｋ＝８．６２×１０-5（ｅＶ／Ｋ） Ｔ＝アニール温度（Ｋ） ｔ＝アニール時間（ｓｅｃ） で定まる時間、アニールを行うことを特徴とする半導体
装置の製造方法を提供するものである。また、請求項２
に係る発明は、上記請求項１に係る発明である半導体装
置の製造方法において、前記ウエハに配線を形成した後
に前記シンターを行うこととした。そして、請求項３に
係る発明は、上記請求項１又は２に係る発明である半導
体装置の製造方法において、前記アニールの温度を２０
０℃以下とした。さらに、請求項４に係る発明は、上記
請求項１〜３に係る発明である半導体装置の製造方法に
おいて、前記所望の素子はＭＯＳトランジスタであり、
前記パッシベーション膜はプラズマシリコン窒化膜から
なるものである。
【０００９】
【作用】本発明によれば、パッシベーション膜を形成し
た後、３００℃以下の温度で、ｔ≧１／４．１０５×ｅ
ｘｐ（−０．４１８６／ｋＴ）で定まる時間のアニール
を行うことで、Ｑｂｄやｇｍ等が劣化することなく、ゲ
ート絶縁膜のＴＤＤＢ特性を向上することができる。
た後、３００℃以下の温度で、ｔ≧１／４．１０５×ｅ
ｘｐ（−０．４１８６／ｋＴ）で定まる時間のアニール
を行うことで、Ｑｂｄやｇｍ等が劣化することなく、ゲ
ート絶縁膜のＴＤＤＢ特性を向上することができる。
【００１０】図１に、パッシベーション膜形成後に行う
アニールにおけるゲート絶縁膜のＴＤＤＢ特性を改善す
るために必要なアニール時間（ｔ）とアニール温度
（Ｔ）との関係、及び３０分間のアニールを行った時の
Ｑｂｄとアニール温度（Ｔ）との関係を示す。図１か
ら、アニール時間（ｔ）とアニール温度（Ｔ）との関係
が、 ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） を満たし、且つ、３００℃以下のアニール温度（Ｔ）で
アニールを行ったサンプルは、ＴＤＤＢ特性の改善が行
われていることが判る。また、アニール温度（Ｔ）が高
温になるほど、Ｑｂｄが低下することが判る。
アニールにおけるゲート絶縁膜のＴＤＤＢ特性を改善す
るために必要なアニール時間（ｔ）とアニール温度
（Ｔ）との関係、及び３０分間のアニールを行った時の
Ｑｂｄとアニール温度（Ｔ）との関係を示す。図１か
ら、アニール時間（ｔ）とアニール温度（Ｔ）との関係
が、 ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） を満たし、且つ、３００℃以下のアニール温度（Ｔ）で
アニールを行ったサンプルは、ＴＤＤＢ特性の改善が行
われていることが判る。また、アニール温度（Ｔ）が高
温になるほど、Ｑｂｄが低下することが判る。
【００１１】ここで、前記アニール温度（Ｔ）が、３０
０℃を越えると、パッシベーション膜中に含有されてい
るＨ2 が、拡散して下地のゲート絶縁膜に浸透し、Ｑｂ
ｄやｇｍ等を劣化させてしまう。また、アニール時間
（ｔ）を、 ｔ＜１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） とすると、ＴＤＤＢ特性を十分に向上することができな
い。
０℃を越えると、パッシベーション膜中に含有されてい
るＨ2 が、拡散して下地のゲート絶縁膜に浸透し、Ｑｂ
ｄやｇｍ等を劣化させてしまう。また、アニール時間
（ｔ）を、 ｔ＜１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） とすると、ＴＤＤＢ特性を十分に向上することができな
い。
【００１２】これより、本発明では、アニール温度
（Ｔ）を３００℃以下、アニール時間（ｔ）を ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） と設定した。
（Ｔ）を３００℃以下、アニール時間（ｔ）を ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） と設定した。
【００１３】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図２は、本発明の実施例に係る半導
体装置の製造工程の一部を示す部分断面図である。図２
（１）に示す工程では、所望の処理が行われた半導体基
板１上に、ゲート酸化膜２を形成する。次に、前記ゲー
ト酸化膜２上に、ゲート電極形成材料として、多結晶シ
リコン膜を堆積した後、これをパターニングして、ゲー
ト電極３を形成する。
参照して説明する。図２は、本発明の実施例に係る半導
体装置の製造工程の一部を示す部分断面図である。図２
（１）に示す工程では、所望の処理が行われた半導体基
板１上に、ゲート酸化膜２を形成する。次に、前記ゲー
ト酸化膜２上に、ゲート電極形成材料として、多結晶シ
リコン膜を堆積した後、これをパターニングして、ゲー
ト電極３を形成する。
【００１４】次に、図２（２）に示す工程では、図２
（１）に示す工程に続いて所望の素子（例えば、ＭＯＳ
トランジスタ）を形成し、配線形成等、所望の工程を行
った後、４００℃でシンターを行う。次いで、全面に、
絶縁膜４を形成し、この絶縁膜４の所望位置にコンタク
ト孔を形成する。次に、前記コンタクト孔内にメタル
（金属）を埋め込むと共に、全面にメタル配線膜を形成
した後、これをパターニングしてメタル配線５を形成す
る。次いで、プラズマシリコン窒化膜からなるパッシベ
ーション膜６を形成し、このパッシベーション膜６にコ
ンタクト孔を開口して、パッドを形成した後、２００℃
で３時間のアニール処理を行う。
（１）に示す工程に続いて所望の素子（例えば、ＭＯＳ
トランジスタ）を形成し、配線形成等、所望の工程を行
った後、４００℃でシンターを行う。次いで、全面に、
絶縁膜４を形成し、この絶縁膜４の所望位置にコンタク
ト孔を形成する。次に、前記コンタクト孔内にメタル
（金属）を埋め込むと共に、全面にメタル配線膜を形成
した後、これをパターニングしてメタル配線５を形成す
る。次いで、プラズマシリコン窒化膜からなるパッシベ
ーション膜６を形成し、このパッシベーション膜６にコ
ンタクト孔を開口して、パッドを形成した後、２００℃
で３時間のアニール処理を行う。
【００１５】その後、必要に応じて所望の工程を行い半
導体装置（発明品）を完成する。次に、比較として、本
実施例に準じてパッシベーション膜６を形成した後、前
記アニールを行わずに、半導体装置を製造した（従来
品）。次いで、本実施例で製造した発明品と従来品につ
いて、各々のゲート酸化膜２に、８５℃で７ＭＶ／ｃｍ
の電界を印加した際の、印加時間（Stress Time ）とゲ
ート酸化膜２の累積破壊率（Cumulative Failures ）と
の関係を求め、ＴＤＤＢ特性を調査した。
導体装置（発明品）を完成する。次に、比較として、本
実施例に準じてパッシベーション膜６を形成した後、前
記アニールを行わずに、半導体装置を製造した（従来
品）。次いで、本実施例で製造した発明品と従来品につ
いて、各々のゲート酸化膜２に、８５℃で７ＭＶ／ｃｍ
の電界を印加した際の、印加時間（Stress Time ）とゲ
ート酸化膜２の累積破壊率（Cumulative Failures ）と
の関係を求め、ＴＤＤＢ特性を調査した。
【００１６】この結果を図３に示す。図３から、発明品
は、従来品に比べＴＤＤＢ特性が向上していることが確
認できた。これより、２００℃で３時間のアニール処理
により、ゲート酸化膜２のＴＤＤＢ特性を向上すること
ができることが立証された。なお、本実施例では、２０
０℃で３時間のアニール処理を行った半導体装置のゲー
ト酸化膜２のＴＤＤＢ特性について調査したが、これに
限らず、アニール温度（Ｔ）が３００℃以下、アニール
時間（ｔ）が ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） を満たすアニール処理を行った半導体装置のゲート酸化
膜２のＴＤＤＢ特性も向上させることができる。
は、従来品に比べＴＤＤＢ特性が向上していることが確
認できた。これより、２００℃で３時間のアニール処理
により、ゲート酸化膜２のＴＤＤＢ特性を向上すること
ができることが立証された。なお、本実施例では、２０
０℃で３時間のアニール処理を行った半導体装置のゲー
ト酸化膜２のＴＤＤＢ特性について調査したが、これに
限らず、アニール温度（Ｔ）が３００℃以下、アニール
時間（ｔ）が ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） を満たすアニール処理を行った半導体装置のゲート酸化
膜２のＴＤＤＢ特性も向上させることができる。
【００１７】また、本実施例では、パッドを形成した後
にアニール処理を行ったが、これに限らず、当該アニー
ルは、パッシベーション膜６を形成した後の工程であれ
ば、パッケージング工程後等、所望の工程の前後で行う
ことができる。
にアニール処理を行ったが、これに限らず、当該アニー
ルは、パッシベーション膜６を形成した後の工程であれ
ば、パッケージング工程後等、所望の工程の前後で行う
ことができる。
【００１８】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法は、パッシベーション膜を形成する前
に、４００〜５００℃の温度でシンターを行うととも
に、パッシベーション膜を形成した後、３００℃以下の
温度、且つ、 ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） を満たすアニール時間（ｔ）でアニールを行うため、Ｑ
ｂｄやｇｍ等が劣化することなく、ゲート酸化膜のＴＤ
ＤＢ特性を向上することができる。
体装置の製造方法は、パッシベーション膜を形成する前
に、４００〜５００℃の温度でシンターを行うととも
に、パッシベーション膜を形成した後、３００℃以下の
温度、且つ、 ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） を満たすアニール時間（ｔ）でアニールを行うため、Ｑ
ｂｄやｇｍ等が劣化することなく、ゲート酸化膜のＴＤ
ＤＢ特性を向上することができる。
【００１９】この結果、高性能で信頼性の高い半導体装
置を提供することができる。
置を提供することができる。
【図１】本発明に係るアニール時間（ｔ）とアニール温
度（Ｔ）との関係、及びＱｂｄとアニール温度（Ｔ）と
の関係を示す図である。
度（Ｔ）との関係、及びＱｂｄとアニール温度（Ｔ）と
の関係を示す図である。
【図２】本発明の実施例に係る半導体装置の製造工程の
一部を示す断面図である。
一部を示す断面図である。
【図３】本発明の実施例で得た発明品と従来品のＴＤＤ
Ｂ特性を示す図である。
Ｂ特性を示す図である。
１ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 絶縁膜 ５ メタル配線 ６ パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/31 H01L 21/324 H01L 29/78
Claims (4)
- 【請求項１】 所望の素子が形成されたウエハに、パッ
シベーション膜を形成する前に、４００〜５００℃の温
度でシンターを行うとともに、前記ウエハに前記パッシ
ベーション膜を形成した後、３００℃以下の温度で、 ｔ≧１／４．１０５×ｅｘｐ（−０．４１８６／ｋＴ） 但し、ｋ＝８．６２×１０-5（ｅＶ／Ｋ） Ｔ＝アニール温度（Ｋ） ｔ＝アニール時間（ｓｅｃ） で定まる時間、アニールを行うことを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記ウエハに配線を形成した後に前記シ
ンターを行う請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記アニールの温度が２００℃以下であ
る請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記所望の素子はＭＯＳトランジスタで
あり、前記パッシベーション膜はプラズマシリコン窒化
膜からなる請求項１乃至請求項３のいずれかに記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12974993A JP3334760B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12974993A JP3334760B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338494A JPH06338494A (ja) | 1994-12-06 |
| JP3334760B2 true JP3334760B2 (ja) | 2002-10-15 |
Family
ID=15017256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12974993A Expired - Fee Related JP3334760B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3334760B2 (ja) |
-
1993
- 1993-05-31 JP JP12974993A patent/JP3334760B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06338494A (ja) | 1994-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |