JP3325275B2 - 画像形成装置 - Google Patents
画像形成装置Info
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- JP3325275B2 JP3325275B2 JP01917291A JP1917291A JP3325275B2 JP 3325275 B2 JP3325275 B2 JP 3325275B2 JP 01917291 A JP01917291 A JP 01917291A JP 1917291 A JP1917291 A JP 1917291A JP 3325275 B2 JP3325275 B2 JP 3325275B2
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- JP
- Japan
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- image
- clock
- delay
- output
- pulse
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- Fax Reproducing Arrangements (AREA)
- Facsimile Image Signal Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、レーザプリンタやディ
ジタル複写機等のように中間調画像を形成可能な画像形
成装置に関する。
ジタル複写機等のように中間調画像を形成可能な画像形
成装置に関する。
【０００２】
【従来の技術】一般に、レーザプリンタやディジタル複
写機等において中間調画像を形成する場合、画像データ
をパルス幅変調（ＰＷＭ）してレーザダイオード等の書
き込み素子を駆動するように構成されている。
写機等において中間調画像を形成する場合、画像データ
をパルス幅変調（ＰＷＭ）してレーザダイオード等の書
き込み素子を駆動するように構成されている。
【０００３】従来、この種の画像形成装置は、特開昭６
２−２８７７７３号公報に示すように、クロック信号の
位相をずらす移相回路と、この移相回路の出力信号及び
クロック信号の位相を比較し、位相差に応じた複数の信
号を出力するロジック回路と、このロジック回路の出力
信号を選択する選択回路を備え、この選択された信号に
応じて画像データをパルス幅変調し、レーザダイオード
等の書き込み素子を駆動するように構成されている。
２−２８７７７３号公報に示すように、クロック信号の
位相をずらす移相回路と、この移相回路の出力信号及び
クロック信号の位相を比較し、位相差に応じた複数の信
号を出力するロジック回路と、このロジック回路の出力
信号を選択する選択回路を備え、この選択された信号に
応じて画像データをパルス幅変調し、レーザダイオード
等の書き込み素子を駆動するように構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の画像形成装置では、書き込み速度が高速な場合、書
き込み信号のパルス幅が変動すると画像の濃度の変動が
大きくなるので、パルス幅の精度が要求される。したが
って、クロック信号のデューティ比のばらつきが大きく
なると、書き込み速度が高速な場合に書き込み信号のパ
ルス幅の精度が悪化するという問題点がある。
来の画像形成装置では、書き込み速度が高速な場合、書
き込み信号のパルス幅が変動すると画像の濃度の変動が
大きくなるので、パルス幅の精度が要求される。したが
って、クロック信号のデューティ比のばらつきが大きく
なると、書き込み速度が高速な場合に書き込み信号のパ
ルス幅の精度が悪化するという問題点がある。
【０００５】本発明は上記従来の問題点に鑑み、書き込
み速度が高速な場合に簡単な回路で書き込み信号のパル
ス幅の精度を向上し、画像の再現性を向上することがで
きる画像形成装置を提供することを目的とする。
み速度が高速な場合に簡単な回路で書き込み信号のパル
ス幅の精度を向上し、画像の再現性を向上することがで
きる画像形成装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、第１の手段は、画像クロックのデューティ比を補正
する補正回路と、前記補正回路で補正されて出力された
クロックを遅延して遅延時間が異なる複数のクロックを
出力する遅延手段と、画像の濃度を示す複数ビットの画
像データと前記遅延手段により遅延された複数のクロッ
クの論理により、画像の濃度に応じた幅のパルスを出力
する論理回路と、前記論理回路のパルスにより画像を形
成する画像形成手段とを備えたことを特徴とする。
に、第１の手段は、画像クロックのデューティ比を補正
する補正回路と、前記補正回路で補正されて出力された
クロックを遅延して遅延時間が異なる複数のクロックを
出力する遅延手段と、画像の濃度を示す複数ビットの画
像データと前記遅延手段により遅延された複数のクロッ
クの論理により、画像の濃度に応じた幅のパルスを出力
する論理回路と、前記論理回路のパルスにより画像を形
成する画像形成手段とを備えたことを特徴とする。
【０００７】
【０００８】
【作用】第１の手段は上記構成により、画像クロックの
デューティ比が補正回路により補正され、このクロック
が遅延手段により遅延されて遅延時間が異なる複数のク
ロックが出力されるので、書き込み速度が高速な場合に
論理回路がこのクロックの論理により画像の濃度に応じ
た幅のパルスを出力しても、精度が悪化しなくなる。し
たがって、書き込み速度が高速な場合に書き込み信号の
パルス幅の精度を向上し、画像の再現性を向上すること
ができる。
デューティ比が補正回路により補正され、このクロック
が遅延手段により遅延されて遅延時間が異なる複数のク
ロックが出力されるので、書き込み速度が高速な場合に
論理回路がこのクロックの論理により画像の濃度に応じ
た幅のパルスを出力しても、精度が悪化しなくなる。し
たがって、書き込み速度が高速な場合に書き込み信号の
パルス幅の精度を向上し、画像の再現性を向上すること
ができる。
【０００９】第２の手段は上記構成により、画像クロッ
クのデューティ比が遅延手段により遅延されたクロック
により補正され、したがって、補正回路を簡単に構成す
ることができる。
クのデューティ比が遅延手段により遅延されたクロック
により補正され、したがって、補正回路を簡単に構成す
ることができる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明に係る画像形成装置の一実施例を
示すブロック図、図２は、図１のデューティ補正回路の
入出力信号を示すタイミングチャート、図３は、図１の
ロジックアレイの詳細な構成を示す回路図、図４は、図
３のロジックアレイの入出力信号を示すタイミングチャ
ートである。
する。図１は、本発明に係る画像形成装置の一実施例を
示すブロック図、図２は、図１のデューティ補正回路の
入出力信号を示すタイミングチャート、図３は、図１の
ロジックアレイの詳細な構成を示す回路図、図４は、図
３のロジックアレイの入出力信号を示すタイミングチャ
ートである。
【００１１】図１の上段に示すデューティ補正回路６
は、インバータ６１とＮＯＲ素子６２を有し、例えば周
波数が２０ＭＨｚ、パルス幅が３０ｎsecの画像クロッ
クＲＣＬＫのデューティ比に基づいて補正されたクロッ
ク信号ＣＬＫを出力するように構成されている。尚、イ
ンバータ６１は、ＮＯＲ素子６２と同一のパッケージに
形成されたＮＯＲ素子で代用することも可能である。画
像クロックＲＣＬＫはインバータ６１により反転され、
その出力信号＊ＲＣＬＫはＮＯＲ素子６２の一方の入力
端子に入力し、ＮＯＲ素子６２の出力信号ＣＬＫは、遅
延素子２により遅延される。ここで、ＮＯＲ素子６２の
入出力信号の遅延時間を２ｎsecとする。
は、インバータ６１とＮＯＲ素子６２を有し、例えば周
波数が２０ＭＨｚ、パルス幅が３０ｎsecの画像クロッ
クＲＣＬＫのデューティ比に基づいて補正されたクロッ
ク信号ＣＬＫを出力するように構成されている。尚、イ
ンバータ６１は、ＮＯＲ素子６２と同一のパッケージに
形成されたＮＯＲ素子で代用することも可能である。画
像クロックＲＣＬＫはインバータ６１により反転され、
その出力信号＊ＲＣＬＫはＮＯＲ素子６２の一方の入力
端子に入力し、ＮＯＲ素子６２の出力信号ＣＬＫは、遅
延素子２により遅延される。ここで、ＮＯＲ素子６２の
入出力信号の遅延時間を２ｎsecとする。
【００１２】遅延素子２は例えば５つの出力端子を有
し、ＮＯＲ素子６２の出力信号ＣＬＫを遅延してディレ
イクロックＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５を
出力する。ここで、遅延素子２は、ＮＯＲ素子６２の出
力信号ＣＬＫを５ｎsec 間隔で遅延して８、１３、１
８、２３、２８ｎsec の時間遅延したディレイクロック
ＤＬ１〜ＤＬ５を出力するものとする。
し、ＮＯＲ素子６２の出力信号ＣＬＫを遅延してディレ
イクロックＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５を
出力する。ここで、遅延素子２は、ＮＯＲ素子６２の出
力信号ＣＬＫを５ｎsec 間隔で遅延して８、１３、１
８、２３、２８ｎsec の時間遅延したディレイクロック
ＤＬ１〜ＤＬ５を出力するものとする。
【００１３】遅延素子２のディレイクロックＤＬ３は、
ＮＯＲ素子６２の他方の入力端子に入力し、ＮＯＲ素子
６２は、そのディレイクロックＤＬ３とインバータ６１
により反転された出力信号＊ＲＣＬＫのＮＯＲ論理信号
をクロックＣＬＫとして出力する。したがって、図２に
示すようにＮＯＲ素子６２の出力クロックＣＬＫは一方
の入力信号＊ＲＣＬＫより２ｎsecの間遅延され、他方
のディレイクロックＤＬ３は出力クロックＣＬＫより１
８ｎsecの間遅延されるので、ＮＯＲ素子６２の出力ク
ロックＣＬＫのパルス幅ＰＷ（ＣＬＫ）は式 ＰＷ（ＣＬＫ）＝ＤＬＴ（ＮＯＲ）＋ＤＬＴ（ＤＥＬＡＹ） ＤＬＴ（ＮＯＲ）：ＮＯＲ素子６２の入出力信号の遅延
時間 ＤＬＴ（ＤＥＬＡＹ）：ディレイクロックＤＬ３の遅延
時間 により合計２０ｎsecとなる。但し、画像クロックＲＣ
ＬＫのパルス幅ＰＷ（ＲＣＬＫ）は次の式の要件を満た
さなければならない。 ＤＬＴ（ＮＯＲ）＋ＤＬＴ（ＤＥＬＡＹ）≦ＰＷ（ＲＣＬＫ） ≦２｛ＤＬＴ（ＮＯＲ）＋ＤＬＴ（ＤＥＬＡＹ）｝ また、インバータ６１とＮＯＲ素子６２の入出力信号の
立ち上がり、立ち下がりによる遅延時間のばらつきは無
視できるものとし、更に、クロックＣＬＫのパルス幅Ｐ
Ｗ（ＣＬＫ）が画像クロックの周期の２分の１より短く
なければならない。
ＮＯＲ素子６２の他方の入力端子に入力し、ＮＯＲ素子
６２は、そのディレイクロックＤＬ３とインバータ６１
により反転された出力信号＊ＲＣＬＫのＮＯＲ論理信号
をクロックＣＬＫとして出力する。したがって、図２に
示すようにＮＯＲ素子６２の出力クロックＣＬＫは一方
の入力信号＊ＲＣＬＫより２ｎsecの間遅延され、他方
のディレイクロックＤＬ３は出力クロックＣＬＫより１
８ｎsecの間遅延されるので、ＮＯＲ素子６２の出力ク
ロックＣＬＫのパルス幅ＰＷ（ＣＬＫ）は式 ＰＷ（ＣＬＫ）＝ＤＬＴ（ＮＯＲ）＋ＤＬＴ（ＤＥＬＡＹ） ＤＬＴ（ＮＯＲ）：ＮＯＲ素子６２の入出力信号の遅延
時間 ＤＬＴ（ＤＥＬＡＹ）：ディレイクロックＤＬ３の遅延
時間 により合計２０ｎsecとなる。但し、画像クロックＲＣ
ＬＫのパルス幅ＰＷ（ＲＣＬＫ）は次の式の要件を満た
さなければならない。 ＤＬＴ（ＮＯＲ）＋ＤＬＴ（ＤＥＬＡＹ）≦ＰＷ（ＲＣＬＫ） ≦２｛ＤＬＴ（ＮＯＲ）＋ＤＬＴ（ＤＥＬＡＹ）｝ また、インバータ６１とＮＯＲ素子６２の入出力信号の
立ち上がり、立ち下がりによる遅延時間のばらつきは無
視できるものとし、更に、クロックＣＬＫのパルス幅Ｐ
Ｗ（ＣＬＫ）が画像クロックの周期の２分の１より短く
なければならない。
【００１４】図１の下段に示す画像処理部１は、画像濃
度を示す３ビットすなわち８段階のパルス幅指令データ
ＰＷＤ０，ＰＷＤ１，ＰＷＤ２を画像クロックＲＣＬＫ
の立ち上がりエッジに同期して出力し、後段のＤフリッ
プフロップ（ＤＦＦ）３は、パルス幅指令データＰＷＤ
０〜ＰＷＤ２をクロックＣＬＫに同期するように遅延し
て同期データＤＴ０，ＤＴ１，ＤＴ２を出力する。尚、
ＤＦＦ３の出力信号の遅延時間は、クロックＣＬＫの立
ち上がりから８ｎｓｅｃ以下とする。
度を示す３ビットすなわち８段階のパルス幅指令データ
ＰＷＤ０，ＰＷＤ１，ＰＷＤ２を画像クロックＲＣＬＫ
の立ち上がりエッジに同期して出力し、後段のＤフリッ
プフロップ（ＤＦＦ）３は、パルス幅指令データＰＷＤ
０〜ＰＷＤ２をクロックＣＬＫに同期するように遅延し
て同期データＤＴ０，ＤＴ１，ＤＴ２を出力する。尚、
ＤＦＦ３の出力信号の遅延時間は、クロックＣＬＫの立
ち上がりから８ｎｓｅｃ以下とする。
【００１５】後段のロジックアレイ４は図３及び図４に
示すように、遅延素子２のディレイクロックＤＬ１〜Ｄ
Ｌ５の論理信号により、パルス幅が異なる複数のパルス
ＰＬを生成し、このパルスＰＬを同期データＤＴ０〜Ｄ
Ｔ２の組み合わせにより選択してビデオ信号ＶＩＤＥＯ
として出力する。ＬＤ駆動回路５は、このビデオ信号Ｖ
ＩＤＥＯのパルス幅により不図示のレーザダイオード
（ＬＤ）を駆動し、したがって、レーザプリンタやディ
ジタル複写機等のような電子写真装置により中間調画像
が形成される。
示すように、遅延素子２のディレイクロックＤＬ１〜Ｄ
Ｌ５の論理信号により、パルス幅が異なる複数のパルス
ＰＬを生成し、このパルスＰＬを同期データＤＴ０〜Ｄ
Ｔ２の組み合わせにより選択してビデオ信号ＶＩＤＥＯ
として出力する。ＬＤ駆動回路５は、このビデオ信号Ｖ
ＩＤＥＯのパルス幅により不図示のレーザダイオード
（ＬＤ）を駆動し、したがって、レーザプリンタやディ
ジタル複写機等のような電子写真装置により中間調画像
が形成される。
【００１６】図３に示すロジックアレイ４では、最上位
ビットの同期データＤＴ２は、ノンインバータ４１１を
介してＡＮＤゲート４３４，４３５，４３６，４３７，
４３８に共に入力するとともにインバータ４２１を介し
てＡＮＤゲート４３１，４３２，４３３に共に入力す
る。第２ビットの同期データＤＴ１は、ノンインバータ
４１２を介してＡＮＤゲート４３２、４３３、４３７、
４３８に共に入力するとともにインバータ４２２を介し
てＡＮＤゲート４３１、４３５、４３６に入力する。最
下位ビットの同期データＤＴ０は、ノンインバータ４１
３を介してＡＮＤゲート４３１、４３３、４３６、４３
８に共に入力するとともにインバータ４２３を介してＡ
ＮＤゲート４３２、４３５に入力する。
ビットの同期データＤＴ２は、ノンインバータ４１１を
介してＡＮＤゲート４３４，４３５，４３６，４３７，
４３８に共に入力するとともにインバータ４２１を介し
てＡＮＤゲート４３１，４３２，４３３に共に入力す
る。第２ビットの同期データＤＴ１は、ノンインバータ
４１２を介してＡＮＤゲート４３２、４３３、４３７、
４３８に共に入力するとともにインバータ４２２を介し
てＡＮＤゲート４３１、４３５、４３６に入力する。最
下位ビットの同期データＤＴ０は、ノンインバータ４１
３を介してＡＮＤゲート４３１、４３３、４３６、４３
８に共に入力するとともにインバータ４２３を介してＡ
ＮＤゲート４３２、４３５に入力する。
【００１７】また、ディレイクロックＤＬ１は、ノンイ
ンバータ４１４を介してＡＮＤゲート４３１，４３２，
４３３，４３４に入力し、ディレイクロックＤＬ２は、
ノンインバータ４１５を介してＡＮＤゲート４３５に入
力する。ディレイクロックＤＬ３は、ノンインバータ４
１６を介してＡＮＤゲート４３６に入力するとともにイ
ンバータ４２６を介してＡＮＤゲート４３１に入力す
る。ディレイクロックＤＬ４は、ノンインバータ４１７
を介してＡＮＤゲート４３７に入力するとともにインバ
ータ４２７を介してＡＮＤゲート４３２に入力する。デ
ィレイクロックＤＬ５は、ノンインバータ４１８を介し
てＡＮＤゲート４３８に入力する。ＡＮＤゲート４３１
〜４３８の出力信号は全てＯＲゲート４４に入力し、Ｏ
Ｒゲート４４の出力端子からビデオ信号ＶＩＤＥＯが出
力される。
ンバータ４１４を介してＡＮＤゲート４３１，４３２，
４３３，４３４に入力し、ディレイクロックＤＬ２は、
ノンインバータ４１５を介してＡＮＤゲート４３５に入
力する。ディレイクロックＤＬ３は、ノンインバータ４
１６を介してＡＮＤゲート４３６に入力するとともにイ
ンバータ４２６を介してＡＮＤゲート４３１に入力す
る。ディレイクロックＤＬ４は、ノンインバータ４１７
を介してＡＮＤゲート４３７に入力するとともにインバ
ータ４２７を介してＡＮＤゲート４３２に入力する。デ
ィレイクロックＤＬ５は、ノンインバータ４１８を介し
てＡＮＤゲート４３８に入力する。ＡＮＤゲート４３１
〜４３８の出力信号は全てＯＲゲート４４に入力し、Ｏ
Ｒゲート４４の出力端子からビデオ信号ＶＩＤＥＯが出
力される。
【００１８】ここで、このロジックアレイ４のパルスＰ
Ｌは、 ＰＬ＝ＤＬｘ／ＤＬｙ（クロックＣＬＫのパルス幅より
短いパルス） ＰＬ＝ＤＬｘ（クロックＣＬＫのパルス幅と同一のパル
ス） ＰＬ＝ＤＬｘ＋ＤＬｙ（クロックＣＬＫのパルス幅より
長いパルス） という論理で実現される。したがって、ディレイクロッ
クＤＬ１〜ＤＬ５の組み合わせにより、パルス幅が異な
る複数のパルスＰＬを生成することができる。
Ｌは、 ＰＬ＝ＤＬｘ／ＤＬｙ（クロックＣＬＫのパルス幅より
短いパルス） ＰＬ＝ＤＬｘ（クロックＣＬＫのパルス幅と同一のパル
ス） ＰＬ＝ＤＬｘ＋ＤＬｙ（クロックＣＬＫのパルス幅より
長いパルス） という論理で実現される。したがって、ディレイクロッ
クＤＬ１〜ＤＬ５の組み合わせにより、パルス幅が異な
る複数のパルスＰＬを生成することができる。
【００１９】次に、画像処理部１の３ビットのパルス幅
指令データＰＷＤ０〜ＰＷＤ２により、０、１０、１
５、２０、２５、３０、３５、４０ｎsec の８段階の幅
のパルスＰＬを生成する場合について説明する。パルス
幅指令データＰＷＤ０〜ＰＷＤ２が「０００」〜「１１
１」の範囲であるので、ロジックアレイ４の論理式は次
のようになる。 ＶＩＤＥＯ＝／ＤＴ２＊／ＤＴ１＊／ＤＴ０＊０ ＋／ＤＴ２＊／ＤＴ１＊ ＤＴ０＊ＤＬ１＊／ＤＬ３ ＋／ＤＴ２＊ ＤＴ１＊／ＤＴ０＊ＤＬ１＊／ＤＬ４ ＋／ＤＴ２＊ ＤＴ１＊ ＤＴ０＊ＤＬ１ ＋ ＤＴ２＊／ＤＴ１＊／ＤＴ０＊（ＤＬ１＋ＤＬ２） ＋ ＤＴ２＊／ＤＴ１＊ ＤＴ０＊（ＤＬ１＋ＤＬ３） ＋ ＤＴ２＊ ＤＴ１＊／ＤＴ０＊（ＤＬ１＋ＤＬ４） ＋ ＤＴ２＊ ＤＴ１＊ ＤＴ０＊（ＤＬ１＋ＤＬ５＋ＤＬ４） ここで、上式の最後の項（ＤＬ１＋ＤＬ５＋ＤＬ４）に
おいて、項（ＤＬ１＋ＤＬ５）とすると、ビデオ信号の
パルスの中央部にひげが発生する可能性があるからであ
る。この式を簡略化すると、 ＶＩＤＥＯ＝／ＤＴ２＊／ＤＴ１＊ ＤＴ０＊ＤＬ１＊／ＤＬ３ ＋／ＤＴ２＊ ＤＴ１＊／ＤＴ０＊ＤＬ１＊／ＤＬ４ ＋／ＤＴ２＊ ＤＴ１＊ ＤＴ０＊ＤＬ１＊ ＋ ＤＴ２＊ ＤＬ１ ＋ ＤＴ２＊／ＤＴ１＊／ＤＴ０＊ＤＬ２ ＋ ＤＴ２＊／ＤＴ１＊ ＤＴ０＊ＤＬ３ ＋ ＤＴ２＊ ＤＴ１＊ ＤＬ４ ＋ ＤＴ２＊ ＤＴ１＊ ＤＴ０＊ＤＬ５ となる。すなわち、ビデオ信号ＶＩＤＥＯは、図４に示
すように同期データＤＴ０〜ＤＴ２とディレイクロック
ＤＬ１〜ＤＬ５の積和演算により生成することができ、
図３に示すＯＲゲート４４から出力される。尚、このロ
ジックアレイ４は、ＰＡＬ或いはＧＡＬと呼ばれる市販
のロジックアレイを用いることができ、また、モノリシ
ックであるので、入力から出力までのパスの違いによる
遅延時間のばらつきが複数の標準論理ＩＣより成る回路
に比べて小さく、したがって、ビデオ信号ＶＩＤＥＯの
パルス幅の精度を向上することができる。
指令データＰＷＤ０〜ＰＷＤ２により、０、１０、１
５、２０、２５、３０、３５、４０ｎsec の８段階の幅
のパルスＰＬを生成する場合について説明する。パルス
幅指令データＰＷＤ０〜ＰＷＤ２が「０００」〜「１１
１」の範囲であるので、ロジックアレイ４の論理式は次
のようになる。 ＶＩＤＥＯ＝／ＤＴ２＊／ＤＴ１＊／ＤＴ０＊０ ＋／ＤＴ２＊／ＤＴ１＊ ＤＴ０＊ＤＬ１＊／ＤＬ３ ＋／ＤＴ２＊ ＤＴ１＊／ＤＴ０＊ＤＬ１＊／ＤＬ４ ＋／ＤＴ２＊ ＤＴ１＊ ＤＴ０＊ＤＬ１ ＋ ＤＴ２＊／ＤＴ１＊／ＤＴ０＊（ＤＬ１＋ＤＬ２） ＋ ＤＴ２＊／ＤＴ１＊ ＤＴ０＊（ＤＬ１＋ＤＬ３） ＋ ＤＴ２＊ ＤＴ１＊／ＤＴ０＊（ＤＬ１＋ＤＬ４） ＋ ＤＴ２＊ ＤＴ１＊ ＤＴ０＊（ＤＬ１＋ＤＬ５＋ＤＬ４） ここで、上式の最後の項（ＤＬ１＋ＤＬ５＋ＤＬ４）に
おいて、項（ＤＬ１＋ＤＬ５）とすると、ビデオ信号の
パルスの中央部にひげが発生する可能性があるからであ
る。この式を簡略化すると、 ＶＩＤＥＯ＝／ＤＴ２＊／ＤＴ１＊ ＤＴ０＊ＤＬ１＊／ＤＬ３ ＋／ＤＴ２＊ ＤＴ１＊／ＤＴ０＊ＤＬ１＊／ＤＬ４ ＋／ＤＴ２＊ ＤＴ１＊ ＤＴ０＊ＤＬ１＊ ＋ ＤＴ２＊ ＤＬ１ ＋ ＤＴ２＊／ＤＴ１＊／ＤＴ０＊ＤＬ２ ＋ ＤＴ２＊／ＤＴ１＊ ＤＴ０＊ＤＬ３ ＋ ＤＴ２＊ ＤＴ１＊ ＤＬ４ ＋ ＤＴ２＊ ＤＴ１＊ ＤＴ０＊ＤＬ５ となる。すなわち、ビデオ信号ＶＩＤＥＯは、図４に示
すように同期データＤＴ０〜ＤＴ２とディレイクロック
ＤＬ１〜ＤＬ５の積和演算により生成することができ、
図３に示すＯＲゲート４４から出力される。尚、このロ
ジックアレイ４は、ＰＡＬ或いはＧＡＬと呼ばれる市販
のロジックアレイを用いることができ、また、モノリシ
ックであるので、入力から出力までのパスの違いによる
遅延時間のばらつきが複数の標準論理ＩＣより成る回路
に比べて小さく、したがって、ビデオ信号ＶＩＤＥＯの
パルス幅の精度を向上することができる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
画像クロックのデューティ比を補正する補正回路と、前
記補正回路で補正されて出力されたクロックを遅延して
遅延時間が異なる複数のクロックを出力する遅延手段
と、画像の濃度を示す複数ビットの画像データと前記遅
延手段により遅延された複数のクロックの論理により、
画像の濃度に応じた幅のパルスを出力する論理回路と、
前記論理回路のパルスにより画像を形成する画像形成手
段とを備えたので、書き込み速度が高速な場合に論理回
路がこのクロックの論理により画像の濃度に応じた幅の
パルスを出力しても、精度が悪化しなくなり、したがっ
て、書き込み信号のパルス幅の精度を向上させ、これに
より画像の再現性を向上させることができる。
画像クロックのデューティ比を補正する補正回路と、前
記補正回路で補正されて出力されたクロックを遅延して
遅延時間が異なる複数のクロックを出力する遅延手段
と、画像の濃度を示す複数ビットの画像データと前記遅
延手段により遅延された複数のクロックの論理により、
画像の濃度に応じた幅のパルスを出力する論理回路と、
前記論理回路のパルスにより画像を形成する画像形成手
段とを備えたので、書き込み速度が高速な場合に論理回
路がこのクロックの論理により画像の濃度に応じた幅の
パルスを出力しても、精度が悪化しなくなり、したがっ
て、書き込み信号のパルス幅の精度を向上させ、これに
より画像の再現性を向上させることができる。
【００２１】
【図１】本発明に係る画像形成装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１のデューティ補正回路の入出力信号を示す
タイミングチャートである。
タイミングチャートである。
【図３】図１のロジックアレイの詳細な構成を示す回路
図である。
図である。
【図４】図３のロジックアレイの入出力信号を示すタイ
ミングチャートである。
ミングチャートである。
１ 画像処理部 ２ 遅延素子 ３ Ｄフリップフロップ（ＤＦＦ） ４ ロジックアレイ ５ ＬＤ駆動回路 ６ デューティ補正回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/23 - 1/31 H04N 1/40 - 1/409 H04N 1/46 H04N 1/60
Claims (1)
- 【請求項１】 画像クロックのデューティ比を補正する
補正回路と、前記補正回路で補正されて出力され たクロックを遅延し
て遅延時間が異なる複数のクロックを出力する遅延手段
と、 画像の濃度を示す複数ビットの画像データと前記遅延手
段により遅延された複数のクロックの論理により、画像
の濃度に応じた幅のパルスを出力する論理回路と、 前記論理回路のパルスにより画像を形成する画像形成手
段と、 を備えた画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01917291A JP3325275B2 (ja) | 1991-01-21 | 1991-01-21 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01917291A JP3325275B2 (ja) | 1991-01-21 | 1991-01-21 | 画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04237259A JPH04237259A (ja) | 1992-08-25 |
| JP3325275B2 true JP3325275B2 (ja) | 2002-09-17 |
Family
ID=11991937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01917291A Expired - Fee Related JP3325275B2 (ja) | 1991-01-21 | 1991-01-21 | 画像形成装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3325275B2 (ja) |
-
1991
- 1991-01-21 JP JP01917291A patent/JP3325275B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04237259A (ja) | 1992-08-25 |
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