JP3325000B2 - 半導体素子の実装方法 - Google Patents

半導体素子の実装方法

Info

Publication number
JP3325000B2
JP3325000B2 JP14980199A JP14980199A JP3325000B2 JP 3325000 B2 JP3325000 B2 JP 3325000B2 JP 14980199 A JP14980199 A JP 14980199A JP 14980199 A JP14980199 A JP 14980199A JP 3325000 B2 JP3325000 B2 JP 3325000B2
Authority
JP
Japan
Prior art keywords
insulating adhesive
conductive particles
semiconductor element
adhesive layer
anisotropic conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP14980199A
Other languages
English (en)
Other versions
JP2000340614A (ja
Inventor
幸男 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dexerials Corp
Original Assignee
Sony Chemicals Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Chemicals Corp filed Critical Sony Chemicals Corp
Priority to JP14980199A priority Critical patent/JP3325000B2/ja
Priority to US09/563,508 priority patent/US6409866B1/en
Priority to KR1020000024195A priority patent/KR100616796B1/ko
Publication of JP2000340614A publication Critical patent/JP2000340614A/ja
Application granted granted Critical
Publication of JP3325000B2 publication Critical patent/JP3325000B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H01L2224/2908—Plural core members being stacked
    • H01L2224/29082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1002—Methods of surface bonding and/or assembly therefor with permanent bending or reshaping or surface deformation of self sustaining lamina
    • Y10T156/1039—Surface deformation only of sandwich or lamina [e.g., embossed panels]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子を回路
基板に実装する方法に関し、特に、異方導電性接着フィ
ルムを用いてベアチップを基板上に直接実装する半導体
素子の実装方法に関する。
【０００２】
【従来の技術】従来、プリント配線板等の回路基板上に
ベアチップを直接実装する方法としては、バインダ中に
導電粒子を分散させた異方導電性接着フィルムを用いる
方法が知られている。
【０００３】この異方導電性接着フィルムを用いてベア
チップを回路基板上に実装する方法においては、通常の
場合、ＩＣチップ側又は回路基板側に突起状のバンプ電
極が設けられる。その理由は、バンプを設けないバンプ
レス接続の場合には、ＩＣチップの縁部のスクライブラ
インに導電粒子が接触してショートが発生する場合があ
るからである。
【０００４】
【発明が解決しようとする課題】ところで、近年、この
種の回路基板においては、各電極間のファインピッチ化
が要求されており、このファインピッチ化に対応するた
めには、回路基板とＩＣチップとの接続電極部の大きさ
を小さくする必要がある。
【０００５】従来の実装方法においてファインピッチ化
を実用化するには、電極同士の間に導電粒子を確実に介
在させることが必要であり、そのためには、例えば、導
電粒子の径をさらに小さくして異方導電性接着フィルム
のバインダ中における導電粒子の数を増やすことが考え
られる。
【０００６】しかしながら、バインダ中の導電粒子の配
合量を増加すると、それに伴って異方導電性接着フィル
ムの粘度が上昇してバインダ中の導電粒子の流動性が低
下し、これにより導電粒子がバインダ内で均等に分散さ
れにくくなるとともに、異方導電性接着フィルムの絶縁
性が低下するという問題がある。
【０００７】一方、導電粒子の径を小さくすると、熱圧
着の際に導電粒子がつぶれてもその変形する絶対量が小
さく、バンプ電極の高さのばらつきを吸収できないた
め、回路基板とＩＣチップとの電極同士のうち接続され
ないものが生じて導通信頼性が低下するおそれがある。
【０００８】このように、従来の実装方法においては、
ファインピッチ化を十分に実用化する段階まで至ってい
ない。
【０００９】本発明は、このような従来の技術の課題を
解決するためになされたもので、ファインピッチの半導
体素子及び回路基板の各電極同士を確実に接続すること
ができる半導体素子の実装方法を提供することを目的と
するものである。
【００１０】本発明の他の目的は、バンプを用いないＩ
Ｃチップにおいて、半導体素子と回路基板との間のショ
ートの発生を防止しうる半導体素子の実装方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
になされた請求項１記載の発明は、絶縁性接着剤中に導
電粒子を分散させた異方導電性接着フィルムを用いて半
導体素子の電極と回路基板の電極を電気的に接続する半
導体素子の実装方法において、前記導電粒子を含まない
フィルム状の絶縁性接着剤を前記回路基板上に仮圧着し
た後、前記絶縁性接着剤層に所定の大きさの凹部を有す
る絶縁性接着剤層を形成する工程と、前記絶縁性接着剤
層の凹部内に前記異方導電性接着フィルムを配置した後
に、前記半導体素子を当該凹部内に配置し位置決めして
加熱圧着する工程とを有することを特徴とする。
【００１２】一般に、異方導電性接着フィルムを用いて
加熱圧着を行う際には、絶縁性接着剤とともに導電粒子
がＩＣチップの縁部に向って逃げようとするが、請求項
１記載の発明の場合は、ＩＣチップの縁部に向って逃げ
ようとする導電粒子が絶縁性接着剤層に形成した凹部の
堤部に阻まれ、ＩＣチップの縁部方向へはほとんど流動
しない。
【００１３】その結果、本発明によれば、半導体素子と
回路基板との間において導電粒子を密集して保持するこ
とができるため、各接続電極の間隔が極めて小さい場合
であっても、複数個の導電粒子を各接続電極上に極めて
高い確率で配置して接続電極同士を確実に電気的に接続
することができる。
【００１４】また、本発明によれば、ＩＣチップの縁部
のスクライブラインの部位に導電粒子が達しないため、
スクライブラインと回路基板の間においてショートが発
生することがない。
【００１５】このように、本発明によれば、ファインピ
ッチの半導体素子を確実に回路基板上に実装することが
でき、しかも導電粒子の量は少なくて済むことから、コ
ストダウンを達成することができる。
【００１６】この場合、請求項２記載の発明のように、
請求項１記載の発明において、絶縁性接着剤層の凹部の
内壁部を、半導体素子のスクライブラインより内側で、
かつ、当該半導体素子の接続電極部の最外径の部位より
外側に位置するように形成することも効果的である。
【００１７】請求項２記載の発明によれば、より多くの
導電粒子を各接続電極上に配置することができるととも
に、スクライブラインと回路基板との間におけるショー
トの発生を確実に防止することができる。
【００１８】また、請求項３記載の発明のように、請求
項１又は２のいずれか１項記載の発明において、絶縁性
接着剤層の凹部の深さが、ベアチップの厚さより小さ
く、かつ、異方導電性接着フィルム中の導電粒子の外径
より大きくなるようにすることも効果的である。
【００１９】請求項３記載の発明によれば、熱圧着時に
導電粒子の逃げをより効果的に阻止することができると
ともに、絶縁性接着剤樹脂がＩＣチップからはみ出して
熱圧着ヘッドが汚れてしまうことがない。
【００２０】さらに、請求項４記載の発明のように、請
求項１乃至３のいずれか１項記載の発明において、絶縁
性接着剤層の溶融粘度を、異方導電性接着フィルムの溶
融粘度より大きくなるようにすれば、導電粒子の外部へ
の流れを確実に阻止することができるため、スクライブ
ラインと回路基板との間におけるショートの発生をより
確実に防止することができるとともに、各接続電極上に
おいてより多くの導電粒子を確保することができる。
【００２１】特に、請求項５記載の発明のように、絶縁
性接着剤層の溶融粘度が、１×１０6〜１×１０9ｍＰａ・
ｓである場合には、導電粒子の流れ出す量を少なくする
点で好都合である。
【００２２】さらにまた、請求項６記載の発明のよう
に、請求項１乃至５のいずれか１項記載の発明におい
て、異方導電性接着フィルムとして、絶縁性接着剤層を
仮圧着する温度より高い軟化点を有する樹脂で表面が覆
われた導電粒子を含むものを用いることも効果的であ
る。
【００２３】請求項６記載の発明によれば、導電粒子の
表面が絶縁層によって覆われているため、導電粒子の配
合量を多くすることができ、これにより接続電極上にお
ける導電粒子の数を多くして導通信頼性を向上させるこ
とができる。
【００２４】加えて、請求項７記載の発明のように、請
求項１乃至６のいずれか１項記載の発明において、異方
導電性フィルムとして、導電粒子の平均粒径が、１〜１
０μｍで、かつ、当該導電粒子の配合量が、１〜１５体
積％であるものを用いることも効果的である。
【００２５】請求項７記載の発明によれば、導通抵抗を
小さくするとともに導通信頼性を高め、しかも隣接する
接続電極間の絶縁抵抗を高めることが可能になる。
【００２６】一方、請求項８記載の発明のように、絶縁
性接着剤層の体積をＶ1、異方導電性接着フィルムの体
積をＶ2、回路基板の接着部分の体積をＶ3、バンプを有
しない半導体素子のパッド部のコンタクトホールの体積
をＶ4とした場合に、Ｖ1＋Ｖ2≧Ｖ3＋Ｖ4の関係を満た
すようにすることも効果的である。
【００２７】請求項８記載の発明によれば、ファインピ
ッチの半導体素子において、バンプを設けなくとも確実
に回路基板上に実装することが可能になる。
【００２８】
【発明の実施の形態】以下、本発明に係る半導体素子の
実装方法の好ましい実施の形態を図面を参照して詳細に
説明する。図１（ａ）〜（ｅ）は、本発明の半導体素子
の実装方法の一例を示す工程図であり、図２（ａ）
（ｂ）は、本発明におけるＩＣチップと絶縁性接着剤層
の凹部との寸法関係を示す説明図で、図２（ａ）は、Ｉ
Ｃチップの電極側の部位を示す平面図、図２（ｂ）は、
ＩＣチップと回路基板の断面図である。
【００２９】図１（ａ）に示すように、本実施の形態に
おいては、まず、所定の回路パターン１０が形成された
回路基板１上に、導電粒子を含まないフィルム状の絶縁
性接着剤を接続電極１０ａを覆うように貼付して約８０
℃の温度で仮圧着を行い、絶縁性接着剤層２を形成す
る。
【００３０】本発明において使用する絶縁性接着剤は、
導電粒子の流出を防止する観点から、後述する異方導電
性接着フィルム３中の絶縁性接着剤３０の溶融粘度より
大きいものであることが好ましい。
【００３１】また、この絶縁性接着剤は、その溶融粘
度、特に最低溶融粘度（熱圧着工程中で最も粘度が下が
った状態における溶融粘度）が、１×１０6〜１×１０9
ｍＰａ・Ｓであるものを用いることが好ましく、より好
ましくは５×１０6〜５×１０8ｍＰａ・Ｓである。
【００３２】絶縁性接着剤の最低溶融粘度が１×１０6
ｍＰａ・Ｓより小さいと、導電粒子が流出してしまうと
いう不都合があり、１×１０9ｍＰａ・Ｓより大きいと、
接続電極間の導通を阻害するという不都合がある。
【００３３】このような絶縁性接着剤としては、例え
ば、ビスフェノールＡ型の固形エポキシ樹脂と液状エポ
キシ樹脂との混合物や、フェノキシ樹脂、アクリル樹
脂、ポリエステル樹脂等の熱可塑性樹脂とエポキシ樹脂
との混合物等があげられる。
【００３４】次に、図１（ｂ）に示すように、例えば後
述するＩＣチップ４の大きさ及び形状に対応する溝部５
ａを設けた熱圧着ヘッド５を用いて熱プレスを行うこと
により、回路基板１の接続部分１ａ（図２（ｂ）参照）
近傍の絶縁性接着剤層２に、所定の形状及び大きさを有
する凹部２０を形成する。
【００３５】本発明は、ＩＣチップ４として、バンプを
有するもの及びバンプを有していないもののいずれにも
適用可能であるが、本実施の形態においては、バンプを
有していないＩＣチップを例にとって説明する。
【００３６】図２（ａ）（ｂ）に示すように、本実施の
形態に適用されるＩＣチップ４は、例えば、シリコンウ
ェハ４０の酸化膜（ＳiＯ2）４１上に所定の回路パター
ン４２が形成され、この回路パターン４２のパッド部４
２ａ以外の部分を覆うように保護酸化膜（パッシベーシ
ョン膜）４３が形成されている。そして、このパッド部
４２ａ上のコンタクトホール４４内に入り込んだ導電粒
子３１を介して回路基板１の接続電極１０ａと電気的に
接続されるようになっている。
【００３７】本実施の形態においては、上述の工程によ
って絶縁性接着剤層２に凹部２０を形成した後、図１
（ｃ）に示すように、この凹部２０内に異方導電性接着
フィルム３を配置して仮圧着する。この異方導電性接着
フィルム３は、絶縁性接着剤３０中に導電粒子３１を分
散させたものである。
【００３８】本実施の形態の場合は、凹部２０の周囲に
堤部２１が形成されるが、図２（ｂ）に示すように、こ
の堤部２１の高さ即ち凹部２０の深さＨは、ＩＣチップ
４の厚さ（ＩＣチップ４にバンプが設けられている場合
には当該バンプまでの距離）Ｄより小さく、かつ、後述
する異方導電性接着フィルム３中の導電粒子３１の外径
（直径）より大きくなるようにすることが好ましい。
【００３９】絶縁性接着剤層２の凹部２０の深さＨが導
電粒子３１の外径より小さいと、熱圧着時に導電粒子３
１の逃げを十分に阻止することができないという不都合
があり、他方、ＩＣチップ４の厚さより大きいと、絶縁
性接着剤樹脂がＩＣチップ４からはみ出して熱圧着ヘッ
ドが汚れるおそれがあるという不都合がある。
【００４０】また、図２（ａ）（ｂ）に示すように、凹
部２０の堤部２１は、その内壁部２１ａがＩＣチップ４
のスクライブライン４５より内側で、かつ、ＩＣチップ
４のパッド部４２ａの最外径の部位４２０より外側に位
置するように形成することが好ましい。
【００４１】凹部２０の堤部２１の内壁部がＩＣチップ
４のスクライブライン４５に達すると、当該スクライブ
ライン４５に導電粒子３１が接触してショートを起こす
おそれがあり、他方、凹部２０の堤部２１の内壁部２１
ａがＩＣチップ４のパッド部４２ａに達すると、パッド
部４２ａに接触する導電粒子３１の数が少なくなるため
導通信頼性が低下するという不都合がある。
【００４２】本発明の異方導電性接着フィルム３は、導
通信頼性を確保する観点から、その厚さが１〜３０μｍ
のものを用いることが好ましい。
【００４３】また、接続電極上における導電粒子の確保
の観点から、異方導電性接着フィルム３の大きさ（一辺
の長さ）は、凹部２０の堤部２１の高さＨの０．５〜２
倍程度であることが好ましい。
【００４４】一方、本発明にあっては、絶縁性確保の観
点から、異方導電性接着フィルム３の導電粒子３１とし
て、その表面が、仮圧着の際の加熱温度より高い軟化点
を有するコート樹脂層３１ａによって覆われたものを用
いることが好ましい。
【００４５】好ましいコート樹脂の軟化点は、８０〜３
００℃であり、さらに好ましくは８０〜２００℃であ
る。
【００４６】このようなコート樹脂としては、例えば、
エポキシ樹脂、アクリル−スチレン共重合体樹脂等があ
げられる。
【００４７】一方、導電粒子３１の平均粒径は、導通信
頼性を確保する観点から、１〜１０μｍであることが好
ましく、さらに好ましくは２〜８μｍである。
【００４８】また、導電粒子３１は絶縁性接着剤３０中
に１〜１５体積％分散させることが好ましく、より好ま
しい導電粒子３１の配合量は、３〜１５体積％である。
【００４９】導電粒子３１の配合量が１体積％より小さ
いと、ＩＣチップ４のパッド部４２ａ及び回路基板１の
接続電極１０ａ間の電気的接続が確保されず導通抵抗が
高くなるという不都合があり、１５体積％より大きい
と、導電粒子３１同士が凝集して隣接する電極間の絶縁
抵抗が低くなるという不都合がある。
【００５０】さらに、本発明の場合、接続信頼性の確保
の観点からは、上述の絶縁性接着剤層２の体積をＶ1、
異方導電性接着フィルム３の体積をＶ2、回路基板１の
接着部分１ａの体積をＶ3、ＩＣチップ４のパッド部４２
ａのコンタクトホール４４の体積をＶ4とした場合に、 Ｖ1＋Ｖ2≧Ｖ3＋Ｖ4 の関係を満たすように構成することが好ましい。
【００５１】そして、上述の異方導電性接着フィルム３
を仮圧着した後に、図１（ｄ）に示すように、ＩＣチッ
プ４の位置合わせを行い、さらに、図１（ｅ）に示すよ
うに、異方導電性接着フィルム３の上方からＩＣチップ
４を加熱圧着する。
【００５２】これにより、異方導電性接着フィルム３及
び絶縁性接着剤層２がＩＣチップ４によって押しつぶさ
れる。また、異方導電性接着フィルム３の導電粒子３１
は、回路基板１の接続電極１０ａとＩＣチップ４のパッ
ド部４２ａに挟まれて加圧される。
【００５３】その結果、導電粒子３１の表面のコート樹
脂層３１ａが破れ、導電粒子３１の表面が回路基板１の
接続電極とＩＣチップ４のパッド部４２ａに接触するこ
とによって、ＩＣチップ４と回路基板１が電気的に接続
される。
【００５４】この場合、本実施の形態にあっては、ＩＣ
チップ４の縁部に向って逃げようとする導電粒子３１が
絶縁性接着剤層２に形成した凹部２０の堤部２１に阻ま
れ、ＩＣチップ４の縁部方向へはほとんど流動しない。
【００５５】その結果、ＩＣチップ４と回路基板１との
間において導電粒子３１を密集して保持することができ
るため、各電極端子の間隔が極めて小さい場合であって
も、複数個の導電粒子３１を回路基板１の接続電極１０
ａ及びＩＣチップ４のパッド部４２ａ上に極めて高い確
率で配置して接続電極同士を確実に電気的に接続するこ
とができる。
【００５６】また、本実施の形態によれば、ＩＣチップ
４の縁部のスクライブライン４５の部位に導電粒子３１
が達しないため、スクライブライン４５と回路基板１の
間においてショートが発生することがない。
【００５７】このように、本実施の形態によれば、バン
プレスでファインピッチのＩＣチップを確実に回路基板
１上に実装することができ、しかも導電粒子３１の量は
少なくて済むことから、コストダウンを達成することが
できる。
【００５８】なお、本発明は上述の実施の形態に限られ
ることなく、種々の変更を行うことができる。例えば、
絶縁性接着剤層の凹部及び堤部は種々の形状に形成する
ことができ、また、凹部は熱プレス以外の方法によって
も形成することができる。
【００５９】また、本発明は、種々の形状のバンプを有
する半導体素子を実装する場合にも適用しうるものであ
る。
【００６０】
【実施例】以下、本発明に係る異方導電性接着フィルム
の実施例を比較例とともに詳細に説明する。
【００６１】＜実施例１〜４、比較例１〜８＞ （凹部形成用接着剤フィルム及び異方導電性接着フィル
ムの作成）まず、固形ビスフェノールＡ型エポキシ樹脂
（油化シェル社製 商品名ＥＰ１００９）、液状ビスフ
ェノールＡ型エポキシ樹脂（油化シェル社製 商品名Ｅ
Ｐ８２８）、フェノキシ樹脂（東都化成社製 商品名Ｙ
Ｐ５０）、イミダゾール系硬化剤（旭チバ社製 商品名
ＨＸ３９４１ＨＰ）、ＳiＯ2粒子（龍森社製 商品名Ｓ
ＯＥ２）を溶剤トルエンに溶解して絶縁性接着剤樹脂
（バインダー）溶液を調製する。
【００６２】そして、このバインダー溶液を剥離用のＰ
ＥＴフィルム上に塗布乾燥し、表１に示す４種類の凹部
形成用絶縁性接着剤フィルム〜を得た。
【００６３】
【表１】
【００６４】一方、上述のバインダー溶液に、ベンゾグ
アナミン粒子にニッケル−金めっきを施し更にその表面
にアクリル／スチレンからなる絶縁層を形成した平均粒
径５μｍの導電粒子を加え、バインダーペーストとす
る。
【００６５】上述したバインダーペーストを剥離用のＰ
ＥＴフィルム上にコーティングして乾燥し、表１に示す
凹部形成用接着剤フィルムを得た。
【００６６】また、上述したバインダーペーストを剥離
用のＰＥＴフィルム上にコーティング及び乾燥し、表２
に示す異方導電性接着フィルム〜を得た。
【００６７】
【表２】
【００６８】（評価）上述した凹部形成用絶縁性接着剤
フィルム〜と異方導電性接着フィルム〜を表３
に示すように組み合わせ、図１（ａ）〜（ｅ）及び図２
（ａ）（ｂ）に示す方法によってＩＣチップを回路基板
に実装した。
【００６９】
【表３】
【００７０】評価用ＴＥＧは、ＩＣチップとして、厚さ
４００μｍのシリコンウェハ上に厚さ０．５μｍのＳi
Ｏ2膜が形成された６．３ｍｍ平方の基板上に厚さ０．
１μｍのアルミニウム（ＡＬ）電極を形成し、さらにそ
の上に厚さ０.８μｍのＳi3Ｎ4からなるパッシベーショ
ン膜を形成したものを用いた。
【００７１】このＩＣチップには、ピッチ１００μｍの
パッド部が１６０個設けられるとともに、幅５０μｍの
スクライブラインが形成されている。また、各パッド部
の外縁部とスクライブラインとの距離は１５０μｍに設
定されている。
【００７２】一方、回路基板としては、厚さ１．１ｍｍ
の耐熱性ガラス布基材エポキシ樹脂銅張積層板（ＦＲ−
４）上に、幅１８μｍ、ピッチ１５０μｍの銅（Ｃｕ）
パターンを形成し、その上にニッケル−金めっきを施し
たリジッド基板を用いた。
【００７３】また、絶縁性接着剤層の凹部の堤部を設け
る位置は、図２（ｂ）に示すように、ＩＣチップの外側
（Ｘ）、ＩＣチップとパッド部の中間（Ｙ）、ＩＣチッ
プのパッド部上（Ｚ）の３種類とした。
【００７４】熱圧着の条件は、温度１８０℃、圧力３０k
gf/cm2、時間２０秒とし、隣接する端子間の絶縁抵抗値
及び導通抵抗値を測定した。
【００７５】この場合、導通抵抗の判定は、抵抗値の上
昇が１００ｍΩ以下のものを良好（○）、抵抗値の上昇
が１００ｍΩより大きかったものを不良（×）とした。
【００７６】また、絶縁抵抗の判定は、抵抗値が１×１
０8Ω以上のものを良好(○）、抵抗値が１×１０8Ω未
満のものを不良（×）とした。
【００７７】表３に示すように、実施例１〜実施例４の
ものは、導通抵抗及び絶縁抵抗ともに良好であった。
【００７８】一方、比較例１〜比較例８のものは、導通
抵抗又は絶縁抵抗のいずれかが不良であった。
【００７９】特に、導電粒子を含む凹部形成用接着剤を
用いた比較例１及び凹部形成用接着剤を用いない比較例
２のものは、ＩＣチップのスクライブラインにおいてシ
ョートが発生した。
【００８０】また、凹部形成用接着剤の溶融粘度が異方
導電性接着フィルムの溶融粘度より小さい比較例７、８
のものは、熱圧着時に凹部の堤部が異方導電性接着フィ
ルムによって押し流されてしまい、絶縁抵抗が良くなか
った。
【００８１】さらに、凹部の堤部の高さと異方導電性接
着フィルムの厚さが近い比較例９のものは、接着剤が足
りず導通抵抗が良くなかった。
【００８２】＜実施例５〜８、比較例１０〜１２＞上記
実施例及び比較例と同様の導電粒子を１００万個/mm3含
み、厚さが２５μｍの異方導電性接着フィルム（ソニー
ケミカル社製 商品名ＣＰ８４３０ＩＱ）と、３６００
nm2サイズのバンプ（外形６０μｍ平方、ピッチ１００
μｍ、高さ２０μｍ）を有するＩＣチップ（外径６．３
ｍｍ平方、厚さ０．２ｍｍ）を用い、図１（ａ）〜
（ｅ）及び図２（ａ）（ｂ）に示す方法によってＩＣチ
ップを回路基板に実装した。
【００８３】また、凹部形成用接着剤としては、上記異
方導電性接着フィルム（接着剤）と、上記異方導電性
接着フィルムから導電粒子を除き、平均粒径０．２μｍ
のＳiＯ2粒子を１０体積％含むもの（接着剤〜）を
使用した。そして、上記ＩＣチップの表面をシリコーン
によってコーティングし、温度５０℃、圧力１００kgf/
cm2・バンプ、時間２秒の条件で凹部を形成した。この場
合、凹部の堤部の内壁部は、上記ＩＣチップとパッド部
の中間（Ｙ）に位置することになる。
【００８４】一方、熱圧着の条件は、温度２００℃、圧
力４００kgf/cm2・バンプ、時間１０秒とし、バンプ上に
存在する導電粒子の確率を評価するとともに、導通信頼
性を評価した。その結果を表４に示す。
【００８５】
【表４】
【００８６】なお、導通信頼性試験においては、温度１
２１℃、圧力２気圧、相対湿度１００％の条件下で３０
０時間エージングを行い、隣接する接続端子間の抵抗値
を測定した。
【００８７】導通信頼性の判定は、抵抗値の上昇が１０
０ｍΩ以下であったものを良好（○）、１００ｍΩより
大きかったものを不良（×）とした。
【００８８】表４に示すように、実施例５〜実施例８の
ものは、導電粒子がバンプ上に存在する確率が高く、ま
た、導通信頼性も良好であった。
【００８９】一方、絶縁性接着剤層に凹部を形成しない
比較例１０のものは、導電粒子がバンプ上に存在する確
率が低く、また、導通信頼性も良くなかった。
【００９０】また、凹部の堤部の高さが導電粒子の外径
より小さい比較例１１のものは、導電粒子がバンプ上に
存在する確率が低く、また、導通信頼性も良くなかっ
た。
【００９１】さらに、凹部の堤部の高さが異方導電性接
着フィルムの厚さよりかなり大きい比較例１２のもの
は、絶縁性接着剤がＩＣチップからはみ出し熱圧着ヘッ
ドに汚れが生じた。
【００９２】
【発明の効果】以上述べたように本発明によれば、各接
続電極の間隔が極めて小さい場合であっても、複数個の
導電粒子を各接続電極上に極めて高い確率で配置して接
続電極同士を確実に電気的に接続することができる。ま
た、本発明によれば、バンプを有しないＩＣチップを用
いた場合に、スクライブラインと回路基板の間における
ショートを防止することができる。したがって、本発明
によれば、ファインピッチの半導体素子を確実に回路基
板上に実装することができ、しかも導電粒子の量は少な
くて済むことから、コストダウンを達成することができ
る。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）：本発明の半導体素子の実装方
法の一例を示す工程図である。
【図２】（ａ）（ｂ）：本発明におけるＩＣチップと絶
縁性接着剤層の凹部との寸法関係を示す説明図で、図２
（ａ）は、ＩＣチップの電極側の部位を示す平面図、図
２（ｂ）は、ＩＣチップと回路基板の断面図である。
【符号の説明】
１ 回路基板 ２ 絶縁性接着剤層 ３ 異方導電性接着フィルム ４ ＩＣチップ(半導体素子) ２０ 凹部 ２１ 堤部 ２１ａ 内壁部 ３０ 絶縁性接着剤 ３１ 導電粒子 ４２ａ パッド部 ４４ コンタクトホール ４５ スクライブライン

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】絶縁性接着剤中に導電粒子を分散させた異
    方導電性接着フィルムを用いて半導体素子の電極と回路
    基板の電極を電気的に接続する半導体素子の実装方法に
    おいて、 前記導電粒子を含まないフィルム状の絶縁性接着剤を前
    記回路基板上に仮圧着した後、前記絶縁性接着剤層に所
    定の大きさの凹部を有する絶縁性接着剤層を形成する工
    程と、 前記絶縁性接着剤層の凹部内に前記異方導電性接着フィ
    ルムを配置した後に、前記半導体素子を当該凹部内に配
    置し位置決めして加熱圧着する工程とを有することを特
    徴とする半導体素子の実装方法。
  2. 【請求項２】絶縁性接着剤層の凹部の内壁部を、半導体
    素子のスクライブラインより内側で、かつ、当該半導体
    素子の接続電極部の最外径の部位より外側に位置するよ
    うに形成することを特徴とする請求項１記載の半導体素
    子の実装方法。
  3. 【請求項３】絶縁性接着剤層の凹部の深さが、ベアチッ
    プの厚さより小さく、かつ、異方導電性接着フィルム中
    の導電粒子の外径より大きくなるようにすることを特徴
    とする請求項１又は２のいずれか１項記載の半導体素子
    の実装方法。
  4. 【請求項４】絶縁性接着剤層の溶融粘度が、異方導電性
    接着フィルムの溶融粘度より大きいことを特徴とする請
    求項１乃至３のいずれか１項記載の半導体素子の実装方
    法。
  5. 【請求項５】絶縁性接着剤層の溶融粘度が、１×１０6
    〜１×１０9ｍＰａ・ｓであることを特徴とする請求項
    ４記載の半導体素子の実装方法。
  6. 【請求項６】異方導電性接着フィルムとして、絶縁性接
    着剤層を仮圧着する温度より高い軟化点を有する樹脂で
    表面が覆われた導電粒子を含むものを用いることを特徴
    とする請求項１乃至５のいずれか１項記載の半導体素子
    の実装方法。
  7. 【請求項７】異方導電性フィルムとして、導電粒子の平
    均粒径が、１〜１０μｍで、かつ、当該導電粒子の配合
    量が、１〜１５体積％であるものを用いることを特徴と
    する請求項１乃至６のいずれか１項記載の半導体素子の
    実装方法。
  8. 【請求項８】絶縁性接着剤層の体積をＶ1、異方導電性接
    着フィルムの体積をＶ2、回路基板の接着部分の体積を
    Ｖ3、バンプを有しない半導体素子のパッド部のコンタ
    クトホールの体積をＶ4とした場合に、 Ｖ1＋Ｖ2≧Ｖ3＋Ｖ4 の関係を満たすことを特徴とする請求項１乃至７のいず
    れか１項記載の半導体素子の実装方法。
JP14980199A 1999-05-28 1999-05-28 半導体素子の実装方法 Expired - Fee Related JP3325000B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP14980199A JP3325000B2 (ja) 1999-05-28 1999-05-28 半導体素子の実装方法
US09/563,508 US6409866B1 (en) 1999-05-28 2000-05-03 Process for mounting semiconductor device
KR1020000024195A KR100616796B1 (ko) 1999-05-28 2000-05-06 반도체소자의 실장방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14980199A JP3325000B2 (ja) 1999-05-28 1999-05-28 半導体素子の実装方法

Publications (2)

Publication Number Publication Date
JP2000340614A JP2000340614A (ja) 2000-12-08
JP3325000B2 true JP3325000B2 (ja) 2002-09-17

Family

ID=15483022

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14980199A Expired - Fee Related JP3325000B2 (ja) 1999-05-28 1999-05-28 半導体素子の実装方法

Country Status (3)

Country Link
US (1) US6409866B1 (ja)
JP (1) JP3325000B2 (ja)
KR (1) KR100616796B1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218629B1 (en) * 1999-01-20 2001-04-17 International Business Machines Corporation Module with metal-ion matrix induced dendrites for interconnection
JP3372511B2 (ja) * 1999-08-09 2003-02-04 ソニーケミカル株式会社 半導体素子の実装方法及び実装装置
KR100315158B1 (ko) * 2000-08-02 2001-11-26 윤덕용 비솔더 플립 칩 본딩용 고신뢰성 비전도성 접착제 및 이를이용한 플립 칩 본딩 방법
US6651319B2 (en) * 2001-09-07 2003-11-25 Visteon Global Technologies, Inc. Compliant standoff for low pressure sensing device
US7027200B2 (en) * 2002-03-22 2006-04-11 Reflectivity, Inc Etching method used in fabrications of microstructures
CN1301048C (zh) * 2003-03-03 2007-02-14 精工爱普生株式会社 配线基板的制造方法
JP3921459B2 (ja) * 2003-07-11 2007-05-30 ソニーケミカル＆インフォメーションデバイス株式会社 電気部品の実装方法及び実装装置
US7645704B2 (en) * 2003-09-17 2010-01-12 Texas Instruments Incorporated Methods and apparatus of etch process control in fabrications of microstructures
US6939472B2 (en) * 2003-09-17 2005-09-06 Reflectivity, Inc. Etching method in fabrications of microstructures
TWI314775B (en) * 2006-11-09 2009-09-11 Orient Semiconductor Elect Ltd A film and chip packaging process using the same
JP4479714B2 (ja) * 2006-11-13 2010-06-09 セイコーエプソン株式会社 配線基板の製造方法
KR100871761B1 (ko) 2007-01-09 2008-12-05 박민호 네트웍상에서 제공되는 콘텐츠 연계정보의 배열순위를 관련자들의 의사를 반영하여 결정하는 방법
JP2008235556A (ja) * 2007-03-20 2008-10-02 Sumitomo Electric Ind Ltd 配線板モジュール及び該配線板モジュールの製造方法
JP5569676B2 (ja) * 2007-03-28 2014-08-13 日本電気株式会社 電子部品の実装方法
EP1978559A3 (en) * 2007-04-06 2013-08-28 Hitachi, Ltd. Semiconductor device
JP5093482B2 (ja) 2007-06-26 2012-12-12 ソニーケミカル＆インフォメーションデバイス株式会社 異方性導電材料、接続構造体及びその製造方法
JP5435465B2 (ja) * 2009-10-06 2014-03-05 株式会社ジャパンディスプレイ 実装構造体、電気光学装置およびタッチパネル
JP5658898B2 (ja) * 2010-03-29 2015-01-28 株式会社日立製作所 ウェハ接合半導体装置の製造方法
JP5560972B2 (ja) * 2010-07-06 2014-07-30 デクセリアルズ株式会社 接続構造体及びその製造方法
JP5802400B2 (ja) * 2011-02-14 2015-10-28 日東電工株式会社 封止用樹脂シートおよびそれを用いた半導体装置、並びにその半導体装置の製法
KR101479658B1 (ko) * 2011-11-18 2015-01-06 제일모직 주식회사 가압착 공정성이 개선된 이방성 도전 필름
KR101526278B1 (ko) * 2012-12-21 2015-06-05 제일모직주식회사 경화 필름과 도전 필름을 포함하는 분리형 이방 도전성 필름
DE102013225109A1 (de) * 2013-12-06 2015-06-11 Robert Bosch Gmbh Verfahren zum Befestigen eines Mikrochips auf einem Substrat
WO2021171671A1 (ja) * 2020-02-27 2021-09-02 株式会社村田製作所 Ｉｃモジュール及びｉｃモジュールの製造方法
KR102570267B1 (ko) * 2021-03-16 2023-08-24 삼성에스디아이 주식회사 배터리 팩

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811081A (en) * 1987-03-23 1989-03-07 Motorola, Inc. Semiconductor die bonding with conductive adhesive
JP3725300B2 (ja) 1997-06-26 2005-12-07 松下電器産業株式会社 Ａｃｆ接合構造
JP3663938B2 (ja) * 1997-10-24 2005-06-22 セイコーエプソン株式会社 フリップチップ実装方法

Also Published As

Publication number Publication date
KR100616796B1 (ko) 2006-08-29
JP2000340614A (ja) 2000-12-08
US6409866B1 (en) 2002-06-25
KR20010014873A (ko) 2001-02-26

Similar Documents

Publication Publication Date Title
JP3325000B2 (ja) 半導体素子の実装方法
KR100290993B1 (ko) 반도체장치,반도체탑재용배선기판및반도체장치의제조방법
JP3119230B2 (ja) 樹脂フィルムおよびこれを用いた電子部品の接続方法
US7214561B2 (en) Packaging assembly and method of assembling the same
US6365499B1 (en) Chip carrier and method of manufacturing and mounting the same
US6118080A (en) Z-axis electrical contact for microelectronic devices
US7327041B2 (en) Semiconductor package and a method for producing the same
JP3372511B2 (ja) 半導体素子の実装方法及び実装装置
JP4135565B2 (ja) 電子回路装置およびその製造方法
US20030127725A1 (en) Metal wiring board, semiconductor device, and method for manufacturing the same
KR20000063759A (ko) 비솔더 플립 칩 본딩용 고신뢰성 비전도성 접착제 및 이를이용한 플립 칩 본딩 방법
TWI284844B (en) Noncontact ID card or the like and method of manufacturing the same
KR20010070094A (ko) 반도체장치 및 그 제조방법
JP3966686B2 (ja) 接続材料
JP3719471B2 (ja) Ｉｃチップ接続用接着フィルム
JP3741553B2 (ja) 半導体装置の接続構造および接続方法ならびにそれを用いた半導体装置パッケージ
JP3183272B2 (ja) 半導体装置およびその製造方法
JP3422243B2 (ja) 樹脂フィルム
KR100251674B1 (ko) 서로 마주보는 전극들을 상호접속하기 위한 접속시트, 및이 접속시트를 사용하는 전극접속구조 및 접속방법
JP3605313B2 (ja) 配線基板およびその製造方法
Connell et al. Conductive adhesive flip-chip bonding for bumped and unbumped die
JP3120837B2 (ja) 電気的接続用の樹脂フィルムおよび樹脂フィルムを用いた電気的接続方法
JP4231229B2 (ja) 半導体パッケージ
JP4051730B2 (ja) Ｉｃチップ接続用接着フィルム
JP2002280703A (ja) 電子部品の実装用基板及びそれを用いた実装方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080705

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080705

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090705

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090705

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100705

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110705

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110705

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120705

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120705

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130705

Year of fee payment: 11

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees