JP3324725B2 - マルチチップ半導体用の接続構造及びその形成方法 - Google Patents
マルチチップ半導体用の接続構造及びその形成方法Info
- Publication number
- JP3324725B2 JP3324725B2 JP04994296A JP4994296A JP3324725B2 JP 3324725 B2 JP3324725 B2 JP 3324725B2 JP 04994296 A JP04994296 A JP 04994296A JP 4994296 A JP4994296 A JP 4994296A JP 3324725 B2 JP3324725 B2 JP 3324725B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- conductor
- stack
- semiconductor device
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 183
- 238000000034 method Methods 0.000 title claims description 33
- 239000004020 conductor Substances 0.000 claims description 149
- 238000007689 inspection Methods 0.000 claims description 21
- 230000000712 assembly Effects 0.000 claims description 20
- 238000000429 assembly Methods 0.000 claims description 20
- 238000012360 testing method Methods 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 230000002411 adverse Effects 0.000 claims description 10
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 22
- 230000008439 repair process Effects 0.000 description 13
- 230000002950 deficient Effects 0.000 description 10
- 238000001465 metallisation Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000002362 mulch Substances 0.000 description 2
- 241001407914 Paragonia <moth> Species 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- WQKGZWYITFEUHG-UHFFFAOYSA-N aluminum titanium(4+) heptanitrate Chemical compound [N+](=O)([O-])[O-].[Ti+4].[Al+3].[N+](=O)([O-])[O-].[N+](=O)([O-])[O-].[N+](=O)([O-])[O-].[N+](=O)([O-])[O-].[N+](=O)([O-])[O-].[N+](=O)([O-])[O-] WQKGZWYITFEUHG-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 235000008429 bread Nutrition 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 235000012771 pancakes Nutrition 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
- G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06551—Conductive connections on the side of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Environmental & Geological Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は一般に所与の容積の
範囲に含まれる最適化された数の回路素子を備える高密
度電子回路パッケージの制作、検査及び修理に関係して
いる。更に詳しく言えば、本発明はマルチ・チップ半導
体スタックの末端表面用のコネクト・アセンブリに関係
している。前記コネクト・アセンブリはスタックの半導
体デバイス・チップから短絡した引出線（ｗｉｒｅ ｏ
ｕｔ）を自動的に切断するためのフューズを使用してい
る。更に、本発明は、半導体デバイス・チップの修理／
再構成のためのスタックの末端表面上の導電パターンの
選択的エッチングを容易にする接続構造に関係してい
る。
範囲に含まれる最適化された数の回路素子を備える高密
度電子回路パッケージの制作、検査及び修理に関係して
いる。更に詳しく言えば、本発明はマルチ・チップ半導
体スタックの末端表面用のコネクト・アセンブリに関係
している。前記コネクト・アセンブリはスタックの半導
体デバイス・チップから短絡した引出線（ｗｉｒｅ ｏ
ｕｔ）を自動的に切断するためのフューズを使用してい
る。更に、本発明は、半導体デバイス・チップの修理／
再構成のためのスタックの末端表面上の導電パターンの
選択的エッチングを容易にする接続構造に関係してい
る。
【０００２】
【従来の技術】チップの３次元アレイを含む半導体構造
は、重要なパッケージ方法として出現した。典型的３次
元電子構造はモノリシック構造（「スタック」又は「キ
ューブ」として言及される）を形成するために相互に接
着剤で固定された平坦な主要表面（ｍａｉｎ ｐｌａｎ
ａｒ ｓｕｒｆａｃｅ）を有する多重集積回路チップを
構成している。半導体チップ・スタックの２つの共通タ
イプは、縦方向に拡張する（又は、「パンケーキ」）ス
タック、及び横方向に拡張する（又は「ブレッドロー
フ」）スタックである。メタライゼイション・パターン
（金属被覆法によるパターン）は、半導体チップを相互
接続し、及び、スタックを外部回路機構に電気的に接続
するためのマルチチップ・スタックの１つ（又は１つ以
上）の末端表面にしばしば直接施される。このメタライ
ゼィション・パターンは、個別電気接続及びバス配列電
気接続両方を含めることができる。
は、重要なパッケージ方法として出現した。典型的３次
元電子構造はモノリシック構造（「スタック」又は「キ
ューブ」として言及される）を形成するために相互に接
着剤で固定された平坦な主要表面（ｍａｉｎ ｐｌａｎ
ａｒ ｓｕｒｆａｃｅ）を有する多重集積回路チップを
構成している。半導体チップ・スタックの２つの共通タ
イプは、縦方向に拡張する（又は、「パンケーキ」）ス
タック、及び横方向に拡張する（又は「ブレッドロー
フ」）スタックである。メタライゼイション・パターン
（金属被覆法によるパターン）は、半導体チップを相互
接続し、及び、スタックを外部回路機構に電気的に接続
するためのマルチチップ・スタックの１つ（又は１つ以
上）の末端表面にしばしば直接施される。このメタライ
ゼィション・パターンは、個別電気接続及びバス配列電
気接続両方を含めることができる。
【０００３】少くとも、１個の余分な（リダンダント）
チップが、しばしば、マルチチップ半導体スタックに提
供されている。その結果、スタックの主要なチップの１
つがスタックの製作及び／又はストレス（即ち、バーン
イン）をかけた後に故障した場合、前記リダンダント・
チップは要求されている性能レベルの電子回路パッケー
ジを「呼び出す」ことができる。この働きは、当該技術
では「スペアリング（予備）」と呼ばれる。マルチチッ
プ・パッケージにプログラム可能スペアリング能力を提
供する望ましい技法は、マルチチップ・パッケージに予
備のチップを含むか否かを問わず、共通に割当てられた
共同出願中の「プログラム可能スペア（予備）回路を使
った半導体スタック構造及び、製作／スペアリング方
法」と題する出願番号２２００８６号に十分説明されて
いる。
チップが、しばしば、マルチチップ半導体スタックに提
供されている。その結果、スタックの主要なチップの１
つがスタックの製作及び／又はストレス（即ち、バーン
イン）をかけた後に故障した場合、前記リダンダント・
チップは要求されている性能レベルの電子回路パッケー
ジを「呼び出す」ことができる。この働きは、当該技術
では「スペアリング（予備）」と呼ばれる。マルチチッ
プ・パッケージにプログラム可能スペアリング能力を提
供する望ましい技法は、マルチチップ・パッケージに予
備のチップを含むか否かを問わず、共通に割当てられた
共同出願中の「プログラム可能スペア（予備）回路を使
った半導体スタック構造及び、製作／スペアリング方
法」と題する出願番号２２００８６号に十分説明されて
いる。
【０００４】マルチチップ半導体構造の従来の検査法に
は、スタックのバーンイン・ストレスをかける前のスタ
ックに於ける半導体デバイス・チップの個別検査を含
む。短絡に遭遇する場合、その時影響を受けるチップ、
又はその一部は絶縁される。その後に、マルチチップ半
導体スタックのバーンイン・ストレシング及び検査が実
行される。その間、更に半導体デバイス・チップの短絡
が起ることがある。これが発生した場合には、バーンイ
ン・プロセスは中止されなければならない。故障した回
路機構はその時絶縁し、切断されなければならない。そ
の後、前記バーンイン・プロセスは再開することができ
る。明らかに、全体のこのプロセスは、時間を要するも
のであり、労働集約的であり得る。多分、この方法を使
うとマルチチップ・スタック内の不良回路が、バーンイ
ン・ストレシング及び絶縁が反復して起る可能性があ
る。
は、スタックのバーンイン・ストレスをかける前のスタ
ックに於ける半導体デバイス・チップの個別検査を含
む。短絡に遭遇する場合、その時影響を受けるチップ、
又はその一部は絶縁される。その後に、マルチチップ半
導体スタックのバーンイン・ストレシング及び検査が実
行される。その間、更に半導体デバイス・チップの短絡
が起ることがある。これが発生した場合には、バーンイ
ン・プロセスは中止されなければならない。故障した回
路機構はその時絶縁し、切断されなければならない。そ
の後、前記バーンイン・プロセスは再開することができ
る。明らかに、全体のこのプロセスは、時間を要するも
のであり、労働集約的であり得る。多分、この方法を使
うとマルチチップ・スタック内の不良回路が、バーンイ
ン・ストレシング及び絶縁が反復して起る可能性があ
る。
【０００５】マルチチップ・スタックの１個の半導体デ
バイス・チップ上の短絡障害がスタックの他の半導体デ
バイス・チップのバーンイン・ストレシングに影響を与
えることがあるので、短絡したチップの絶縁は必要であ
る。例えば、スタックの半導体デバイス・チップのパワ
ー・プレーン上の短絡は近隣の半導体デバイス・チップ
へ適用されている電圧レベルを実際に低下させる恐れが
あり、上記反復プロセスが続かない限り、これらの近隣
のチップのバーンイン・ストレシング／検査条件を無効
にする可能性がある。
バイス・チップ上の短絡障害がスタックの他の半導体デ
バイス・チップのバーンイン・ストレシングに影響を与
えることがあるので、短絡したチップの絶縁は必要であ
る。例えば、スタックの半導体デバイス・チップのパワ
ー・プレーン上の短絡は近隣の半導体デバイス・チップ
へ適用されている電圧レベルを実際に低下させる恐れが
あり、上記反復プロセスが続かない限り、これらの近隣
のチップのバーンイン・ストレシング／検査条件を無効
にする可能性がある。
【０００６】マルチチップ半導体構造のバーンイン・ス
トレシング及び検査は、最終使用可能なチップ間配線が
形成された後で極めて効果的である。しかしながら、最
終配線が追加された後にマルチチップ・スタックの修理
を行うことは困難である。例えば、入出力転送用配線が
接地に短絡している場合、殆んど修理は不可能である。
マルチチップ・スタック製作費は顕著であるため最終配
線後の修理技術は、高密度電子回路パッケージングの実
用性を保証する場合に重要な要素となり得る。
トレシング及び検査は、最終使用可能なチップ間配線が
形成された後で極めて効果的である。しかしながら、最
終配線が追加された後にマルチチップ・スタックの修理
を行うことは困難である。例えば、入出力転送用配線が
接地に短絡している場合、殆んど修理は不可能である。
マルチチップ・スタック製作費は顕著であるため最終配
線後の修理技術は、高密度電子回路パッケージングの実
用性を保証する場合に重要な要素となり得る。
【０００７】上記にもとづき、単一のバーンイン・スト
レシング及び検査のサイクルだけで済み、最終チップ間
接続が存在していても即座に配線し直すことが可能な拡
張マルチチップ半導体構造に対する必要性が当該技術に
於て存在している。
レシング及び検査のサイクルだけで済み、最終チップ間
接続が存在していても即座に配線し直すことが可能な拡
張マルチチップ半導体構造に対する必要性が当該技術に
於て存在している。
【０００８】
【発明が解決しようとする課題】本発明はフューズを備
えたコネクト・アセンブリを有するマルチチップ半導体
構造、その形成方法、検査および修理を提供することで
ある。
えたコネクト・アセンブリを有するマルチチップ半導体
構造、その形成方法、検査および修理を提供することで
ある。
【０００９】
【課題と解決するための手段】簡潔に要約すると、第１
の観点では本発明は、各々が平坦な主要な表面（ｐｌａ
ｎｅｒ ｍａｉｎ ｓｕｒｆａｃｅ）を有する複数の半
導体デバイス・チップを含むマルチチップ半導体構造を
含む。半導体デバイス・チップは平坦な主要表面が、実
質的に並列となるようなスタックに配置されている。前
記スタックの少くとも、１つの半導体デバイス・チップ
はスタックの末端表面に取り出された少くとも１本の線
を有する。前記構造は、更に少くとも１個のフューズを
含む。各フューズは、スタックの少くとも１個の半導体
デバイス・チップから出ている少くとも１本の線からの
１本の線に電気的に直列接続されている。
の観点では本発明は、各々が平坦な主要な表面（ｐｌａ
ｎｅｒ ｍａｉｎ ｓｕｒｆａｃｅ）を有する複数の半
導体デバイス・チップを含むマルチチップ半導体構造を
含む。半導体デバイス・チップは平坦な主要表面が、実
質的に並列となるようなスタックに配置されている。前
記スタックの少くとも、１つの半導体デバイス・チップ
はスタックの末端表面に取り出された少くとも１本の線
を有する。前記構造は、更に少くとも１個のフューズを
含む。各フューズは、スタックの少くとも１個の半導体
デバイス・チップから出ている少くとも１本の線からの
１本の線に電気的に直列接続されている。
【００１０】他の観点では、本発明は、半導体デバイス
の導電構造を含む。前記導電構造は、第１導体と第２導
体を有する第１導電レベルを含む。第１導体及び第２導
体は長さに比例して、両端が極めて接近して配置されて
いる。第１の導電レベルは第１導電材を含む。第２導電
レベルは第１の導電レベルの上側に配置され、第１の導
体と第２の導体の端を電気的に結合する、少くとも１個
のストラップ導体を含む。第２導電レベルは、第１導電
レベルに悪影響を与えずに、第２導電レベルが除去する
ことができるように、第１導電材から分離してエッチン
グすることができる第２導電材を含む。望むらくは、第
１導体及び第２導体は、各々が、前記ストラップ導体の
長さより実質的に長い、先細形の絶縁された金属を含
む。
の導電構造を含む。前記導電構造は、第１導体と第２導
体を有する第１導電レベルを含む。第１導体及び第２導
体は長さに比例して、両端が極めて接近して配置されて
いる。第１の導電レベルは第１導電材を含む。第２導電
レベルは第１の導電レベルの上側に配置され、第１の導
体と第２の導体の端を電気的に結合する、少くとも１個
のストラップ導体を含む。第２導電レベルは、第１導電
レベルに悪影響を与えずに、第２導電レベルが除去する
ことができるように、第１導電材から分離してエッチン
グすることができる第２導電材を含む。望むらくは、第
１導体及び第２導体は、各々が、前記ストラップ導体の
長さより実質的に長い、先細形の絶縁された金属を含
む。
【００１１】更に他の観点では、半導体デバイス・チッ
プの平坦な主要表面が実質的に並列となるよう複数の半
導体デバイス・チップと共に固定することによりマルチ
チップ・スタックを形成するステップと、前記半導体デ
バイス・チップはマルチチップ・スタックの末端表面へ
の引出線を含み、末端表面への少くとも１本の引出線に
電気的に接続された少くとも１つのコネクト・アセンブ
リを形成するマルチチップ・スタックの末端表面を金属
被覆するステップと、各々のコネクト・アセンブリは関
連する引出線に接続されており、各々の線はコンタクト
・パッド及びフューズを含む、ステップを含むマルチチ
ップ半導体構造の製作方法が開示されている。フューズ
は、フューズの開回路がコンタクト・パッドからの関連
引出線を自動的に切断するように、コンタクト・パッド
及び関連する配線間が電気的に直列接続される。
プの平坦な主要表面が実質的に並列となるよう複数の半
導体デバイス・チップと共に固定することによりマルチ
チップ・スタックを形成するステップと、前記半導体デ
バイス・チップはマルチチップ・スタックの末端表面へ
の引出線を含み、末端表面への少くとも１本の引出線に
電気的に接続された少くとも１つのコネクト・アセンブ
リを形成するマルチチップ・スタックの末端表面を金属
被覆するステップと、各々のコネクト・アセンブリは関
連する引出線に接続されており、各々の線はコンタクト
・パッド及びフューズを含む、ステップを含むマルチチ
ップ半導体構造の製作方法が開示されている。フューズ
は、フューズの開回路がコンタクト・パッドからの関連
引出線を自動的に切断するように、コンタクト・パッド
及び関連する配線間が電気的に直列接続される。
【００１２】要約すると、スタックのバーンイン・スト
レシング及び、検査の間に発生する短絡を惹き起してい
るチップを自動的に切断できるマルチチップ半導体構造
のためのコネクト・アセンブリがここに提示されてお
り、それによって、前記マルチチップ構造で集っている
他の半導体デバイス・チップのバーンインの有効性を保
証する。したがって、大量の半導体デバイス・チップの
同時バーンインが可能となる。スタックのバーンイン・
プロセスにはプロセス上の複雑性又は追加費用はかから
ない。コネクト・アセンブリは、チップの引出線に結合
された従来のＴ型コネクト・パッドと同一の配線レベル
で形成されるフューズを含む。これらのコネクト・アセ
ンブリの形成には同一のマスキング及び蒸発させるステ
ップを利用することができる。検査後、最終末端表面金
属被覆の付着を可能にするため前記コネクト・アセンブ
リを除去することができる。代わりに、前記アセンブリ
は定位置に留どまり、不良半導体デバイス・チップを引
続き自動又は手動による切断するための手段として使用
できる。前記コネクト・アセンブリはスタックのバーン
イン・ストレシング及び検査を効果的に実行を容易にす
る。
レシング及び、検査の間に発生する短絡を惹き起してい
るチップを自動的に切断できるマルチチップ半導体構造
のためのコネクト・アセンブリがここに提示されてお
り、それによって、前記マルチチップ構造で集っている
他の半導体デバイス・チップのバーンインの有効性を保
証する。したがって、大量の半導体デバイス・チップの
同時バーンインが可能となる。スタックのバーンイン・
プロセスにはプロセス上の複雑性又は追加費用はかから
ない。コネクト・アセンブリは、チップの引出線に結合
された従来のＴ型コネクト・パッドと同一の配線レベル
で形成されるフューズを含む。これらのコネクト・アセ
ンブリの形成には同一のマスキング及び蒸発させるステ
ップを利用することができる。検査後、最終末端表面金
属被覆の付着を可能にするため前記コネクト・アセンブ
リを除去することができる。代わりに、前記アセンブリ
は定位置に留どまり、不良半導体デバイス・チップを引
続き自動又は手動による切断するための手段として使用
できる。前記コネクト・アセンブリはスタックのバーン
イン・ストレシング及び検査を効果的に実行を容易にす
る。
【００１３】更に、１個以上のアセンブリの開回路フュ
ーズは、欠陥チップ又は欠陥チップからの引出線にフラ
グを立てるのに役立てることができる。好都合なこと
に、前記スタックの前記半導体デバイス・チップからの
すべての引出線はここに記述されているようにフューズ
を備えた関連コネクト・アセンブリを介して保護するこ
とができる。したがって、過電流を供給したり、又は吸
い込んだりする入出力線は前記スタック中の他のチップ
に悪影響を及す前に自動的に絶縁される。リダンダント
・チップを有するマルチチップ半導体スタックの修理を
容易ならしめる新規導電構造を使用することにより、最
終配線パターンを所定の位置でチップ・バーンイン・ス
トレシングと検査を行うことも可能である。マルチチッ
プ半導体スタックの製作費用を考慮した場合、修理する
能力があるということは重要な利点である。
ーズは、欠陥チップ又は欠陥チップからの引出線にフラ
グを立てるのに役立てることができる。好都合なこと
に、前記スタックの前記半導体デバイス・チップからの
すべての引出線はここに記述されているようにフューズ
を備えた関連コネクト・アセンブリを介して保護するこ
とができる。したがって、過電流を供給したり、又は吸
い込んだりする入出力線は前記スタック中の他のチップ
に悪影響を及す前に自動的に絶縁される。リダンダント
・チップを有するマルチチップ半導体スタックの修理を
容易ならしめる新規導電構造を使用することにより、最
終配線パターンを所定の位置でチップ・バーンイン・ス
トレシングと検査を行うことも可能である。マルチチッ
プ半導体スタックの製作費用を考慮した場合、修理する
能力があるということは重要な利点である。
【００１４】
【発明実施の形態】本発明の構造と方法は図１−図７を
参照すれば十分理解できる。同図では同一又は同様な参
照文字が同一又は同様なコンポーネントを明示するため
に、これらの複数の図面全体に亘って使用されている。
図１は本発明に従って１０で表示されているマルチチッ
プ半導体構造の１実施例を描いたものである。マルチチ
ップ「スタック」又は「キューブ」として当該技術で一
般的に言及されている構造１０は、複数の半導体デバイ
ス・チップ１４の共通末端表面によって部分的に定義さ
れる末端表面１２を含み、１４′はマルチチップ半導体
構造を具備する。チップの平坦な主要表面１８が実質的
に並列となるように粘着層１６を介して構造１０の前記
半導体デバイス・チップは相互に接着される。マルチチ
ップ・スタックの更なる実例としては、上記の共同出願
特許を参照されたい。
参照すれば十分理解できる。同図では同一又は同様な参
照文字が同一又は同様なコンポーネントを明示するため
に、これらの複数の図面全体に亘って使用されている。
図１は本発明に従って１０で表示されているマルチチッ
プ半導体構造の１実施例を描いたものである。マルチチ
ップ「スタック」又は「キューブ」として当該技術で一
般的に言及されている構造１０は、複数の半導体デバイ
ス・チップ１４の共通末端表面によって部分的に定義さ
れる末端表面１２を含み、１４′はマルチチップ半導体
構造を具備する。チップの平坦な主要表面１８が実質的
に並列となるように粘着層１６を介して構造１０の前記
半導体デバイス・チップは相互に接着される。マルチチ
ップ・スタックの更なる実例としては、上記の共同出願
特許を参照されたい。
【００１５】構造１０の末端表面１２は前記スタックの
個別半導体デバイス・チップ１４から従来の転送配線又
は引出線２０が付加される。引出線２０は前記スタック
中の個別チップにつながる外部接続配線を含み、電力並
びに接地のような電力平面（ｐｏｗｅｒ ｐｌａｎｅ）
接続、及びアドレス並びに制御線のような入出力接続を
含む。本発明の１つの観点に従えば、各引出線２０はス
タックの末端表面に配置されている。それぞれのコネク
ト・アセンブリ２２に電気的に結合されている。各コネ
クト・アセンブリ２２はＴ型コネクト・パッド２４及び
フューズ線２８を介して、更に電気的に結合されている
コンタクト・パッド２６とを含む。望むらくは、コネク
ト・アセンブリ２２を具備する構造は、マルチチップ半
導体構造１０の末端表面１２に形成されるすべての第１
レベル導体（即ち、金属レベル１（Ｍ１）導体）であ
る。コネクト・アセンブリを含むエレメントの配列は、
所与の方法（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）に対する
好みに応じて変更することができる。ここに述べられて
いる種々の配列は単に例として提供されているに過ぎな
い。
個別半導体デバイス・チップ１４から従来の転送配線又
は引出線２０が付加される。引出線２０は前記スタック
中の個別チップにつながる外部接続配線を含み、電力並
びに接地のような電力平面（ｐｏｗｅｒ ｐｌａｎｅ）
接続、及びアドレス並びに制御線のような入出力接続を
含む。本発明の１つの観点に従えば、各引出線２０はス
タックの末端表面に配置されている。それぞれのコネク
ト・アセンブリ２２に電気的に結合されている。各コネ
クト・アセンブリ２２はＴ型コネクト・パッド２４及び
フューズ線２８を介して、更に電気的に結合されている
コンタクト・パッド２６とを含む。望むらくは、コネク
ト・アセンブリ２２を具備する構造は、マルチチップ半
導体構造１０の末端表面１２に形成されるすべての第１
レベル導体（即ち、金属レベル１（Ｍ１）導体）であ
る。コネクト・アセンブリを含むエレメントの配列は、
所与の方法（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）に対する
好みに応じて変更することができる。ここに述べられて
いる種々の配列は単に例として提供されているに過ぎな
い。
【００１６】本発明のこの観点で特筆すべきは，Ｔ型コ
ネクト・パッド２４、例えば、関連する引出線に結合さ
れた、従来のＴ型コネクト・パッド、及び主要なコンタ
クト・パッド２６を２８′が相互接続するフューズ線２
８を設けたことである。したがって、フューズ線２８と
Ｔ型コネクト・パッド２４は、コンタクト・パッド２６
を経由して関連する引出線２０に電気的に接続される。
フューズ２８は、転送線、例えば、マルチチップ半導体
構造のバーンイン・ストレッシング及び検査中に過電流
を供給したり又は吸い込んだりする場合、それぞれの引
出線を自動的に切断する手段を提供する。したがって、
スタック内の１つ以上のチップの短絡の発生に際して、
バーンイン・プロセスを中断する必要はなく、コネック
ト・アセンブリ２２を使って、半導体デバイス・チップ
の長いスタックに同時にバーンイン・ストレスをかけ、
及び検査することが可能である。短絡が半導体デバイス
・チップの外側の電力平面配線（ｐｏｗｅｒ ｐｌａｎ
ｅｗｉｒｅ）に起きた場合、当該チップは切断され、周
辺チップへの電源電圧レベルは単一電源が検査中に前記
スタック内のすべてのチップを駆動（ｄｒｉｖｅ）して
いるにもかかわらず、悪影響を受けない状態であること
に留意すべきである。従来のＴ型コネクト・パッド２４
が形成される同一マスキング・ステップ及び蒸発ステッ
プは、希望するフューズ線２８及びコンタクト・パッド
２６を同時に形成するために使用することができること
にも注意を要する。
ネクト・パッド２４、例えば、関連する引出線に結合さ
れた、従来のＴ型コネクト・パッド、及び主要なコンタ
クト・パッド２６を２８′が相互接続するフューズ線２
８を設けたことである。したがって、フューズ線２８と
Ｔ型コネクト・パッド２４は、コンタクト・パッド２６
を経由して関連する引出線２０に電気的に接続される。
フューズ２８は、転送線、例えば、マルチチップ半導体
構造のバーンイン・ストレッシング及び検査中に過電流
を供給したり又は吸い込んだりする場合、それぞれの引
出線を自動的に切断する手段を提供する。したがって、
スタック内の１つ以上のチップの短絡の発生に際して、
バーンイン・プロセスを中断する必要はなく、コネック
ト・アセンブリ２２を使って、半導体デバイス・チップ
の長いスタックに同時にバーンイン・ストレスをかけ、
及び検査することが可能である。短絡が半導体デバイス
・チップの外側の電力平面配線（ｐｏｗｅｒ ｐｌａｎ
ｅｗｉｒｅ）に起きた場合、当該チップは切断され、周
辺チップへの電源電圧レベルは単一電源が検査中に前記
スタック内のすべてのチップを駆動（ｄｒｉｖｅ）して
いるにもかかわらず、悪影響を受けない状態であること
に留意すべきである。従来のＴ型コネクト・パッド２４
が形成される同一マスキング・ステップ及び蒸発ステッ
プは、希望するフューズ線２８及びコンタクト・パッド
２６を同時に形成するために使用することができること
にも注意を要する。
【００１７】電力平面引出線（過電流を供給又は吸い込
む欠陥チップを自動的に切断する）に関連して、コネッ
クト・アセンブリ２２が特に望ましいが、実施のし易さ
から言えば、前記スタック内の個別のチップからのすべ
ての引出線に対応した使用方法が容認される。その上、
この方法は、入出力引出線に発生する短絡から守ること
にもなる。例として、図１のチップ１４′は開回路フュ
ーズ線２８′に接続されている４本の引出線２０と共に
示されている。
む欠陥チップを自動的に切断する）に関連して、コネッ
クト・アセンブリ２２が特に望ましいが、実施のし易さ
から言えば、前記スタック内の個別のチップからのすべ
ての引出線に対応した使用方法が容認される。その上、
この方法は、入出力引出線に発生する短絡から守ること
にもなる。例として、図１のチップ１４′は開回路フュ
ーズ線２８′に接続されている４本の引出線２０と共に
示されている。
【００１８】バーンイン・ストレッシング及び検査の
後、コネクト・アッセンブリ２２は研磨され、標準末端
表面（ｓｔａｎｄａｒｄ ｅｄｇｅ ｓｕｒｆａｃｅ）
相互接続配線を形成することができる。代わりに、前記
コネクト・アセンブリは決まった場所に留まって、バー
ンインを失敗した前記スタック内のチップ間での相互接
続を防ぐために開放型フューズがフラグとして機能でき
る。バーンイン検査に失敗しても、非損傷型フューズを
備える半導体デバイス・チップは引出線に結合された、
適切なフューズを電気的に、光学的に、又は機械的に開
放することによって、前記スタック内の他のチップから
容易に切断することができる。
後、コネクト・アッセンブリ２２は研磨され、標準末端
表面（ｓｔａｎｄａｒｄ ｅｄｇｅ ｓｕｒｆａｃｅ）
相互接続配線を形成することができる。代わりに、前記
コネクト・アセンブリは決まった場所に留まって、バー
ンインを失敗した前記スタック内のチップ間での相互接
続を防ぐために開放型フューズがフラグとして機能でき
る。バーンイン検査に失敗しても、非損傷型フューズを
備える半導体デバイス・チップは引出線に結合された、
適切なフューズを電気的に、光学的に、又は機械的に開
放することによって、前記スタック内の他のチップから
容易に切断することができる。
【００１９】バーンイン後、コンタクト・パッド２６と
位置合わされている、第１導電可能レベル／第２導電可
能レベル（Ｍ１／Ｍ２）バイアを介して、コネクト・ア
センブリ２２に一時的に又は永続的にコンタクトを行う
ことができる。表示されているように，Ｍ１／Ｍ２バイ
ア３０は、第２導電レベルで形成されたバス３２を介し
て検査又は最終操作のために相互接続することができ
る。Ｍ１／Ｍ２バイア３０がチップ１４′に示されてい
るにもかかわらず、前記チップは各々のフューズ線２
８′が開回路であるために、前記スタック内の他のチッ
プから切断されている。
位置合わされている、第１導電可能レベル／第２導電可
能レベル（Ｍ１／Ｍ２）バイアを介して、コネクト・ア
センブリ２２に一時的に又は永続的にコンタクトを行う
ことができる。表示されているように，Ｍ１／Ｍ２バイ
ア３０は、第２導電レベルで形成されたバス３２を介し
て検査又は最終操作のために相互接続することができ
る。Ｍ１／Ｍ２バイア３０がチップ１４′に示されてい
るにもかかわらず、前記チップは各々のフューズ線２
８′が開回路であるために、前記スタック内の他のチッ
プから切断されている。
【００２０】図１に示されているような末端表面相互接
続パターンは、コネクト・アセンブリ２２を有する第１
導電層の上に絶縁層（表示されていない）を付着するこ
とによって形成できる。絶縁層の形成後、バイア３０は
コンタクト・パッド２６に開放され得る。絶縁層はバー
ンイン・ストレッシング及び検査の後に形成されるの
で、バイアは関連するチップ引出線が損傷に関係なくコ
ンタクト・パッド２６の上に開放される。これは、開回
路フューズが欠陥チップへの接続を防止することによ
る。そうすると、第２導電層は付着され、例えば、バス
３２の相互接続を形成するためにパターン化される。
続パターンは、コネクト・アセンブリ２２を有する第１
導電層の上に絶縁層（表示されていない）を付着するこ
とによって形成できる。絶縁層の形成後、バイア３０は
コンタクト・パッド２６に開放され得る。絶縁層はバー
ンイン・ストレッシング及び検査の後に形成されるの
で、バイアは関連するチップ引出線が損傷に関係なくコ
ンタクト・パッド２６の上に開放される。これは、開回
路フューズが欠陥チップへの接続を防止することによ
る。そうすると、第２導電層は付着され、例えば、バス
３２の相互接続を形成するためにパターン化される。
【００２１】図２は、図１のマルチチップ半導体構造の
ための末端表面配線パターンの代替実施例を示してい
る。この実施例では，Ｍ１／Ｍ２バイア３０′はコネク
ト・アセンブリ２２のＴ型コネクト・パッド２４の上に
直接形成される。この配線パターンはフューズ線２８を
通る引出線に最終の操作型接続（ｆｉｎａｌ，ｏｐｅｒ
ａｔｉｏｎａｌ−ｔｙｐｅ ｃｏｎｎｅｃｔｉｏｎｓ）
に対して発生する可能性のある、いかなる抵抗損失又は
誘導損失をも防止する。前記フューズ線は、バーンイン
・ストレッシング及び検査の最中に、前記引出線に直列
にのみ接続される。したがって、フューズ線の直列を含
めることによる、性能低下を起こす可能性が防止されて
いる。欠陥チップ、この場合では、開回路フューズ２
８′を有するチップ１４′は、バイア３０′がチップ１
４′に開放されていないので、第２導電層の各々の「最
終」バス３２に接続されていないことに注意を要する。
ための末端表面配線パターンの代替実施例を示してい
る。この実施例では，Ｍ１／Ｍ２バイア３０′はコネク
ト・アセンブリ２２のＴ型コネクト・パッド２４の上に
直接形成される。この配線パターンはフューズ線２８を
通る引出線に最終の操作型接続（ｆｉｎａｌ，ｏｐｅｒ
ａｔｉｏｎａｌ−ｔｙｐｅ ｃｏｎｎｅｃｔｉｏｎｓ）
に対して発生する可能性のある、いかなる抵抗損失又は
誘導損失をも防止する。前記フューズ線は、バーンイン
・ストレッシング及び検査の最中に、前記引出線に直列
にのみ接続される。したがって、フューズ線の直列を含
めることによる、性能低下を起こす可能性が防止されて
いる。欠陥チップ、この場合では、開回路フューズ２
８′を有するチップ１４′は、バイア３０′がチップ１
４′に開放されていないので、第２導電層の各々の「最
終」バス３２に接続されていないことに注意を要する。
【００２２】図３は、マルチチップ半導体構造１０の末
端表面１２の更なる導電パターンの変形を示している。
この例では、各コネクト・アセンブリ２２′は、関連す
るフューズ線２８の下方に伸びている矩形コンタクト・
パッド２６′及び第２導電レベル（Ｍ２）バス３２′が
前記各々のフューズ線２８を覆い隠さずに示されている
コネクト・アセンブリ２２′と相互接続するようなＴ型
コネクト・パッド２４とを備えている。したがって、ス
タック上のすべての配線が完了した後にチップは前記ス
タックから絶縁することができる。本発明のこの観点
は、前記チップのバーンイン・ストレッシング及び検査
の前に、マルチチップ半導体構造の末端表面上に最終使
用可能金属被覆パターンを形成ができるという、更なる
利点を提供する。これは、その最終レベルのバーンイン
を可能にし、検査中にスタック内の半導体デバイス・チ
ップ間の立ち上がり／立ち下がり時間、及びタイミング
・インタラクションに影響を与えることが可能な、より
正確な装荷（ｌｏａｄｉｎｇ）、特に、容量性負荷（ｃ
ａｐａｃｉｔｉｖｅ ｌｏａｄｉｎｇ）を提供すること
がある。しかしながら、長いスタックでバーンインが行
われている場合、チップが相互接続されていなければ、
どのチップが損傷（ｆａｉｌ）したかを判定することは
非常に易しい。バイアの形成の前に、末端表面の導電レ
ベル（Ｍ１）と（Ｍ２）間の絶縁層の付着が本実施例で
は不要であることに留意する必要がある。しかしなが
ら、間隔「ｘ」が性能要件を満たすために十分な広さを
もつように、個別の半導体デバイス・チップの引出線２
０の間に十分な間隔がなければならない。
端表面１２の更なる導電パターンの変形を示している。
この例では、各コネクト・アセンブリ２２′は、関連す
るフューズ線２８の下方に伸びている矩形コンタクト・
パッド２６′及び第２導電レベル（Ｍ２）バス３２′が
前記各々のフューズ線２８を覆い隠さずに示されている
コネクト・アセンブリ２２′と相互接続するようなＴ型
コネクト・パッド２４とを備えている。したがって、ス
タック上のすべての配線が完了した後にチップは前記ス
タックから絶縁することができる。本発明のこの観点
は、前記チップのバーンイン・ストレッシング及び検査
の前に、マルチチップ半導体構造の末端表面上に最終使
用可能金属被覆パターンを形成ができるという、更なる
利点を提供する。これは、その最終レベルのバーンイン
を可能にし、検査中にスタック内の半導体デバイス・チ
ップ間の立ち上がり／立ち下がり時間、及びタイミング
・インタラクションに影響を与えることが可能な、より
正確な装荷（ｌｏａｄｉｎｇ）、特に、容量性負荷（ｃ
ａｐａｃｉｔｉｖｅ ｌｏａｄｉｎｇ）を提供すること
がある。しかしながら、長いスタックでバーンインが行
われている場合、チップが相互接続されていなければ、
どのチップが損傷（ｆａｉｌ）したかを判定することは
非常に易しい。バイアの形成の前に、末端表面の導電レ
ベル（Ｍ１）と（Ｍ２）間の絶縁層の付着が本実施例で
は不要であることに留意する必要がある。しかしなが
ら、間隔「ｘ」が性能要件を満たすために十分な広さを
もつように、個別の半導体デバイス・チップの引出線２
０の間に十分な間隔がなければならない。
【００２３】本発明に従って、フューズ線の可視性（ｖ
ｉｓｉｂｉｌｉｔｙ）を保持する更なる代案が図４及び
図５に示されている。特に、ノッチ４０は前記フューズ
を露出させるために、相互接続しているＭ２線４２に形
成することができる。本実施例のより広い幅「ｙ」の領
域は線４２のより低い抵抗に対して機能する。周知の通
り、導電線の抵抗は当該線の幅に比例する。
ｉｓｉｂｉｌｉｔｙ）を保持する更なる代案が図４及び
図５に示されている。特に、ノッチ４０は前記フューズ
を露出させるために、相互接続しているＭ２線４２に形
成することができる。本実施例のより広い幅「ｙ」の領
域は線４２のより低い抵抗に対して機能する。周知の通
り、導電線の抵抗は当該線の幅に比例する。
【００２４】図４及び図５は、本発明の第２の側面、即
ち、新しい導電構造をも導入する。例として、この構造
はマルチチップ・スタックに関連してここに説明されて
いる。しかしながら、相互接続の概念は一般的には任意
の半導体デバイスの配線に適用可能である。前記実施例
で示されているように、コネクト・アセンブリ４４は、
チップ引出線２０の上に露出していて、それに電気的に
接続されている従来のＴ型コネクト・パッド４６を含
む。Ｔ型コネクト・パッド４６はフューズ線５０を介し
てコンタクト・パッド４８に結合されている。本実施例
の新規性は、第１導電層（Ｍ１）の第１絶縁「島」（ｉ
ｓｌａｎｄ）導体６０及び第２絶縁「島」導体６２に相
互接続するために構成された第２導電層（Ｍ２）にスト
ラップ導体４２を提供することにある。この例では、ス
トラップ導体４２もコネクト・アセンブリ４４のコンタ
クト・パッド４８に接続している。第１導体６０及び第
２導体６２は、望むらくは、マルチチップ・スタックの
チップを主に相互接続する第１導電層中に絶縁され、細
長く伸ばされた金属を含む。第１導体６０の長さ、又は
第２導体６２の長さに対応するストラップ導体４２の長
さは、前記マルチチップ・スタックの近接するチップ間
の主要な相互接続が第１及び第２導体を含むことが可能
となるように、実質的にはより短い（例えば１／５以
下）。
ち、新しい導電構造をも導入する。例として、この構造
はマルチチップ・スタックに関連してここに説明されて
いる。しかしながら、相互接続の概念は一般的には任意
の半導体デバイスの配線に適用可能である。前記実施例
で示されているように、コネクト・アセンブリ４４は、
チップ引出線２０の上に露出していて、それに電気的に
接続されている従来のＴ型コネクト・パッド４６を含
む。Ｔ型コネクト・パッド４６はフューズ線５０を介し
てコンタクト・パッド４８に結合されている。本実施例
の新規性は、第１導電層（Ｍ１）の第１絶縁「島」（ｉ
ｓｌａｎｄ）導体６０及び第２絶縁「島」導体６２に相
互接続するために構成された第２導電層（Ｍ２）にスト
ラップ導体４２を提供することにある。この例では、ス
トラップ導体４２もコネクト・アセンブリ４４のコンタ
クト・パッド４８に接続している。第１導体６０及び第
２導体６２は、望むらくは、マルチチップ・スタックの
チップを主に相互接続する第１導電層中に絶縁され、細
長く伸ばされた金属を含む。第１導体６０の長さ、又は
第２導体６２の長さに対応するストラップ導体４２の長
さは、前記マルチチップ・スタックの近接するチップ間
の主要な相互接続が第１及び第２導体を含むことが可能
となるように、実質的にはより短い（例えば１／５以
下）。
【００２５】更なる特性として、第１導体６０、及び第
２導体６２では、ストラップ導体４２が第１導体６０及
び第２導体６２に悪影響さずに選択的にエッチングする
ことができるように、ストラップ導体４２を制作するた
めに使用されている第２導電材と異なる第１導電材から
共に制作されることが望ましい。したがって、各コネク
ト・アセンブリ４４は第１導体及び第２導体として同一
材料で作られていることが望ましい。例えば、第１レベ
ル／第２レベル導電材は、金／銅、アルミ・チタン硝酸
合成物／タングステン、又はアルミ／銅を含み得る。当
該技術に熟知した当業者は、本発明の原理に従って使用
できる他の組み合わせにも適用可能であることを理解す
るであろう。最後に、本実施例では第１導電層Ｍ１、及
び第２導電層Ｍ２の間に絶縁層が必要でないことを図５
から注意する必要がある。
２導体６２では、ストラップ導体４２が第１導体６０及
び第２導体６２に悪影響さずに選択的にエッチングする
ことができるように、ストラップ導体４２を制作するた
めに使用されている第２導電材と異なる第１導電材から
共に制作されることが望ましい。したがって、各コネク
ト・アセンブリ４４は第１導体及び第２導体として同一
材料で作られていることが望ましい。例えば、第１レベ
ル／第２レベル導電材は、金／銅、アルミ・チタン硝酸
合成物／タングステン、又はアルミ／銅を含み得る。当
該技術に熟知した当業者は、本発明の原理に従って使用
できる他の組み合わせにも適用可能であることを理解す
るであろう。最後に、本実施例では第１導電層Ｍ１、及
び第２導電層Ｍ２の間に絶縁層が必要でないことを図５
から注意する必要がある。
【００２６】更に、コネクト・アセンブリに加えて、第
１導体及び第２導体は、半導体デバイスの上の第１導電
層（Ｍ１）に全て配列されており、それが本実例であ
り、前述及び図５に部分的に示されているようにマルチ
チップ半導体構造を含む。ここに示されている第１導
体、第２導体、及びストラップ導体の概念は任意の第３
導体への接続を包含するように一般化することができ
る、例えば、アセンブリ４４のようなコネクト・アセン
ブリへの接続、又は、単に導電線を設けるための相互接
続手段を含み得る。
１導体及び第２導体は、半導体デバイスの上の第１導電
層（Ｍ１）に全て配列されており、それが本実例であ
り、前述及び図５に部分的に示されているようにマルチ
チップ半導体構造を含む。ここに示されている第１導
体、第２導体、及びストラップ導体の概念は任意の第３
導体への接続を包含するように一般化することができ
る、例えば、アセンブリ４４のようなコネクト・アセン
ブリへの接続、又は、単に導電線を設けるための相互接
続手段を含み得る。
【００２７】前記の導電構造の利点は、前記スタックの
末端表面上の導電パターンをすぐに作り直すことができ
ることにある。例えば、第２導電層の選択的エッチング
を行った後で、希望する相続接続は、例えば、収束イオ
ン・ビーム装置を使用することにより行うことができ
る。前記構造は、アイランド・ストラップ導体の選択的
除去、例えば、下に埋め込まれている半導体デバイスの
修理、又は欠陥回路の絶縁のために選択的除去が都合良
くできる。半導体デバイスが、マルチチップ半導体スタ
ックを含む場合、その次にストラップ導体を選択的に除
去することにより前記スタックの半導体デバイス・チッ
プはフューズを飛ばせる代わりに切断されることがあ
る。更に、マルチチップ・スタックの１つ以上の末端表
面上に「最終」メタライゼーション（金属被覆法によ
る）パターンを再構成することによって、制作及び修理
歩留まりが増加する。
末端表面上の導電パターンをすぐに作り直すことができ
ることにある。例えば、第２導電層の選択的エッチング
を行った後で、希望する相続接続は、例えば、収束イオ
ン・ビーム装置を使用することにより行うことができ
る。前記構造は、アイランド・ストラップ導体の選択的
除去、例えば、下に埋め込まれている半導体デバイスの
修理、又は欠陥回路の絶縁のために選択的除去が都合良
くできる。半導体デバイスが、マルチチップ半導体スタ
ックを含む場合、その次にストラップ導体を選択的に除
去することにより前記スタックの半導体デバイス・チッ
プはフューズを飛ばせる代わりに切断されることがあ
る。更に、マルチチップ・スタックの１つ以上の末端表
面上に「最終」メタライゼーション（金属被覆法によ
る）パターンを再構成することによって、制作及び修理
歩留まりが増加する。
【００２８】本発明に従って、導電構造の他の実施例が
図６及び図７に示されている。この実施例では、ノッチ
の代わりに前記フューズがストラップ導体４２の中央開
口部７５を通して露出している点を除き、図４及び図５
で示された前記実施例に似ている。第２導電層がコネク
ト・アセンブリ７３のＴ型コネクト・パッド７０に短絡
するのを防ぐために、絶縁層７２がその間に配置されて
いる。絶縁層６９が前記マルチチップ・スタックの末端
表面に直接配置されているため層７２は第２絶縁層とな
るＭ１／Ｍ２バイアはコネクト・アセンブリ７３のコン
タクト・パッド７４に接続するために絶縁層７２を通過
している。このバイアは、コンタクト・パッド７４の上
の領域８１の第１導電層及び第２導電層を相互接続する
ために金属被覆されており、及び前記フューズを露出す
るためにコネクト・アセンブリ７３のフューズ線７６上
の領域７７に開放されている。Ｍ１／Ｍ２バイア８０及
び８２もまた、ストラップ導体４２′、及び第１導体６
０、及び第２導体６２をそれぞれ接続するために提供さ
れている。本実施例の前記ストラップ導体構成は、図４
及び図５のストラップ導体構成のそれと比較して、拡張
電流特性を有することがある。
図６及び図７に示されている。この実施例では、ノッチ
の代わりに前記フューズがストラップ導体４２の中央開
口部７５を通して露出している点を除き、図４及び図５
で示された前記実施例に似ている。第２導電層がコネク
ト・アセンブリ７３のＴ型コネクト・パッド７０に短絡
するのを防ぐために、絶縁層７２がその間に配置されて
いる。絶縁層６９が前記マルチチップ・スタックの末端
表面に直接配置されているため層７２は第２絶縁層とな
るＭ１／Ｍ２バイアはコネクト・アセンブリ７３のコン
タクト・パッド７４に接続するために絶縁層７２を通過
している。このバイアは、コンタクト・パッド７４の上
の領域８１の第１導電層及び第２導電層を相互接続する
ために金属被覆されており、及び前記フューズを露出す
るためにコネクト・アセンブリ７３のフューズ線７６上
の領域７７に開放されている。Ｍ１／Ｍ２バイア８０及
び８２もまた、ストラップ導体４２′、及び第１導体６
０、及び第２導体６２をそれぞれ接続するために提供さ
れている。本実施例の前記ストラップ導体構成は、図４
及び図５のストラップ導体構成のそれと比較して、拡張
電流特性を有することがある。
【００２９】要約すると、ここで示されている事柄は、
スタックのバーンイン・ストレッシング及び検査中に発
生する欠陥引出線を自動的に使用不能にし、それによっ
て、マルチチップ構造に集まっているあらゆる半導体デ
バイス・チップのバーンインの有効性を保証する。した
がって、多数の半導体デバイス・チップの同時バーンイ
ンが可能である。前記スタックのバーンイン・プロセス
にプロセス上の複雑性も追加費用も伴わない。前記コネ
クト・アセンブリは、前記チップ引出線に結合された従
来のＴ型コネクト・パッドを同様の配線レベルで形成さ
れたフューズを含む。同一のマスキング及び蒸発ステッ
プは、これらのコネクト・アセンブリを形成する際に使
用され得る。検査後、前記コネクト・アセンブリは最終
末端表面金属被覆を可能ならしめるために、除去するこ
とができる。代わりに、前記アセンブリは、適切な位置
に留まって損傷している半導体デバイス・チップを後で
切断するための自動手段として機能する。前記コネクト
・アセンブリはスタックのバーンイン・ストレッシング
及び検査の実際的な履行を容易にする。
スタックのバーンイン・ストレッシング及び検査中に発
生する欠陥引出線を自動的に使用不能にし、それによっ
て、マルチチップ構造に集まっているあらゆる半導体デ
バイス・チップのバーンインの有効性を保証する。した
がって、多数の半導体デバイス・チップの同時バーンイ
ンが可能である。前記スタックのバーンイン・プロセス
にプロセス上の複雑性も追加費用も伴わない。前記コネ
クト・アセンブリは、前記チップ引出線に結合された従
来のＴ型コネクト・パッドを同様の配線レベルで形成さ
れたフューズを含む。同一のマスキング及び蒸発ステッ
プは、これらのコネクト・アセンブリを形成する際に使
用され得る。検査後、前記コネクト・アセンブリは最終
末端表面金属被覆を可能ならしめるために、除去するこ
とができる。代わりに、前記アセンブリは、適切な位置
に留まって損傷している半導体デバイス・チップを後で
切断するための自動手段として機能する。前記コネクト
・アセンブリはスタックのバーンイン・ストレッシング
及び検査の実際的な履行を容易にする。
【００３０】更に、前記アセンブリの１つ以上に開回路
フューズが、欠陥チップ又は欠陥チップ引出線を示すた
めにフラグとして機能できる。都合の良いことには、前
記スタックの前記半導体デバイス・チップからのすべて
の引出線は、ここに提供されているようにフューズを備
えた関連コネクト・アセンブリを介して保護することが
できる。したがって、過電流を供給し又は吸い込む任意
の線は、前記スタック内の他のチップに悪影響を与える
前に自動的に絶縁化することができる。各チップの前記
フューズへのアクセスを容易にする新規導電構造を使用
すれば、定位置の最終配線パターンでチップのバーンイ
ン・ストレシング及び検査をすることも可能である。し
たがって、リダンダント・チップを備えたマルチチップ
半導体スタックの修理も可能となる。更なる利点は、前
記最終レベル配線に悪影響を与えることなく、前記第２
レベルの配線の一部を除去する能力を実現したことであ
る。マルチチップ半導体スタックの制作費用を考慮すれ
ば、修理するための前記能力は特筆すべき優位点である
フューズが、欠陥チップ又は欠陥チップ引出線を示すた
めにフラグとして機能できる。都合の良いことには、前
記スタックの前記半導体デバイス・チップからのすべて
の引出線は、ここに提供されているようにフューズを備
えた関連コネクト・アセンブリを介して保護することが
できる。したがって、過電流を供給し又は吸い込む任意
の線は、前記スタック内の他のチップに悪影響を与える
前に自動的に絶縁化することができる。各チップの前記
フューズへのアクセスを容易にする新規導電構造を使用
すれば、定位置の最終配線パターンでチップのバーンイ
ン・ストレシング及び検査をすることも可能である。し
たがって、リダンダント・チップを備えたマルチチップ
半導体スタックの修理も可能となる。更なる利点は、前
記最終レベル配線に悪影響を与えることなく、前記第２
レベルの配線の一部を除去する能力を実現したことであ
る。マルチチップ半導体スタックの制作費用を考慮すれ
ば、修理するための前記能力は特筆すべき優位点である
【００３１】まとめとして本発明の構成に関しては以下
の事項を開示する。
の事項を開示する。
【００３２】（１） 各半導体デバイス・チップが、平
坦な主要表面（ｐｌａｎａｒ ｍａｉｎ ｓｕｒｆａｃ
ｅ）を有し、前記複数の半導体デバイス・チップは前記
平坦な主要表面が実質的に平行となるようにスタック内
に配置され、前記スタックの前記複数の半導体デバイス
・チップの内、少くとも１つの半導体デバイス・チップ
が前記スタックの末端表面に少くとも１本の引出線（ｗ
ｉｒｅ ｏｕｔ）を有する複数の半導体デバイス・チッ
プと、各フューズが前記スタックの前記少くとも１つの
半導体デバイス・チップから取り出された前記少くとも
１本の引出線の内の１本に電気的に直列に接続されてい
る少くとも１つのフューズとを含む、マルチチップ半導
体用の接続構造。 （２） 前記少くとも１本の引出線は、複数の引出線を
含み、前記少くとも１つのフューズは前記スタックの前
記末端表面に配置された複数のフューズを含み、及び、
前記マルチチップ半導体用の接続構造は更に前記スタッ
クの前記末端表面に複数のコンタクト・パッドを含み、
前記複数のフューズの各フューズは、前記複数のコンタ
クト・パッドの１つのコンタクト・パッドと前記複数の
引出線の１本との間を電気的に直列に接続される、
（１）に記載のマルチチップ半導体用の接続構造。 （３） 前記複数のフューズ及び前記複数のコンタクト
・パッドは前記スタックの前記末端表面上の第１レベル
導電材を含む、（２）に記載のマルチチップ半導体用の
接続構造。 （４） 前記複数のフューズ及び前記複数のコンタクト
・パッドは前記スタックの前記末端表面上の一時的構造
を含み、前記一時的構造は前記マルチチップ半導体用の
接続構造のバーンイン検査を容易ならしむる、（２）に
記載のマルチチップ半導体用の接続構造。 （５） 前記少くとも１つの半導体デバイス・チップは
前記スタックの各半導体デバイス・チップが前記複数の
引出線の内１本以上の引出線を有するように前記スタッ
ク内に複数の半導体デバイス・チップを含む、（２）に
記載のマルチチップ半導体用の接続構造。 （６） 前記少くとも１本の引出線は、前記少くとも１
つの半導体デバイス・チップの関連する半導体デバイス
・チップに対する電力平面引出線（ｐｏｗｅｒｐｌａｎ
ｅ ｗｉｒｅ ｏｕｔ）を含む、（１）に記載のマルチ
チップ半導体用の接続構造。 （７） 半導体デバイスの導電構造であって、１つの末
端（ｅｎｄ）を有する第１導体、及び１つの末端を有す
る第２導体とを含む第１導電レベルであって、前記第１
導体及び前記第２導体の前記２つの末端は前記第１導体
の長さと前記第２導体の長さに対応して、接近して配置
されていて、第１導電材を含む前記第１導電レベルと、
及び前記第１導電レベル上に配置された第２導電レベル
であって、前記第２導電レベルは前記第１導電レベルの
前記第１導体及び前記第２導体の２つの末端を電気的に
結合するために配置されたストラップ導体を含み、前記
第２導電レベルは第２導電材を含み、前記第２導電レベ
ルが前記第１導電レベルに悪影響を与えずに除去できる
ように前記第１導電材から前記第２導電材を個別にエッ
チング可能である、前記第２導電レベルとを含む導電構
造。 （８） 前記半導体デバイスが能動の回路を含み、及
び、前記第１導電レベルの前記第１導体及び前記第２導
体各々が、前記第１導電レベル内に絶緑化された導体を
含み、前記ストラップ導体は前記第１導体に、前記第２
導体に及び前記能動回路へと電気的に接続している、
（７）に記載の導電構造。 （９） 前記各第１導電レベルの前記第１導体及び前記
第２導体は前記第１導電レベル内に絶縁された導体を含
み、及び、前記ストラップ導体は前記第２導電レベルに
ある多重ストラップ導体の内の１つのストラップ導体を
含み、前記多重ストラップ導体の少くとも２つは前記第
１導体に電気的に接続されており、及び、前記多重スト
ラップ導体の少くとも２つは前記第２導体に電気的に接
続されている、（７）に記載された導電構造。 （１０） 前記ストラップ導体は前記第１導体の長さよ
り実質的に短かく、前記第２導体の長さより実質的に短
かい長さを有する、（７）に記載の導電構造。 （１１） 前記半導体デバイスは複数の半導体デバイス
チップを有し、その各々が平坦な主要表面を有するマル
チチップ半導体用の接続構造を含み、前記複数の半導体
デバイス・チップは、前記平坦な主要表面が実質的に平
行となるようスタックに配置され、前記導電構造が前記
スタックの末端表面に配置される、（７）に記載の導電
構造。 （１２） 前記マルチチップ半導体用の接続構造は前記
スタックの前記複数の半導体デバイス・チップの多重半
導体デバイス・チップから取り出された複数の引出線を
含み、前記複数の引出線の各引出線は前記スタックの末
端表面の複数のコネクト・アセンブリの内の関連するコ
ネクト・アセンブリに電気的に接続され、及び前記スト
ラップ導体は前記複数のコネクト・アセンブリの内の関
連するコネクト・アセンブリを通る前記複数の引出線の
中の１本に電気的に接続する、（１１）に記載の導電構
造。 （１３） 前記複数のコネクト・アセンブリの各コネク
ト・アセンブリは、１個のコンタクト・パッド及び１個
のフューズを含み、前記フューズは前記コンタクト・パ
ッドと前記複数の引出線の１本との間を電気的に直列に
接続され、及び、前記ストラップ導体は前記複数のコネ
クト・アセンブリの内の関連するコネクト・アセンブリ
の前記コンタクト・パッドに電気的に接続される、（１
２）に記載の導電構造。 （１４） 複数のこのような導電構造を更に組合わせ
て、前記複数のこのような導電構造が、前記マルチチッ
プ半導体用の接続構造の末端表面上に配置される、（１
３）に記載の導電構造。 （１５） マルチチップ半導体用の接続構造を製作する
方法であって、 （ａ） 前記複数の半導体デバイス・チップの前記半導
体デバイス・チップは、前記マルチチップ・スタックの
末端表面に取り出された引出線を含み、前記半導体デバ
イス・チップの平坦な主要表面が実質的に平行となるよ
う複数の半導体デバイス・チップを共に固定することに
よりマルチチップ・スタックを形成するステップと、 （ｂ） 各々のコネクト・アセンブリが末端表面の前記
引出線の内の関連する引出線に電気的に接続され、各々
のコネクト・アセンブリはコンタクト・パッドとフュー
ズを含み、前記フューズの開回路が、前記関連する引出
線から前記コンタクト・パッドを電気的に切断するよう
に、前記コンタクト・パッドと関連する引出線の間に前
記フューズが電気的に直列に接続される、少くとも１つ
のコネクト・アセンブリを形成する前記マルチチップ・
スタックの末端表面を金属被覆するステップとを含むマ
ルチチップ半導体用の接続構造を製作する方法。 （１６） 前記マルチチップ・スタックのバーンイン・
ストレッシング及び電気的検査を行うステップと前記コ
ネクト・アセンブリの前記コンタクト・パッドを電気的
に接触する前記少くとも１つのコネクト・アセンブリの
各コネクト・アセンブリが、マルチチップ・スタックの
末端表面に取り出された関連する引出線に電気的に接続
することを含む前記電気的検査ステップとを更に含む、
（１５）に記載のマルチチップ半導体用の接続構造を製
作する方法。 （１７） 前記マルチチップ・スタックのバーンイン・
ストレッシング及び電気的検査の後に前記マルチチップ
・スタックの前記末端表面から少くとも１つのコネクト
・アセンブリを除去するステップを更に含む、（１６）
に記載のマルチチップ半導体用の接続構造を製作する方
法。 （１８） 前記マルチチップ・スタックを形成する前記
複数の半導体デバイス・チップの使用可能な半導体デバ
イス・チップを電気的に接続するために前記マルチチッ
プ・スタックの末端表面に導電性パターニングを行い、
前記使用可能な導体デバイス・チップが前記電気的検査
ステップから識別される、ステップを前記除去ステップ
の後に更に含む、（１７）に記載のマルチチップ半導体
用の接続構造を製作する方法。 （１９） 前記バーンイン・ストレッシング及び電気的
検査ステップを失敗した半導体デバイス・チップと関係
するコネクト・アセンブリのフューズで開回路とするス
テップを更に含む、（１６）に記載のマルチチップ半導
体用の接続構造を製作する方法。 （２０） 前記バーンイン・ストレッシング及び電気的
検査のステップの後で、前記マルチチップ・スタックを
形成する前記複数の半導体デバイス・チップの内使用可
能な半導体デバイス・チップを電気的接続するために、
マルチチップ・スタックの末端表面を更に金属被覆し、
前記使用可能な半導体デバイス・チップは前記電気的検
査ステップから識別されるステップを更に含む、（１
６）に記載のマルチチップ半導体用の接続構造を製作す
る方法。 （２１） 前記金属被覆ステップ（ｂ）は、前記マルチ
チップ・スタックを形成する前記複数の半導体デバイス
・チップの間に事前定義された最終の電気的接続を形成
するために、前記マルチチップ・スタックの末端表面を
金属被覆することを更に含む、（１６）に記載のマルチ
チップ半導体用の接続構造を製作する方法。 （２２） 半導体デバイス上に導電構造を形成する方法
であって、 （ａ） １つの末端を有する第１導体及び１つの末端を
有する第２導体とを含む第１導電レベルを前記半導体デ
バイスの上に形成し、前記第１導体及び前記第２導体の
前記２個の末端は、第１導体の長さと第２導体の長さに
対応して接近して配置され、前記第１導電レベルは第１
導電材を含む、ステップと、 （ｂ） 前記第１導電レベルの上に第２導電レベルを形
成し、前記第２導電レベルは、前記第１導電レベルの第
１導体と前記第２導電レベルの２つの末端を電気的に結
合するように配置されたストラップ導体を含み、前記第
２導電レベルは第２導電材を含み、前記第２導電材は、
前記第１導電レベルに悪影響を与えずに前記第２導電レ
ベルが除去できるように第１導電材から別個にエッチン
グすることが可能な、ステップとを含む導電構造を形成
する方法。 （２３） 前記半導体デバイスは、その各々が、平坦な
主要表面を有する複数の半導体デバイス・チップを有
し、前記複数の半導体デバイス・チップは、前記平坦な
主要表面が、実質的に平行になるようにスタック中に配
置され、及び、前記形成ステップ（ａ）が、前記マルチ
チップ半導体用の接続構造の末端表面に第１導電レベル
を形成することを含む、（２２）に記載の導電構造を形
成する方法。 （２４） 前記マルチチップ半導体用の接続構造は、前
記スタックの前記複数の半導体デバイス・チップの多重
半導体デバイス・チップから取り出された複数の引出線
を含み、前記複数の引出線の各引出線が、前記スタック
の前記末端表面の複数のコネクト・アセンブリの内の関
連コネクト・アセンブリに電気的に接続され、及び、前
記形成ステップ（ｂ）は前記複数のコネクト・アセンブ
リの中の前記関連コネクト・アセンブリを通して、前記
複数の引出線の１本に前記ストラップ導体が電気的接続
するように前記第２導電レベルを形成することを含む、
（２３）に記載の導電構造を形成する方法。 （２５） 前記複数のコネクト・アセンブリの各コネク
ト・アセンブリは、１個のコンタクト・パッド及び１個
のフューズを含み、前記フューズは前記コンタクト・パ
ッドと前記複数の引出線の中の１本との間を電気的に直
列に接続されており、及び、前記形成ステップ（ｂ）
は、前記ストラップ導体が、前記複数のコネクト・アセ
ンブリの内の関係するコネクト・アセンブリの前記コン
タクト・パッドに電気的に接続されるように前記第２導
電レベルを形成することを含む、（２４）に記載の導電
構造を形成する方法。 （２６） 複数のこのような導電構造の形成と更に組合
わせて、前記複数のこのような導電構造が、前記多重半
導体構造の末端表面上に配置される、（２５）に記載の
導電構造を形成する方法。
坦な主要表面（ｐｌａｎａｒ ｍａｉｎ ｓｕｒｆａｃ
ｅ）を有し、前記複数の半導体デバイス・チップは前記
平坦な主要表面が実質的に平行となるようにスタック内
に配置され、前記スタックの前記複数の半導体デバイス
・チップの内、少くとも１つの半導体デバイス・チップ
が前記スタックの末端表面に少くとも１本の引出線（ｗ
ｉｒｅ ｏｕｔ）を有する複数の半導体デバイス・チッ
プと、各フューズが前記スタックの前記少くとも１つの
半導体デバイス・チップから取り出された前記少くとも
１本の引出線の内の１本に電気的に直列に接続されてい
る少くとも１つのフューズとを含む、マルチチップ半導
体用の接続構造。 （２） 前記少くとも１本の引出線は、複数の引出線を
含み、前記少くとも１つのフューズは前記スタックの前
記末端表面に配置された複数のフューズを含み、及び、
前記マルチチップ半導体用の接続構造は更に前記スタッ
クの前記末端表面に複数のコンタクト・パッドを含み、
前記複数のフューズの各フューズは、前記複数のコンタ
クト・パッドの１つのコンタクト・パッドと前記複数の
引出線の１本との間を電気的に直列に接続される、
（１）に記載のマルチチップ半導体用の接続構造。 （３） 前記複数のフューズ及び前記複数のコンタクト
・パッドは前記スタックの前記末端表面上の第１レベル
導電材を含む、（２）に記載のマルチチップ半導体用の
接続構造。 （４） 前記複数のフューズ及び前記複数のコンタクト
・パッドは前記スタックの前記末端表面上の一時的構造
を含み、前記一時的構造は前記マルチチップ半導体用の
接続構造のバーンイン検査を容易ならしむる、（２）に
記載のマルチチップ半導体用の接続構造。 （５） 前記少くとも１つの半導体デバイス・チップは
前記スタックの各半導体デバイス・チップが前記複数の
引出線の内１本以上の引出線を有するように前記スタッ
ク内に複数の半導体デバイス・チップを含む、（２）に
記載のマルチチップ半導体用の接続構造。 （６） 前記少くとも１本の引出線は、前記少くとも１
つの半導体デバイス・チップの関連する半導体デバイス
・チップに対する電力平面引出線（ｐｏｗｅｒｐｌａｎ
ｅ ｗｉｒｅ ｏｕｔ）を含む、（１）に記載のマルチ
チップ半導体用の接続構造。 （７） 半導体デバイスの導電構造であって、１つの末
端（ｅｎｄ）を有する第１導体、及び１つの末端を有す
る第２導体とを含む第１導電レベルであって、前記第１
導体及び前記第２導体の前記２つの末端は前記第１導体
の長さと前記第２導体の長さに対応して、接近して配置
されていて、第１導電材を含む前記第１導電レベルと、
及び前記第１導電レベル上に配置された第２導電レベル
であって、前記第２導電レベルは前記第１導電レベルの
前記第１導体及び前記第２導体の２つの末端を電気的に
結合するために配置されたストラップ導体を含み、前記
第２導電レベルは第２導電材を含み、前記第２導電レベ
ルが前記第１導電レベルに悪影響を与えずに除去できる
ように前記第１導電材から前記第２導電材を個別にエッ
チング可能である、前記第２導電レベルとを含む導電構
造。 （８） 前記半導体デバイスが能動の回路を含み、及
び、前記第１導電レベルの前記第１導体及び前記第２導
体各々が、前記第１導電レベル内に絶緑化された導体を
含み、前記ストラップ導体は前記第１導体に、前記第２
導体に及び前記能動回路へと電気的に接続している、
（７）に記載の導電構造。 （９） 前記各第１導電レベルの前記第１導体及び前記
第２導体は前記第１導電レベル内に絶縁された導体を含
み、及び、前記ストラップ導体は前記第２導電レベルに
ある多重ストラップ導体の内の１つのストラップ導体を
含み、前記多重ストラップ導体の少くとも２つは前記第
１導体に電気的に接続されており、及び、前記多重スト
ラップ導体の少くとも２つは前記第２導体に電気的に接
続されている、（７）に記載された導電構造。 （１０） 前記ストラップ導体は前記第１導体の長さよ
り実質的に短かく、前記第２導体の長さより実質的に短
かい長さを有する、（７）に記載の導電構造。 （１１） 前記半導体デバイスは複数の半導体デバイス
チップを有し、その各々が平坦な主要表面を有するマル
チチップ半導体用の接続構造を含み、前記複数の半導体
デバイス・チップは、前記平坦な主要表面が実質的に平
行となるようスタックに配置され、前記導電構造が前記
スタックの末端表面に配置される、（７）に記載の導電
構造。 （１２） 前記マルチチップ半導体用の接続構造は前記
スタックの前記複数の半導体デバイス・チップの多重半
導体デバイス・チップから取り出された複数の引出線を
含み、前記複数の引出線の各引出線は前記スタックの末
端表面の複数のコネクト・アセンブリの内の関連するコ
ネクト・アセンブリに電気的に接続され、及び前記スト
ラップ導体は前記複数のコネクト・アセンブリの内の関
連するコネクト・アセンブリを通る前記複数の引出線の
中の１本に電気的に接続する、（１１）に記載の導電構
造。 （１３） 前記複数のコネクト・アセンブリの各コネク
ト・アセンブリは、１個のコンタクト・パッド及び１個
のフューズを含み、前記フューズは前記コンタクト・パ
ッドと前記複数の引出線の１本との間を電気的に直列に
接続され、及び、前記ストラップ導体は前記複数のコネ
クト・アセンブリの内の関連するコネクト・アセンブリ
の前記コンタクト・パッドに電気的に接続される、（１
２）に記載の導電構造。 （１４） 複数のこのような導電構造を更に組合わせ
て、前記複数のこのような導電構造が、前記マルチチッ
プ半導体用の接続構造の末端表面上に配置される、（１
３）に記載の導電構造。 （１５） マルチチップ半導体用の接続構造を製作する
方法であって、 （ａ） 前記複数の半導体デバイス・チップの前記半導
体デバイス・チップは、前記マルチチップ・スタックの
末端表面に取り出された引出線を含み、前記半導体デバ
イス・チップの平坦な主要表面が実質的に平行となるよ
う複数の半導体デバイス・チップを共に固定することに
よりマルチチップ・スタックを形成するステップと、 （ｂ） 各々のコネクト・アセンブリが末端表面の前記
引出線の内の関連する引出線に電気的に接続され、各々
のコネクト・アセンブリはコンタクト・パッドとフュー
ズを含み、前記フューズの開回路が、前記関連する引出
線から前記コンタクト・パッドを電気的に切断するよう
に、前記コンタクト・パッドと関連する引出線の間に前
記フューズが電気的に直列に接続される、少くとも１つ
のコネクト・アセンブリを形成する前記マルチチップ・
スタックの末端表面を金属被覆するステップとを含むマ
ルチチップ半導体用の接続構造を製作する方法。 （１６） 前記マルチチップ・スタックのバーンイン・
ストレッシング及び電気的検査を行うステップと前記コ
ネクト・アセンブリの前記コンタクト・パッドを電気的
に接触する前記少くとも１つのコネクト・アセンブリの
各コネクト・アセンブリが、マルチチップ・スタックの
末端表面に取り出された関連する引出線に電気的に接続
することを含む前記電気的検査ステップとを更に含む、
（１５）に記載のマルチチップ半導体用の接続構造を製
作する方法。 （１７） 前記マルチチップ・スタックのバーンイン・
ストレッシング及び電気的検査の後に前記マルチチップ
・スタックの前記末端表面から少くとも１つのコネクト
・アセンブリを除去するステップを更に含む、（１６）
に記載のマルチチップ半導体用の接続構造を製作する方
法。 （１８） 前記マルチチップ・スタックを形成する前記
複数の半導体デバイス・チップの使用可能な半導体デバ
イス・チップを電気的に接続するために前記マルチチッ
プ・スタックの末端表面に導電性パターニングを行い、
前記使用可能な導体デバイス・チップが前記電気的検査
ステップから識別される、ステップを前記除去ステップ
の後に更に含む、（１７）に記載のマルチチップ半導体
用の接続構造を製作する方法。 （１９） 前記バーンイン・ストレッシング及び電気的
検査ステップを失敗した半導体デバイス・チップと関係
するコネクト・アセンブリのフューズで開回路とするス
テップを更に含む、（１６）に記載のマルチチップ半導
体用の接続構造を製作する方法。 （２０） 前記バーンイン・ストレッシング及び電気的
検査のステップの後で、前記マルチチップ・スタックを
形成する前記複数の半導体デバイス・チップの内使用可
能な半導体デバイス・チップを電気的接続するために、
マルチチップ・スタックの末端表面を更に金属被覆し、
前記使用可能な半導体デバイス・チップは前記電気的検
査ステップから識別されるステップを更に含む、（１
６）に記載のマルチチップ半導体用の接続構造を製作す
る方法。 （２１） 前記金属被覆ステップ（ｂ）は、前記マルチ
チップ・スタックを形成する前記複数の半導体デバイス
・チップの間に事前定義された最終の電気的接続を形成
するために、前記マルチチップ・スタックの末端表面を
金属被覆することを更に含む、（１６）に記載のマルチ
チップ半導体用の接続構造を製作する方法。 （２２） 半導体デバイス上に導電構造を形成する方法
であって、 （ａ） １つの末端を有する第１導体及び１つの末端を
有する第２導体とを含む第１導電レベルを前記半導体デ
バイスの上に形成し、前記第１導体及び前記第２導体の
前記２個の末端は、第１導体の長さと第２導体の長さに
対応して接近して配置され、前記第１導電レベルは第１
導電材を含む、ステップと、 （ｂ） 前記第１導電レベルの上に第２導電レベルを形
成し、前記第２導電レベルは、前記第１導電レベルの第
１導体と前記第２導電レベルの２つの末端を電気的に結
合するように配置されたストラップ導体を含み、前記第
２導電レベルは第２導電材を含み、前記第２導電材は、
前記第１導電レベルに悪影響を与えずに前記第２導電レ
ベルが除去できるように第１導電材から別個にエッチン
グすることが可能な、ステップとを含む導電構造を形成
する方法。 （２３） 前記半導体デバイスは、その各々が、平坦な
主要表面を有する複数の半導体デバイス・チップを有
し、前記複数の半導体デバイス・チップは、前記平坦な
主要表面が、実質的に平行になるようにスタック中に配
置され、及び、前記形成ステップ（ａ）が、前記マルチ
チップ半導体用の接続構造の末端表面に第１導電レベル
を形成することを含む、（２２）に記載の導電構造を形
成する方法。 （２４） 前記マルチチップ半導体用の接続構造は、前
記スタックの前記複数の半導体デバイス・チップの多重
半導体デバイス・チップから取り出された複数の引出線
を含み、前記複数の引出線の各引出線が、前記スタック
の前記末端表面の複数のコネクト・アセンブリの内の関
連コネクト・アセンブリに電気的に接続され、及び、前
記形成ステップ（ｂ）は前記複数のコネクト・アセンブ
リの中の前記関連コネクト・アセンブリを通して、前記
複数の引出線の１本に前記ストラップ導体が電気的接続
するように前記第２導電レベルを形成することを含む、
（２３）に記載の導電構造を形成する方法。 （２５） 前記複数のコネクト・アセンブリの各コネク
ト・アセンブリは、１個のコンタクト・パッド及び１個
のフューズを含み、前記フューズは前記コンタクト・パ
ッドと前記複数の引出線の中の１本との間を電気的に直
列に接続されており、及び、前記形成ステップ（ｂ）
は、前記ストラップ導体が、前記複数のコネクト・アセ
ンブリの内の関係するコネクト・アセンブリの前記コン
タクト・パッドに電気的に接続されるように前記第２導
電レベルを形成することを含む、（２４）に記載の導電
構造を形成する方法。 （２６） 複数のこのような導電構造の形成と更に組合
わせて、前記複数のこのような導電構造が、前記多重半
導体構造の末端表面上に配置される、（２５）に記載の
導電構造を形成する方法。
【図１】本発明に従って、コネクト・アセンブリを有
し、半導体構造は前記スタックの中の開回路として示さ
れた半導体デバイス・チップと関係するフューズを備え
ている。マルチチップ半導体構造の末端表面の部分平面
図である。
し、半導体構造は前記スタックの中の開回路として示さ
れた半導体デバイス・チップと関係するフューズを備え
ている。マルチチップ半導体構造の末端表面の部分平面
図である。
【図２】本発明に従って、コネクト・アセンブリを有
し、個別チップからの引出線の直接上部を示したテスト
後の電気的接続を有するマルチチップ半導体スタックの
末端表面の部分平面図である。
し、個別チップからの引出線の直接上部を示したテスト
後の電気的接続を有するマルチチップ半導体スタックの
末端表面の部分平面図である。
【図３】第２導電レベルの配線が、第１導電レベルのコ
ネクト・アセンブリから大幅にずれるように配列され
た、本発明に従ってコネクト・アセンブリを有するマル
チチップ半導体スタックの末端表面の部分平面図であ
る。
ネクト・アセンブリから大幅にずれるように配列され
た、本発明に従ってコネクト・アセンブリを有するマル
チチップ半導体スタックの末端表面の部分平面図であ
る。
【図４】図１〜図３に示されるようなコネクト・アセン
ブリと共に示された、本発明の他の観点に従った導電構
造の部分平面図である。
ブリと共に示された、本発明の他の観点に従った導電構
造の部分平面図である。
【図５】図４の線５−５からの横断正面図である。
【図６】図１〜図３で示されているようなコネクト・ア
センブリに示された、本発明に従った導電構造の代替実
施例の部分平面図である。
センブリに示された、本発明に従った導電構造の代替実
施例の部分平面図である。
【図７】図６の線７−７からの横断正面図である。
１０ マルチチップ半導体構造 １２ 末端表面 １４′ チップ １６ 粘着層 １８ 平坦な主要表面 ２０ 引出線 ２２、４４、７３ コネクト・アセンブリ ２４、４６、７０ Ｔ型コネクト・パッド ２６、２８′ フューズ線 ２６、４８ コンタクト・パッド ３０ バイア ３２′ 第２導電レベル・バス ４０ ノッチ ４２ ストラップ導体 ６０ 第１導体 ６２ 第２導体 ６９、７２ 絶縁層 ８０ Ｍ１／Ｍ２バイア ８１ 領域
フロントページの続き (72)発明者 ジョン・エドワード・クローニン アメリカ合衆国05486、バーモント州、 ミルトン、ロード＃３、ボックス3254 (72)発明者 アンドレ・コンラッド・フォーシア アメリカ合衆国05482、バーモント州、 シェルバーン、ジュニパー・リッジ 12 (72)発明者 ジェイムズ・マルク・リアス アメリカ合衆国05403、バーモント州、 サウス・バーリントン、バトラー・ドラ イブ 37 (72)発明者 パトリシア・マクギネス・マルミリオン アメリカ合衆国05446、バーモント州、 コルチェスタ、テイバー・ビーチ・ロー ド 26 (72)発明者 アントニー・マイケル・パラゴニア アメリカ合衆国05489、バーモント州、 アンダーヒル、ボックス4520、ピーアー ルナンバー１ (72)発明者 バーナデット・アン・ピアーソン アメリカ合衆国05486、バーモント州、 サウス・ヒロ、ロンバード・レイン 90 (72)発明者 デニス・アーサー・シュミト アメリカ合衆国05403、バーモント州、 サウス・バーリントン、ディアフィール ド・ロード 24 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/52 H01L 25/00
Claims (26)
- 【請求項１】各半導体デバイス・チップが、平坦な主要
表面（ｐｌａｎａｒ ｍａｉｎ ｓｕｒｆａｃｅ）を有
し、前記複数の半導体デバイス・チップは前記平坦な主
要表面が平行となるようにスタック内に配置され、前記
スタックの前記複数の半導体デバイス・チップの内、少
くとも１つの半導体デバイス・チップが前記スタックの
末端表面に少くとも１本の引出線（ｗｉｒｅ ｏｕｔ）
を有する複数の半導体デバイス・チップと、 各フューズが前記スタックの前記少くとも１つの半導体
デバイス・チップから取り出された前記少くとも１本の
引出線の内の１本に電気的に直列に接続されている少く
とも１つのフューズとを含む、マルチチップ半導体用の
接続構造。 - 【請求項２】前記少くとも１本の引出線は、複数の引出
線を含み、前記少くとも１つのフューズは前記スタック
の前記末端表面に配置された複数のフューズを含み、及
び、前記マルチチップ半導体用の接続構造は更に前記ス
タックの前記末端表面に複数のコンタクト・パッドを含
み、前記複数のフューズの各フューズは、前記複数のコ
ンタクト・パッドの１つのコンタクト・パッドと前記複
数の引出線の１本との間を電気的に直列に接続される、
請求項１に記載のマルチチップ半導体用の接続構造。 - 【請求項３】前記複数のフューズ及び前記複数のコンタ
クト・パッドは前記スタックの前記末端表面上の第１レ
ベル導電材を含む、請求項２に記載のマルチチップ半導
体用の接続構造。 - 【請求項４】前記複数のフューズ及び前記複数のコンタ
クト・パッドは前記スタックの前記末端表面上の一時的
にコンタクトを行うことができる構造を含み、前記一時
的にコンタクトを行うことができる構造は前記マルチチ
ップ半導体用の接続構造のバーンイン検査を容易ならし
むる、請求項２に記載のマルチチップ半導体用の接続構
造。 - 【請求項５】前記少くとも１つの半導体デバイス・チッ
プは前記スタックの各半導体デバイス・チップが前記複
数の引出線の内１本以上の引出線を有するように前記ス
タック内に複数の半導体デバイス・チップを含む、請求
項２に記載のマルチチップ半導体用の接続構造。 - 【請求項６】前記少くとも１本の引出線は、前記少くと
も１つの半導体デバイス・チップの関連する半導体デバ
イス・チップに対する電力平面引出線（ｐｏｗｅｒ ｐ
ｌａｎｅ ｗｉｒｅ ｏｕｔ）を含む、請求項１に記載
のマルチチップ半導体用の接続構造。 - 【請求項７】マルチチップ半導体用の接続構造に用いる
導電構造であって、 各半導体デバイス・チップが、平坦な主要表面を有し、
前記複数のデバイス・チップは、前記平坦な主要表面が
平行となるようにスタック内に配置され、前記スタック
の前記複数の半導体デバイス・チップの内、少くとも１
つの半導体デバイス・チップが前記スタックの末端表面
に少くとも１本の引出線を有しており、前記少くとも１
本の引出線に電気的に直列に接続される少くとも１つの
フューズを含み、前記スタックの末端表面に配置され
る、導電構造。 - 【請求項８】前記導電構造は、１つの末端（ｅｎｄ）を
有する第１導体、及び１つの末端を有する第２導体とを
含む第１導電レベルであって、前記第１導体及び前記第
２導体の前記２つの末端は前記第１導体の長さと前記第
２導体の長さに対応して、接近して配置されていて、第
１導電材を含む前記第１導電レベルと、及び前記第１導
電レベル上に配置された第２導電レベルであって、前記
第２導電レベルは前記第１導電レベルの前記第１導体及
び前記第２導体の２つの末端を電気的に結合するために
配置されたストラップ導体を含み、前記第２導電レベル
は第２導電材を含み、前記第２導電レベルが前記第１導
電レベルに悪影響を与えずに除去できるように前記第１
導電材から前記第２導電材を個別にエッチング可能であ
る、前記第２導電レベルとを含む導電構造。 - 【請求項９】前記複数の半導体デバイス・チップを有
し、前記各半導体デバイス・チップが平坦な主要表面を
有する前記マルチチップ半導体用の接続構造を含む半導
体デバイスは、能動の回路を含み、及び、前記第１導電
レベルの前記第１導体及び前記第２導体各々が、前記第
１導電レベル内に絶縁化された導体を含み、前記ストラ
ップ導体は前記第１導体に、前記第２導体に及び前記能
動回路へと電気的に接続している、請求項８に記載の導
電構造。 - 【請求項１０】前記各第１導電レベルの前記第１導体及
び前記第２導体は前記第１導電レベル内に絶縁された導
体を含み、及び、前記ストラップ導体は前記第２導電レ
ベルにある多重ストラップ導体の内の１つのストラップ
導体を含み、前記多重ストラップ導体の少くとも２つは
前記第１導体に電気的に接続されており、及び、前記多
重ストラップ導体の少くとも２つは前記第２導体に電気
的に接続されている、請求項８に記載の導電構造。 - 【請求項１１】前記ストラップ導体は前記第１導体の長
さより短かく、前記第２導体の長さより短かい長さを有
する、請求項８に記載の導電構造。 - 【請求項１２】前記マルチチップ半導体用の接続構造は
前記スタックの前記複数の半導体デバイス・チップの多
重半導体デバイス・チップから取り出された複数の引出
線を含み、前記複数の引出線の各引出線は前記スタック
の末端表面の複数のコネクト・アセンブリの内の関連す
るコネクト・アセンブリに電気的に接続され、及び前記
ストラップ導体は前記複数のコネクト・アセンブリの内
の関連するコネクト・アセンブリを通る前記複数の引出
線の中の１本に電気的に接続する、請求項８に記載の導
電構造。 - 【請求項１３】前記複数のコネクト・アセンブリの各コ
ネクト・アセンブリは、１個のコンタクト・パッド及び
１個のフューズを含み、前記フューズは前記コンタクト
・パッドと前記複数の引出線の１本との間を電気的に直
列に接続され、及び、前記ストラップ導体は前記複数の
コネクト・アセンブリの内の関連するコネクト・アセン
ブリの前記コンタクト・パッドに電気的に接続される、
請求項１２に記載の導電構造。 - 【請求項１４】複数のこのような導電構造を更に組合わ
せて、前記複数のこのような導電構造が、前記マルチチ
ップ半導体用の接続構造の末端表面上に配置される、請
求項１３に記載の導電構造。 - 【請求項１５】マルチチップ半導体用の接続構造を製作
する方法であって、 （ａ） 複数の半導体デバイス・チップの前記半導体デ
バイス・チップは、マルチチップ・スタックの末端表面
に取り出された引出線を含み、前記半導体デバイス・チ
ップの平坦な主要表面が平行となるように前記複数の半
導体デバイス・チップを共に固定することによりマルチ
チップ・スタックを形成するステップと、 （ｂ） 各々のコネクト・アセンブリが末端表面の前記
引出線の内の関連する引出線に電気的に接続され、各々
のコネクト・アセンブリはコンタクト・パッドとフュー
ズを含み、前記フューズの開回路が、前記関連する引出
線から前記コンタクト・パッドを電気的に切断するよう
に、前記コンタクト・パッドと関連する引出線の間に前
記フューズが電気的に直列に接続される、少くとも１つ
のコネクト・アセンブリを形成する前記マルチチップ・
スタックの末端表面を金属被覆するステップとを含むマ
ルチチップ半導体用の接続構造を製作する方法。 - 【請求項１６】前記マルチチップ・スタックのバーンイ
ン・ストレッシング及び電気的検査を行うステップと前
記コネクト・アセンブリの前記コンタクト・パッドを電
気的に接触する前記少くとも１つのコネクト・アセンブ
リの各コネクト・アセンブリが、マルチチップ・スタッ
クの末端表面に取り出された関連する引出線に電気的に
接続することを含む前記電気的検査ステップとを更に含
む、請求項１５に記載のマルチチップ半導体用の接続構
造を製作する方法。 - 【請求項１７】前記マルチチップ・スタックのバーンイ
ン・ストレッシング及び電気的検査の後に前記マルチチ
ップ・スタックの前記末端表面から少くとも１つのコネ
クト・アセンブリを除去するステップを更に含む、請求
項１６に記載のマルチチップ半導体用の接続構造を製作
する方法。 - 【請求項１８】前記マルチチップ・スタックを形成する
前記複数の半導体デバイス・チップの使用可能な半導体
デバイス・チップを電気的に接続するために前記マルチ
チップ・スタックの末端表面に導電性パターニングを行
い、前記使用可能な導体デバイス・チップが前記電気的
検査ステップから識別される、ステップを前記除去ステ
ップの後に更に含む、請求項１７に記載のマルチチップ
半導体用の接続構造を製作する方法。 - 【請求項１９】前記バーンイン・ストレッシング及び電
気的検査ステップを失敗した半導体デバイス・チップと
関係するコネクト・アセンブリのフューズで開回路とす
るステップを更に含む、請求項１６に記載のマルチチッ
プ半導体用の接続構造を製作する方法。 - 【請求項２０】前記バーンイン・ストレッシング及び電
気的検査のステップの後で、前記マルチチップ・スタッ
クを形成する前記複数の半導体デバイス・チップの内使
用可能な半導体デバイス・チップを電気的接続するため
に、マルチチップ・スタックの末端表面を更に金属被覆
し、前記使用可能な半導体デバイス・チップは前記電気
的検査ステップから識別されるステップを更に含む、請
求項１６に記載のマルチチップ半導体用の接続構造を製
作する方法。 - 【請求項２１】前記金属被覆ステップ（ｂ）は、前記マ
ルチチップ・スタックを形成する前記複数の半導体デバ
イス・チップの間に事前定義された最終の電気的接続を
形成するために、前記マルチチップ・スタックの末端表
面を金属被覆することを更に含む、請求項１６に記載の
マルチチップ半導体用の接続構造を製作する方法。 - 【請求項２２】マルチチップ半導体用の接続構造に用い
る導電構造を形成する方法であって、 （ａ） 複数の半導体デバイス・チップの前記半導体デ
バイス・チップは、マルチチップ・スタックの末端表面
に取り出された引出線を含み、前記半導体デバイス・チ
ップの平坦な主要表面が平行となるように前記複数の半
導体デバイス・チップを共に固定することによりマルチ
チップ・スタックを形成するステップと、 （ｂ） 各々のコネクト・アセンブリが末端表面の前記
引出線の内の関連する引出線に電気的に接続され、各々
のコネクト・アセンブリはコンタクト・パッドとフュー
ズを含み、前記フューズの開回路が、前記関連する引出
線から前記コンタクト・パッドを電気的に切断するよう
に、前記コンタクト・パッドと関連する引出線の間に前
記フューズが電気的に直列に接続される、少くとも１つ
のコネクト・アセンブリを含む第１導電レベルを前記マ
ルチチップ・スタックの末端表面に形成するステップと
を含む、導電構造を形成する方法。 - 【請求項２３】前記マルチチップ半導体用の接続構造
は、前記スタックの前記複数の半導体デバイス・チップ
の多重半導体デバイス・チップから取り出された複数の
引出線を含み、前記複数の引出線の各引出線が、前記ス
タックの前記末端表面の複数のコネクト・アセンブリの
内の関連コネクト・アセンブリに電気的に接続され、前
記複数のコネクト・アセンブリの中の前記関連コネクト
・アセンブリを通して、前記複数の引出線の１本にスト
ラップ導体が電気的接続するように前記第２導電レベル
を形成するステップをさらに含む、請求項２２に記載の
導電構造を形成する方法。 - 【請求項２４】前記第１導電レベルは、１つの末端を有
する第１導体及び１つの末端を有する第２導体とを含
み、前記第１導体及び前記第２導体の前記２個の末端
は、第１導体の長さと第２導体の長さに対応して接近し
て配置され、第１導電材を含んでおり、 前記第２導電レベルは、前記第１導電レベルの上に形成
され、前記第１導電レベルの第１導体と前記第２導電レ
ベルの２つの末端を電気的に結合するように配置された
前記ストラップ導体を含む第２導電材を含み、前記第２
導電材は、前記第１導電レベルに悪影響を与えずに前記
第２導電レベルが除去できるように第１ 導電材から別個
にエッチングすることを可能とする、請求項２３に記載
の導電構造を形成する方法。 - 【請求項２５】前記第２導電レベルを形成するステップ
は、前記ストラップ導体が、前記複数のコネクト・アセ
ンブリの内の関係するコネクト・アセンブリの前記コン
タクト・パッドに電気的に接続されるように前記第２導
電レベルを形成することを含む、請求項２３に記載の導
電構造を形成する方法。 - 【請求項２６】複数のこのような導電構造の形成と更に
組合わせて、前記複数のこのような導電構造が、前記マ
ルチチップ半導体用の接続構造の末端表面上に配置され
る、請求項２５に記載の導電構造を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US404005 | 1995-03-14 | ||
| US08/404,005 US5661330A (en) | 1995-03-14 | 1995-03-14 | Fabrication, testing and repair of multichip semiconductor structures having connect assemblies with fuses |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279587A JPH08279587A (ja) | 1996-10-22 |
| JP3324725B2 true JP3324725B2 (ja) | 2002-09-17 |
Family
ID=23597739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04994296A Expired - Fee Related JP3324725B2 (ja) | 1995-03-14 | 1996-03-07 | マルチチップ半導体用の接続構造及びその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5661330A (ja) |
| JP (1) | JP3324725B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930007527B1 (ko) * | 1990-09-22 | 1993-08-12 | 삼성전자 주식회사 | 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조 |
| DE19640542A1 (de) * | 1995-10-13 | 1997-04-10 | Nordson Corp | Verfahren und Vorrichtung zum Verflüssigen von thermoplastischem Material |
| US5807762A (en) * | 1996-03-12 | 1998-09-15 | Micron Technology, Inc. | Multi-chip module system and method of fabrication |
| US5767565A (en) * | 1996-07-22 | 1998-06-16 | Alliance Semiconductor Corporation | Semiconductor devices having cooperative mode option at assembly stage and method thereof |
| US5918107A (en) * | 1998-04-13 | 1999-06-29 | Micron Technology, Inc. | Method and system for fabricating and testing assemblies containing wire bonded semiconductor dice |
| US6524941B2 (en) | 1998-06-08 | 2003-02-25 | International Business Machines Corporation | Sub-minimum wiring structure |
| US6222244B1 (en) | 1998-06-08 | 2001-04-24 | International Business Machines Corporation | Electrically blowable fuse with reduced cross-sectional area |
| US6078100A (en) | 1999-01-13 | 2000-06-20 | Micron Technology, Inc. | Utilization of die repattern layers for die internal connections |
| US6275058B1 (en) | 1999-01-26 | 2001-08-14 | Micron Technology, Inc. | Method and apparatus for properly disabling high current parts in a parallel test environment |
| JP2001015000A (ja) * | 1999-04-26 | 2001-01-19 | Sanyo Electric Co Ltd | 電子部品の製造方法及び電子部品 |
| JP2003185710A (ja) * | 2001-10-03 | 2003-07-03 | Matsushita Electric Ind Co Ltd | マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法 |
| US6730527B1 (en) * | 2001-12-31 | 2004-05-04 | Hyperchip Inc. | Chip and defect tolerant method of mounting same to a substrate |
| US7026646B2 (en) * | 2002-06-20 | 2006-04-11 | Micron Technology, Inc. | Isolation circuit |
| US6967348B2 (en) * | 2002-06-20 | 2005-11-22 | Micron Technology, Inc. | Signal sharing circuit with microelectric die isolation features |
| US7271047B1 (en) * | 2006-01-06 | 2007-09-18 | Advanced Micro Devices, Inc. | Test structure and method for measuring the resistance of line-end vias |
| US20080142606A1 (en) * | 2006-12-19 | 2008-06-19 | Ping-Chang Wu | E-fuse bar code structure and method of using the same |
| US7663204B2 (en) * | 2007-04-27 | 2010-02-16 | Powertech Technology Inc. | Substrate for multi-chip stacking, multi-chip stack package utilizing the substrate and its applications |
| KR100856318B1 (ko) * | 2007-06-25 | 2008-09-03 | 주식회사 동부하이텍 | 반도체 소자용 퓨즈 |
| US11422155B2 (en) | 2019-05-28 | 2022-08-23 | Mellanox Technologies, Ltd. | Probe card having dummy traces for testing an integrated circuit to be installed in a multichip-module |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL86162A (en) * | 1988-04-25 | 1991-11-21 | Zvi Orbach | Customizable semiconductor devices |
| JPS63140550A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 冗長回路用電気ヒユ−ズ |
| US4862243A (en) * | 1987-06-01 | 1989-08-29 | Texas Instruments Incorporated | Scalable fuse link element |
| US5260597A (en) * | 1988-07-21 | 1993-11-09 | Quick Technologies Ltd. | Routing structure for a customizable integrated circuit |
| JPH0325948A (ja) * | 1989-06-23 | 1991-02-04 | Nec Kyushu Ltd | 半導体集積回路 |
| US5011067A (en) * | 1990-03-26 | 1991-04-30 | Sprague Electric Company | Method for attaching a fuse wire to a lead frame |
| JPH0456241A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置およびその検査方法 |
| JPH04373148A (ja) * | 1991-06-21 | 1992-12-25 | Nippon Steel Corp | 半導体装置のヒューズ構造 |
| US5281852A (en) * | 1991-12-10 | 1994-01-25 | Normington Peter J C | Semiconductor device including stacked die |
| JPH05211214A (ja) * | 1992-01-30 | 1993-08-20 | Nec Corp | Ｉｃマーキング回路 |
| US5565767A (en) * | 1992-04-16 | 1996-10-15 | Mega Chips Corporation | Base substrate of multichip module and method for inspecting the same |
| US5324687A (en) * | 1992-10-16 | 1994-06-28 | General Electric Company | Method for thinning of integrated circuit chips for lightweight packaged electronic systems |
| CA2118994A1 (en) * | 1993-06-21 | 1994-12-22 | Claude L. Bertin | Polyimide-insulated cube package of stacked semiconductor device chips |
| US5466634A (en) * | 1994-12-20 | 1995-11-14 | International Business Machines Corporation | Electronic modules with interconnected surface metallization layers and fabrication methods therefore |
| US5648684A (en) * | 1995-07-26 | 1997-07-15 | International Business Machines Corporation | Endcap chip with conductive, monolithic L-connect for multichip stack |
-
1995
- 1995-03-14 US US08/404,005 patent/US5661330A/en not_active Expired - Fee Related
-
1996
- 1996-03-07 JP JP04994296A patent/JP3324725B2/ja not_active Expired - Fee Related
- 1996-04-12 US US08/631,756 patent/US5679609A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5661330A (en) | 1997-08-26 |
| JPH08279587A (ja) | 1996-10-22 |
| US5679609A (en) | 1997-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3324725B2 (ja) | マルチチップ半導体用の接続構造及びその形成方法 | |
| US6121677A (en) | Reduced size integrated circuits and methods using test pads located in scribe regions of integrated circuits wafers | |
| JP3226152B2 (ja) | チップ間静電放電防止マルチチップ半導体構造およびその製造方法 | |
| US5060116A (en) | Electronics system with direct write engineering change capability | |
| JP2902988B2 (ja) | 電子モジュールおよびその形成方法 | |
| US5414637A (en) | Intra-module spare routing for high density electronic packages | |
| US5104820A (en) | Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting | |
| EP0494782B1 (en) | Wafer burn-in and test system and method of making the same | |
| US3739232A (en) | Interconnected electrical circuit board assembly and method of fabrication | |
| JP2889160B2 (ja) | 集積化表面素子間結線を備えた半導体チップおよび電子モジュールとその製作方法 | |
| JP3183825B2 (ja) | マルチチップ・モジュールのバーンイン・ストレス付加および同時テスト方法および装置 | |
| US5937515A (en) | Reconfigurable circuit fabrication method | |
| JPS58500095A (ja) | 集積回路チップの相互接続のためのサブストレート | |
| KR20080069176A (ko) | 고 전력 애플리케이션을 위한 레이저 퓨즈 구조 | |
| US4546413A (en) | Engineering change facility on both major surfaces of chip module | |
| US6946747B1 (en) | Semiconductor device and its manufacturing method | |
| US6015723A (en) | Lead frame bonding distribution methods | |
| KR20080088653A (ko) | 집적 회로 소자 및 그 제조 방법과, 집적 회로 및 그 제조 방법 | |
| JPH0992781A (ja) | 統合した回路を有するマルチチップ半導体構造およびその製造方法 | |
| US7208758B2 (en) | Dynamic integrated circuit clusters, modules including same and methods of fabricating | |
| JPH07211756A (ja) | 半導体チップにバーン・イン操作を実施するための方法 | |
| JPH10261720A (ja) | 半導体装置およびその製造方法 | |
| JP3324770B2 (ja) | 半導体デバイスのバーンイン及びテスト用半導体ウェーハ | |
| JPH01303750A (ja) | ウエハ・スケール・メモリ | |
| JPH03106029A (ja) | ウエハ・スケール・ｉｃ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |