JP3317460B2 - Ｐｌｌにおける利得を自動的に変化させる回路及び方法 - Google Patents

Ｐｌｌにおける利得を自動的に変化させる回路及び方法

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  • Control Of Electric Motors In General (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Feedback Control In General (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フェーズロックループ
（ＰＬＬ）回路及びその動作方法における改良に関する
ものであって、更に詳細には、位相検知器の利得を自動
的に変化させることにより収束期間中にＰＬＬの定常状
態エラーを減少させ且つＰＬＬの捕獲レンジを増加させ
る回路及び方法における改良に関するものである。
【０００２】
【従来の技術】本発明は、基準周波数における入力信号
を正確に追従するために、位相検知器と、積分用フィル
タと、可変周波数フィードバック回路とを使用するタイ
プのフェーズロックループ回路に関するものである。広
義においては、可変周波数回路は電圧制御オシレータ
（ＶＣＯ）とすることが可能である。しかしながら、本
明細書において説明する実施例においては、可変周波数
回路は、可変速度モータと、モータ速度に依存する周波
数の信号を発生する発電機とを有している。位相検知器
が基準周波数と相対的に可変周波数信号の位相を決定す
る。次いで、位相検知器がＤＣ電圧信号を発生し（それ
は積分用フィルタによりフィルタすることが可能であ
る）、例えば、ＶＣＯの周波数を制御することによるか
又はモータの速度を制御することにより可変周波数信号
を制御する。可変周波数が基準周波数からドリフトする
場合には、電圧信号が強制的にＶＣＯをしてモータ速度
を補償又は変化させる。
【０００３】典型的に、ＰＬＬが動作を開始すると、可
変周波数が「ロック」状態が発生するまで、入力信号の
周波数へ収束するためのある時間を必要とする。ロック
が発生すると、可変周波数が入力信号をトラック即ち追
従し、且つＰＬＬ回路はフィードバックモードで機能し
てロック状態を維持する。当該技術分野において公知の
如く、位相検知器からの信号へ印加されたより高い利得
は定常状態動作エラーを減少させる。一方、位相検知器
出力信号へ印加された低利得はロック即ち捕獲レンジの
幅を広げる。
【０００４】そこで、収束期間中において基準周波数と
可変周波数との間の位相差が大きい場合にはより低い利
得を与え且つ位相エラーが低い場合即ちロック状態が得
られているか又はほぼ得られている場合にはより高い利
得を与える回路及び方法が必要とされている。
【０００５】
【発明が解決しようとする課題】本発明の目的とすると
ころは、ＰＬＬ回路における定常状態エラーを減少させ
る改良した装置及び方法を提供することである。
【０００６】本発明の別の目的とするところは、ＰＬＬ
回路の動作における捕獲レンジ帯域幅を増加させる方法
及び回路を提供することである。
【０００７】本発明の更に別の目的とするところは、Ｐ
ＬＬ回路がロックモードで動作している場合に位相検知
器の利得が自動的に増加し且つＰＬＬ回路が収束モード
で動作している場合には位相検知器の利得が自動的に低
下するＰＬＬ回路を提供することである。
【０００８】本発明の更に別の目的とするところは、モ
ータを駆動するために使用されるＰＬＬ回路の動作にお
いて定常状態エラーを減少させ且つ捕獲レンジ帯域幅を
増加させるための上述したタイプの改良した装置及び方
法を提供することである。
【０００９】本発明の更に別の目的とするところは、単
一の集積回路チップに集積化することの可能な上述した
タイプの方法及び装置の利点を有する改良した回路を提
供することである。
【００１０】
【課題を解決するための手段】本発明の広義の側面によ
れば、モータを駆動するために使用されるＰＬＬにおい
て利得を自動的に変化させる回路及び方法が提供され
る。モータは、モータ回転速度を表わすモータ速度信号
を有するタイプのものである。本回路は、モータ速度信
号と基準周波数との間の位相差を検知する位相検知器を
有している。この位相検知器は、検知した位相差に比例
する期間の出力信号を発生する。カウンタが出力信号の
期間にわたってのクロックパルスをカウントし、且つモ
ータ駆動回路がカウンタにより到達したカウントに応答
してモータを駆動する。クロックパルス供給源が、第一
周波数及び第二周波数においてクロック信号を供給し、
尚第二周波数は第一周波数よりも低い周波数である。ロ
ックレンジ検知回路が、いつＰＬＬが所定の位相差レン
ジ内にあるかを表わす検知信号出力を発生する。検知信
号出力に応答する回路が、ＰＬＬが所定の位相差レンジ
内にある場合にカウンタをクロック動作させるための第
一周波数と、ＰＬＬが所定の位相差レンジ外で動作する
場合にカウンタをクロック動作させるための第二周波数
を選択的に印加する。
【００１１】本発明の別の広義の側面によれば、モータ
回転速度を表わすモータ速度信号を有するタイプのモー
タを駆動するためのＰＬＬにおいて自動的に利得を変化
させる方法が提供される。モータ速度信号と基準周波数
との間の位相差に比例する期間の信号が発生され、且つ
カウンタがイネーブルされて位相差に比例する期間の信
号の期間中にクロックパルスをカウントする。モータが
カウンタのカウントと相対的な速度において駆動され
る。ＰＬＬが所定の位相差レンジ内にある場合には、カ
ウンタへのクロックパルスの周波数は第一周波数に制御
される。ＰＬＬが所定の位相差レンジ外にある場合に
は、カウンタへのクロックパルスの周波数は第一周波数
より低い第二周波数に制御される。
【００１２】
【実施例】本発明の好適実施例に基づく装置及び方法を
組込むことの可能なデジタルＡＧＣ回路１０の概略図を
図１に示してある。図１の実施例は、本発明の要旨及び
それと関連する処理装置及びモータ装置等を示してい
る。デジタルＡＧＣ回路１０はＰＬＬ回路において使用
するための異なった利得を提供する。
【００１３】デジタルＡＧＣ回路１０はディスクリート
な即ち個別的な部品から構成することも可能であるが、
好適には、ＰＬＬシステムに接続すべく適合した単一の
半導体チップ上に集積化する。ＰＬＬシステムは、時
折、モータ駆動回路において特定の適用例を見出すもの
であるが、ＰＬＬ回路、従ってデジタルＡＧＣ回路１０
は、多様な適用例において使用することが可能なもので
あることを注意すべきである。
【００１４】図１に示したＰＬＬ回路１０の実施例はモ
ータ１２を駆動するために使用されている。従って、モ
ータドライバ１３として示したトランスコンダクタンス
ループその他の関連する回路を包含する標準的なモータ
駆動回路が設けられている。モータ１２及びそれと関連
するエレクトロニクスからモータ１２が回転している速
度を表わす信号がライン１６上へ供給される。この信号
は、本明細書においては、「モータ速度信号」と呼称す
る。ライン１６上のモータ速度信号は位相検知器１８の
一方の入力へ送給される。基準周波数信号が位相検知器
１８の別の入力へライン１９を介して印加され、ライン
１６上におけるモータ速度信号と比較する。従って、例
えば市販されているＭＣ４０４４位相／周波数検知器回
路等の位相検知器とすることの可能な周波数／位相検知
器１８がこれら二つの信号の間の位相差を検知する。
【００１５】周波数／位相検知器１８は二つの出力を有
しており、即ちライン２０上の一方の出力とライン２２
上の別の出力である。ライン２０上の出力は、上ライン
１９上の基準周波数がライン１６上の位相モータ速度信
号に先行することを表わす。このことは、モータ速度が
所望の速度よりも遅いことを表わし、且つ速度を増加さ
せることが必要であることを表わす。一方、ライン２２
上の出力は、ライン１６上のモータ速度信号がライン１
９上の基準周波数よりも先行することを表わす。このこ
とは、モータ速度が所望の速度を超えており且つ速度を
低下させることが必要であることを表わす。
【００１６】更に、周波数／位相検知器１８は、ライン
１６上のモータ速度信号及びライン１９上の基準周波数
の入力パルスエッジの発生の間の時間差を決定する。従
って、周波数／位相検知器１８からのライン２０又は２
２のいずれかの上における出力は、ライン１６及び１９
上のパルスのアクティブエッジの間の時間差に等しいか
又はそれに比例する長さのパルスである。ライン２０及
び２２上のパルスは、その時間の間アップ又はダウンの
いずれかのカウントを行なうべく該パルスが夫々印加さ
れるカウンタ２４を制御する。周波数／位相検知器１８
が、ライン１９上の基準周波数の下降エッジを検知する
前に、ライン１６上のモータ速度信号パルスの下降エッ
ジを検知する場合には、「ダウン」ライン２２上にパル
スを出力してカウンタ２４がカウントダウンを行なうよ
うに制御する。一方、ライン１６上のモータ速度信号パ
ルスの下降エッジの前にライン１９上の基準周波数の下
降エッジが到達する場合には、周波数／位相検知器１８
が「アップ」ライン２０上にパルスを出力する。いずれ
の場合においても、周波数／位相検知器１８出力パルス
の長さは、入力する信号の位相差と等しいか又はそれに
比例している。
【００１７】カウンタ２４はライン２５上のクロックパ
ルスを受取るべく接続されており、該クロックパルスは
以下に詳細に説明する如く、システム周波数ｆSYS か又
は分割されたシステム周波数ｆSYS ／Ｎのいずれかの周
波数である。更に、カウンタ２４は、この点についても
以下に詳細に示すように、エッジ検知器回路２８からの
ライン５３上のプリセット信号により所定の中間の値の
カウント（例えば、８ビットカウンタにおいては１００
０００００）へプリセットすべく接続されている。
【００１８】ライン４０−４０上のカウンタ２４からの
出力は飽和検知器３０へ印加される。飽和検知器３０
は、以下に説明する如く、カウンタ２４へ印加するクロ
ック周波数を選択する場合に使用するためにライン３３
上に出力信号を発生する。カウンタ２４の機能はその他
のタイプのカウンタによって達成することも可能であ
る。例えば、位相検知器１８から発生されるパルスの符
号にしたがってアップカウント又はダウンカウントを行
なうべく単一の入力を有するカウンタを使用することが
可能である。資格付与用のゲートパルスもこのような実
施例においてクロックをゲート動作させるために設ける
ことが可能である。
【００１９】カウンタ２４へ印加されるクロック信号は
スイッチ３５から受取られる。スイッチ３５は二つの位
置を有している。第一位置は、ライン２５を入力ノード
３６上のシステム周波数ｆSYSへ直接的に接続する。他
方の第二位置は、ライン２５を、周波数分割器３８によ
り分割された分割システム周波数ｆSYS／Ｎへ接続す
る。スイッチ３５により与えられるクロック信号は、飽
和検知器３０により決定される如く、カウンタが飽和状
態において動作しているか否かによって決定される。
【００２０】飽和検知器３０の詳細を図３に示してあ
る。飽和検知器３０は、ＡＮＤゲート３１を有してお
り、その入力に対して各ライン４０−４０が接続してい
る。ＡＮＤゲート３１からの出力はＯＲゲート３４の一
方の入力へ接続している。更に、ＮＯＲゲート３７が設
けられており、その入力に対してライン４０−４０が接
続されている。ＮＯＲゲート３７からの出力はＯＲゲー
ト３４の別の入力へ接続している。ＯＲゲート３４から
の出力は、オーバーフロー／アンダーフロー、又はカウ
ンタ２４が全て１又は全て０のいずれかの飽和状態に到
達する場合に発生する飽和信号を表わす。
【００２１】飽和検知器３０からの出力はＯＲゲート４
２によって印加され「Ｓ−Ｒフリップフロップ４４」を
リセットする。フリップフロップ４４のＱ出力はスイッ
チ３５を制御してノード３６からの直接的なシステム周
波数ｆSYS か又は周波数分割器３８からの分割されたシ
ステム周波数ｆSYS ／Ｎのいずれかを選択すべく接続さ
れている。従って、カウンタ２４が飽和状態にあるか否
かに依存して、飽和検知器３０により検知されることに
より、システム周波数ｆSYS か又は分割されたシステム
周波数ｆSYS ／Ｎのいずれかがカウンタ２４のクロック
動作を行なう。所望により、カウンタ２４のクロック動
作周波数を制御するためにその他のリセット条件を使用
することも可能である。例えば、フリップフロップ４４
をリセットさせるために、ＯＲゲート４２へパワーオン
リセット（ＰＯＲ）信号を印加することが可能である。
【００２２】カウンタ２４がリセットされると、それ
は、その上限及び下限の飽和検知器の間の中間にある中
間のカウント値からカウントアップ又はカウントダウン
を行なうべく初期化される。従って、例えば、カウンタ
２４が８ビットカウンタである場合には、それがリセッ
トされると、それは１０００００００のカウントへ初期
化され、その値からカウントアップ又はカウントダウン
のいずれかのカウント動作が行なわれる。更に、カウン
タ２４は、継続的にカウント動作を行なうか又はラップ
アラウンドを行なう代わりにオーバーフローカウント又
はアンダーフローカウントに保持するためにオーバーフ
ロー条件又はアンダーフロー条件が発生する場合にカウ
ント動作を停止するタイプのものである。そのために、
クロック信号２５は飽和検知器の出力によりゲート動作
させることが可能である。カウンタ２４は、ライン２０
上の信号か又はライン２２上の信号のいずれかによって
発生されるカウント期間の終了後にリセットされる。
【００２３】エッジ検知器回路２８において該信号の終
了が検知され、尚その詳細は図２に示してある。エッジ
検知器回路２８は、ＮＡＮＤゲート４５の入力において
アップライン２０及びダウンライン２２からの入力を受
取る。ＮＡＮＤゲート４５からの出力は第一Ｄ型フリッ
プフロップ４６のＤ入力へ送給される。第一Ｄ型フリッ
プフロップ４６のＱ出力は第二Ｄ型フリップフロップ４
７のＤ入力へ接続されると共にＮＯＲゲート５０の一方
の入力へ接続している。ＮＯＲゲート５０の出力は、図
１に示した回路において使用するためにライン５４上に
「ラッチ」信号を供給する。第二Ｄ型フリップフロップ
４７のＱ出力は第三Ｄ型フリップフロップ４８のＤ入力
へ接続すると共にＮＯＲゲート４９の一方の入力へ接続
している。ライン５３上のＮＯＲゲート４９の出力は、
図１に示した回路へ「プリセット」信号を供給するため
に使用される。一方、フリップフロップ４７のＱ＿出力
はＮＯＲゲート５０の別の入力へ接続即ち送給される。
尚、英文字記号の後のアンダーラインはその記号の信号
が反転されていることを表わす。最後に、Ｄ型フリップ
フロップ４８のＱ＿出力はＮＯＲゲート４９の別の出力
へ接続即ち送給される。フリップフロップ４６，４７，
４８及びＮＯＲゲート４９及び５０はノード３６へ印加
されるシステムクロックによりクロック動作される。
【００２４】データラッチ５２は、その入力において、
カウンタ２４からのライン４０−４０上に担持されてい
るデータを受取る。ラッチ５２の機能は、位相差測定の
完了を表わすエッジ検知器回路２８からのライン５４上
の「ラッチ」信号によりイネーブル即ち動作可能状態と
される。この時点において、カウンタ２４から出力され
るデータはラッチ５２内へラッチされる。位相差測定が
完了した時間は、例えば、エッジ検知器回路２８により
決定される如く、モータ速度信号又は基準周波数の最後
に発生するパルスの下降エッジが発生する時である。
【００２５】ライン６０−６０上に展開されるラッチ５
２の出力はデジタル・アナログ変換器回路６２へ印加さ
れる。デジタル・アナログ変換器６２から出力された電
流は増幅器回路６９の反転入力へ送給される。増幅器回
路６９は、オペアンプ６８を有しており、その反転入力
端子とアナログ接地７５との間に接続して抵抗７６が設
けられており、且つその出力と反転入力との間に接続し
てフィードバック抵抗７２が設けられている。増幅器回
路６９は、抵抗７６によりバイアスされ、従ってデジタ
ル・アナログ変換器６２により反転入力へ印加される電
圧は、デジタル・アナログ変換器６２が「リセット」値
（例えば、１０００００００）により駆動される場合
に、アナログ接地７５上の電圧に等しい。信号の正しい
符号を維持するためにカウンタ２４へのライン２０及び
２２を交換することにより、デジタル・アナログ変換器
６９が電圧出力を有する場合には、増幅器回路６２を除
去することが可能である。
【００２６】増幅器回路６９からのノード７１上の電圧
出力は、モータドライバ回路１３へ印加するために、フ
ィルタ回路８０及び積分器回路８９へ印加される。積分
器回路８９は、オペアンプ８６と、その非反転入力端子
９２とアナログ接地７５との間に接続した抵抗９４を有
する公知の構成のものである。オペアンプ８６の出力ノ
ード８５は、直列接続されたコンデンサ９０及び抵抗８
８によって、反転入力端子へ接続されている。
【００２７】パワードライバ回路１３からの出力はモー
タ１２へ送給されその回転を制御する。
【００２８】動作について説明すると、モータ１２及び
ＰＬＬ回路１０が最初にスタートされると、Ｓ−Ｒフリ
ップフロップ４４はＰＯＲ信号によりリセットされる。
フリップフロップ４４はスイッチ３５を動作して周波数
分割器３８の出力において発生される分割システム周波
数ｆSYS ／Ｎを選択する。更に、ライン１６上のモータ
速度信号の周波数とライン１９上の基準周波数との間に
は最初には大きな差が存在している。この時間中に、カ
ウンタ２４は飽和状態に到達するまで迅速にカウント動
作を行なう。飽和が発生すると、飽和検知器回路３０は
フリップフロップ４４のリセット端子への信号を継続さ
せてフリップフロップ４４をそのリセット状態に保持す
る。
【００２９】従って、カウンタ２４は、ライン２０上の
パルス又はそれ自身の飽和の期間が終了するまでパルス
をカウントする。次いで、カウンタ２４のカウントはラ
ッチ５２内へラッチされる。ラッチ５２によりラッチさ
れるこの二進数はデジタル・アナログ変換器６２によっ
てアナログ信号へ変換されノード７１上に出力電圧を発
生する。
【００３０】初期的なスタートアップ時即ち始動時期間
中、又はカウンタ２４が飽和している場合に、周波数分
割器３８の出力における分割されたクロック周波数が印
加されてカウンタ２４をクロック動作させ、出力電圧が
ノード７１上に発生される利得は図５におけるライン１
１０で示した如く、比較的低いものである。この時間中
に又は、例えばモータ１２のロータに対する一時的な中
断又は擾乱等による別の理由によりロック状態が喪失さ
れた場合に低い利得を有すると、この低利得は、ライン
１１０と共に、ロック条件を得るために著しいオーバー
シュート又は過補正（典型的に、位相検知器１８の飽和
に起因する）を発生することなしに、本回路をロック状
態へ迅速に復帰させることに貢献する。
【００３１】一方、ＰＬＬ回路１０がロックレンジ内に
おいて動作している場合（即ち、基準周波数がロック検
知器回路６１により決定されるモータ周波数信号の周波
数及び位相と密接にマッチし且つ追従している場合）、
カウンタ２４はエッジ検知器２８からのエッジパルスの
間においてもはや飽和することはない。
【００３２】回路１０が所定の位相差（本明細書におい
ては「ロックレンジ」と呼称する）以内において動作し
ていることの決定は、ロック検知器回路６１により決定
される。ロック検知器回路６１の詳細は図４に示してあ
る。ロック検知器回路６１は２個のＡＮＤゲート６３及
び６４を有している。４個の最大桁ビットが５番目の最
大桁ビットと比較されて、ライン６０−６０内の５個の
最大桁ビットライン上の状態が「０１１１１」又は「１
００００」のいずれかであるか否かを判別し、ライン６
０−６０上のカウントがプリセット値から所定のレンジ
即ち範囲内にあるか否かを決定する。（例えば、カウン
ト１０００００００を中心として０１１１１ｘｘｘと１
００００ｘｘｘの間の範囲）。勿論、ＡＮＤゲート６３
及び６４により比較される最大桁ビットの数の選択によ
り任意の所望のロックレンジ精度を選択することが可能
である。夫々のＡＮＤゲート６３及び６４からの出力は
ＯＲゲート６５の入力へ送給され、ＯＲゲート６５の出
力はライン６６上に「ロック」信号を供給する。
【００３３】ライン６６上の検知器６１によるロック条
件の検知はフリップフロップ４４をセットするために使
用される。誤った決定を回避するために、一連のＤ型フ
リップフロップ１００，１０３，．．．，１０４を図示
した如くに使用することが可能である。従って、ロック
検知器６１からの出力は第一Ｄ型フリップフロップ１０
１のＤ入力へ印加される。フリップフロップ１０１はエ
ッジ検知器回路２８により発生されるライン５３上のプ
リセット信号によりクロック動作される。更に、Ｄ型フ
リップフロップ１０１は、ロック検知器が何等出力を発
生しない場合に、ライン５３上の信号によりリセットさ
れる。この条件は、ＡＮＤゲート１０２によって決定さ
れる。同様のフリップフロップ１０３，．．．，１０４
の数が、ＰＬＬの利得を変化させる前にロックが検知さ
れるサイクル数を決定する。
【００３４】ロック検知器６１により決定され且つ一連
のＤ型フリップフロップ１０１，１０３，．．．，１０
４を介しての通過により確認される如く、ロック条件に
おいては（又は上述した如きロックレンジ以内におい
て）、フリップフロップ４４がセットされ、したがって
スイッチ３５を動作させてノード３６から直接的にシス
テム周波数ｆSYS を印加してカウンタ２４をクロック動
作させる。このレンジ内の動作期間中に、カウンタ２４
は、図５に示した如く、ライン１１１に追従する電圧を
ノード７１上に発生する。したがって、ロックレンジに
おいて、クロック周波数における際に基づいて、カウン
タ２４のレンジにわたって回路１０は一層高い利得を有
している。
【００３５】注意すべきことであるが、所望により、フ
リップフロップ４４及び割算器３８と関連する複数個の
割算器（不図示）の代わりにカウンタ（不図示）を使用
することにより複数個のブレークポイントを与えること
が可能であり、したがって、各レンジにおいて、「セッ
ト」パルスがより高い周波数レンジへ移行し、且つ「リ
セット」が前のより低い周波数レンジへ復帰する。更
に、デジタル・アナログ変換器６２の出力レンジも、シ
ステム安定性にとって適切である場合には、フリップフ
ロップ４４のＱ出力により変化させることが可能であ
る。
【００３６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 ＰＬＬ回路へ接続されたモータを駆動するた
めの本発明の好適実施例に基づいて構成された非線形利
得を有するＰＬＬ回路を示した概略図。
【図２】 図１のエッジ検知器回路を示した概略図。
【図３】 図１の飽和検知器の概略図。
【図４】 図１のロック検知器の概略図。
【図５】 本発明に基づいて二つの利得動作レンジを示
したモータ速度信号と基準周波数との間の位相差の関数
としての位相検知器回路の出力電圧を示したグラフ図。
【符号の説明】
１０ デジタルＡＧＣ回路 １２ モータ １３ モータドライバ １８ 周波数／位相検知器 ２０ 「アップ」ライン ２４ カウンタ ３５ スイッチ ５２ ラッチ ６２ デジタル・アナログ変換器回路 ６８ オペアンプ ６９ 増幅器回路 ７５ アナログ接地
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−288789（ＪＰ，Ａ) 特開 昭60−47515（ＪＰ，Ａ) 特開 昭62−262682（ＪＰ，Ａ) 特開 平１−103185（ＪＰ，Ａ) 特表 平２−504696（ＪＰ，Ａ) 国際公開87／1885（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H02P 5/00 G05B 11/01 H03L 7/08 H03L 7/10

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 モータ回転速度を表わすモータ速度信号
    を有するタイプのモータを駆動するためのＰＬＬにおけ
    る利得を自動的に変化させる回路において、 モータ速度信号と基準周波数との間の位相差を検知し且
    つ検知した位相差に比例する期間の出力信号を発生する
    位相検知器が設けられており、前記出力信号を受け取り且つクロックパルスをカウント
    する カウンタが設けられており、 前記位相検知器出力信号の期間を介しての前記カウンタ
    により到達したカウントに応答して前記モータを駆動す
    るモータ駆動回路が設けられており、 第一周波数及びそれより低い第二周波数でクロックパル
    スを供給するクロックパルス供給源が設けられており、 前記ＰＬＬがいつ所定の位相差レンジ内にあるかを表わ
    す検知信号出力を発生するロックレンジ検知回路が設け
    られており、 前記ＰＬＬが所定の位相差レンジ内にある場合には前記
    カウンタをクロック動作させるために前記第一周波数
    を、一方前記ＰＬＬが所定の位相差レンジ外にある場合
    には前記カウンタをクロック動作させるために前記第二
    周波数を、選択的に印加させるために前記検知信号出力
    に応答する回路が設けられている、 ことを特徴とする自動利得変化回路。
  2. 【請求項２】 請求項１において、前記クロックパルス
    供給源が、前記第一周波数でクロックパルスを供給する
    クロックパルス供給源と、第一周波数におけるクロック
    パルスを受取って前記第一周波数で割算した第二周波数
    において出力を発生する周波数分割器を有することを特
    徴とする自動利得変化回路。
  3. 【請求項３】 請求項１において、前記検知信号出力に
    応答する回路が、スイッチと、前記カウンタが飽和状態
    にある場合に飽和信号を発生する飽和検知器と、前記ロ
    ックレンジ検知回路からの出力によりセットされ且つ前
    記飽和信号によりリセットされるフリップフロップとを
    有しており、前記フリップフロップの出力が前記スイッ
    チヘ送給されて前記フリップフロップがセット状態にあ
    るか又はリセット状態にあるかに応答して前記第一周波
    数又は第二周波数のいずれかを選択することを特徴とす
    る自動利得変化回路。
  4. 【請求項４】 請求項１において、更に、前記カウンタ
    により到達したカウントを受取るべく接続されたラッチ
    が設けられており、且つ前記位相検知器出力信号の期間
    を決定し且つ前記カウンタにより到達したカウントを保
    持するために前記ラッチをイネーブルさせるべく前記ラ
    ッチへ接続された出力を具備する回路が設けられている
    ことを特徴とする自動利得変化回路。
  5. 【請求項５】 請求項１において、前記ロックレンジ検
    知回路が、前記ＰＬＬが所定の位相差レンジ内にあるこ
    とを表わす検知信号出力を発生するために前記ラッチの
    出力を受取るべく接続されていることを特徴とする自動
    利得変化回路。
  6. 【請求項６】 請求項５において、前記ロックレンジ検
    知回路が前記ラッチからの所定数の出力ライン上の状態
    を検知すべく接続されていることを特徴とする自動利得
    変化回路。
  7. 【請求項７】 請求項６において、更に、前記ロックレ
    ンジ検知回路の出力が印加される遅延回路が設けられて
    おり、前記遅延回路は、モータ速度信号と基準周波数と
    の間の所定数の比較に対して前記ＰＬＬが所定の位相差
    レンジ内にあることを前記ロックレンジ検知回路が検知
    した後においてのみ前記第一周波数を選択すべく接続し
    た出力を有することを特徴とする自動利得変化回路。
  8. 【請求項８】 請求項７において、前記遅延回路が複数
    個のフリップフロップ回路を有することを特徴とする自
    動利得変化回路。
  9. 【請求項９】 請求項８において、前記複数個のフリッ
    プフロップ回路がモータ速度信号と基準周波数との間の
    所定数の比較の各比較に対して一個のフリップフロップ
    回路を提供することを特徴とする自動利得変化回路。
  10. 【請求項１０】 請求項１において、前記位相検知器
    が、モータ速度信号が基準周波数に後行する場合に第一
    ライン上においての且つモータ速度信号が基準周波数に
    対して先行する場合には第二ライン上のモータ速度信号
    と基準周波数との間の比較に応答してパルスを発生する
    ことを特徴とする自動利得変化回路。
  11. 【請求項１１】 請求項１０において、前記位相検知器
    の第一及び第二ラインが前記カウンタのアップカウント
    及びダウンカウントを発生すべく接続されていることを
    特徴とする自動利得変化回路。
  12. 【請求項１２】 請求項１１において、更に、前記位相
    検知器出力信号の各々の期間の後に前記カウンタを中間
    の値にプリセットする回路が設けられていることを特徴
    とする自動利得変化回路。
  13. 【請求項１３】 請求項１において、前記モータ駆動回
    路が積分用フィルタとモータドライバとを有しているこ
    とを特徴とする自動利得変化回路。
  14. 【請求項１４】 モータ回転速度を表わすモータ速度信
    号を有するタイプのモータを駆動するためのＰＬＬにお
    ける利得を自動的に変化させる方法において、 モータ速度信号と基準周波数との間の位相差に比例する
    期間の信号を発生し、 前記位相差に比例する期間の信号の期間中にクロックパ
    ルスをカウントするためにカウンタをイネーブルさせ、 前記カウンタのカウントと相対的な速度で動作すべくモ
    ータを駆動し、 ＰＬＬが所定の位相差レンジ内にあるか否かを決定し、 前記カウンタへのクロックパルスの周波数を前記ＰＬＬ
    が所定の位相差レンジ内にある場合には第一周波数に制
    御し、一方前記ＰＬＬが所定の移送さレンジ外にある場
    合には前記第一周波数より低い第二周波数に制御する、 ことを特徴とする方法。
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