JP3310746B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置および
その製造方法に関し、特に、２種以上のトランジスタ領
域を有する、半導体記憶装置およびその製造方法に関す
るものである。

【０００２】

【従来の技術】従来から、書込はＥＰＲＯＭと同じアバ
ランシェホットエレクトロン注入により行ない、消去は
ソースとフローティングゲートとの間でのＦ−Ｎトンネ
リングにより行なうフラッシュＥＥＰＲＯＭが知られて
いる。このフラッシュＥＥＰＲＯＭの構造において、現
在最も多く用いられているものがＥＰＲＯＭと同じスタ
ックゲート型のものである。また、フラッシュＥＥＰＲ
ＯＭの中でもセクタごとにプログラムを行なうため、ビ
ット線を主ビット線と副ビット線とに分けるタイプ、い
わゆるＤＩＮＯＲ型のＥＥＰＲＯＭが開発されてきてい
る。

【０００３】このＤＩＮＯＲ型のＥＥＰＲＯＭは、大き
く分けて低電圧型トランジスタが形成される領域と、高
電圧型トランジスタが形成される領域と、メモリトラン
ジスタが形成される領域とを有している。

【０００４】以下、このＥＥＰＲＯＭの製造工程につい
て、低電圧型トランジスタ形成領域１００、高電圧型ト
ランジスタ形成領域２００、メモリトランジスタ形成領
域３００とを比較しながら順次説明する。まず、図１６
を参照して、シリコン基板１の上に、メモリトランジス
タのゲート酸化膜となるＳｉＯ2 膜２を形成する。その
後、このＳｉＯ2 膜２の上に、メモリトランジスタのフ
ローティングゲートとなるポリシリコン層３を形成す
る。

【０００５】次に、図１７を参照して、メモリトランジ
スタ形成領域３００に層間絶縁膜４を形成する。その
後、メモリトランジスタ形成領域３００にのみレジスト
膜６０を形成し、低電圧型トランジスタ形成領域１００
と高電圧型トランジスタ形成領域２００とのＳｉＯ2 膜
２とポリシリコン層３とをエッチングにより除去する。
その後、図１８を参照して、メモリトランジスタ形成領
域３００にレジスト膜６０を形成したまま、低電圧型ト
ランジスタ形成領域１００と高電圧型トランジスタ形成
領域２００との領域に、ゲート酸化膜２０を形成する。

【０００６】次に、図１９を参照して、レジスト膜６０
を除去した後、高電圧型トランジスタ形成領域２００と
メモリトランジスタ形成領域３００とにレジスト膜６２
を形成した後、低電圧型トランジスタ形成領域１００に
形成されたゲート酸化膜２０を除去する。その後、図２
０を参照して、レジスト膜６２を除去した後、再びメモ
リトランジスタ形成領域３００にのみレジスト膜６３を
形成する。その後、低電圧型トランジスタ形成領域１０
０および高電圧型トランジスタ形成領域２００とに、再
びゲート酸化膜２５を形成する。

【０００７】次に、低電圧型トランジスタ形成領域１０
０と高電圧型トランジスタ形成領域２００とメモリトラ
ンジスタ形成領域３００との上全面に第２のポリシリコ
ン層６を形成し、この第２のポリシリコン層６の上に酸
化膜７を形成する。その後、第２のポリシリコン層６と
酸化膜７とを所定の形状にパターニングを行なう。

【０００８】次に、図２２を参照して、低電圧型トラン
ジスタ形成領域１００と高電圧型トランジスタ形成領域
２００とをレジスト膜６４で覆った後、酸化膜７をマス
クとして、メモリトランジスタ形成領域３００の層間絶
縁膜４およびポリシリコン層３のパターニングを行な
う。次に、図２３を参照して、酸化膜７をマスクにし
て、半導体基板１に所定の導電型の不純物を導入して、
図２４に示すソース領域１２ａおよびドレイン領域１２
ｂを形成する。その後、半導体基板１の上全面に層間絶
縁膜１０を形成する。以上により、ＥＥＰＲＯＭが完成
する。

【０００９】

【発明が解決しようとする課題】このように、従来の製
造方法によれば、図２１に示すように、低電圧型トラン
ジスタ形成領域１００に形成される低電圧型トランジス
タのゲート電極と、高電圧型トランジスタ形成領域に形
成される高電圧型トランジスタのゲート電極とは同一の
ポリシリコン層を用いて形成されている。そのため、高
耐圧型トランジスタのゲート酸化膜は、ゲート酸化膜２
０とゲート酸化膜２５との２層構造となっている。この
ように、２層構造のゲート酸化膜を用いた場合、１層構
造で形成されるゲート酸化膜に比べて、製造工程におけ
る寸法誤差が２回含まれることとなり、ゲート酸化膜の
膜厚を制御することが困難となる。したがって、ゲート
酸化膜の膜厚が不均一になるために、高耐圧トランジス
タの動作感度が鈍くなり、半導体記憶装置全体としての
信頼性を低下させる原因となっていた。

【００１０】また、図２５および図２６を参照して、高
電圧型トランジスタ形成領域２００とメモリトランジス
タ形成領域３００とが隣接する領域では、ポリシリコン
層３の加工時に、半導体基板１がエッチングにより削ら
れるのを防止するためにフィールド酸化膜９が設けられ
ている。このように、フィールド酸化膜９を用いること
により、ポリシリコン層３のエッチング時には、このフ
ィールド酸化膜９がエッチングされ、フィールド酸化膜
９に凹部９ａを形成することのみで済む。しかしなが
ら、半導体記憶装置の機能としては不必要なフィールド
酸化膜９を設ける必要があるために、半導体記憶装置の
面積が拡大し、半導体記憶装置の微細化を妨げる原因と
なっていた。

【００１１】この発明は上記問題点を解決するためにな
されたもので、半導体記憶装置の動作の信頼性を向上さ
せ、かつ微細化を可能とする半導体記憶装置の製造方法
を提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明に基づいた請求
項１に記載の半導体記憶装置の製造方法においては、半
導体基板上に、低電圧型トランジスタ形成領域と高電圧
型トランジスタ形成領域とメモリトランジスタ形成領域
とを有する半導体記憶装置の製造方法であって、以下の
工程を備えている。

【００１３】上記低電圧型トランジスタ形成領域と上記
メモリトランジスタ形成領域との上記半導体基板上に第
１の酸化膜を形成し、この第１の酸化膜上に第１導電層
が形成される。その後、上記メモリトランジスタ形成領
域の上記第１の導電層上に、層間絶縁膜が形成される。
その後、上記高電圧型トランジスタ形成領域の上記半導
体基板上に、上記第１の酸化膜よりも膜厚の厚い第２の
酸化膜が形成される。

【００１４】次に、上記低電圧型トランジスタ形成領域
の上記第１の導電層の上と上記高電圧型トランジスタ形
成領域の上記第２の酸化膜上と上記メモリトランジスタ
形成領域の上記層間絶縁膜上とに、第２の導電層が形成
される。その後、写真製版技術を含むパターニング過程
を経て、上記低電圧型トランジスタ形成領域に上記第１
の導電層と上記第２の導電層とが重なるゲート電極を含
むパターンと、上記高電圧型トランジスタ形成領域に上
記第２の導電層のゲート電極を含むパターンとが形成さ
れる。その後、写真製版技術を含むパターニング過程を
経て、上記メモリトランジスタ形成領域に、上記第１の
導電層と上記第２の酸化膜と上記第２の導電層のゲート
電極を含むパターンが形成される。

【００１５】

【００１６】

【００１７】次に、この発明に基づいた請求項２に記載
の半導体記憶装置の製造方法においては、上記低電圧型
トランジスタ形成領域に上記第１の導電層と上記第２の
導電層とが重なるゲート電極を含むパターンと、上記高
電圧型トランジスタ形成領域に上記第２の導電層のゲー
ト電極を含むパターンとを形成する工程において、写真
製版技術を含むパターニング過程が両パターン形成にお
いて同一過程にて行なわれることを特徴とする。

【００１８】

【作用】請求項１に記載の発明によれば、低電圧型トラ
ンジスタ形成領域に第１の酸化膜が形成され、高電圧型
トランジスタ形成領域に第１の酸化膜よりも膜厚の厚い
第２の酸化膜が形成されている。したがって、従来のよ
うに、高電圧型トランジスタ形成領域のゲート酸化膜
が、２回の工程で製造されず、１回の工程で製造され
る。これにより、高電圧型トランジスタ形成領域のゲー
ト酸化膜の膜厚を精度よく仕上げることができる。その
結果、高電圧型トランジスタ形成領域に形成されるトラ
ンジスタの動作感度が均一となり、半導体記憶装置の動
作の信頼性を向上させることが可能となる。また、写真
製版技術を含むパターニング過程を経て、前記低電圧型
トランジスタ形成領域に前記第１の導電層と前記第２の
導電層とが重なるゲート電極を含むパターンを形成する
工程を備えることにより、第1の導電層と第２の導電層
とが重なるパターンが形成される部分では、第２の導電
層がエッチングされないため、ゲート電極下のゲート酸
化膜がエッチングダメージを受けることがなく、信頼性
の高いゲート酸化膜を形成することが可能になる。

【００１９】次に、請求項２に記載の発明によれば、低
電圧型トランジスタ形成領域と高電圧型トランジスタ形
成領域とのパターン形成が同時に行なわれることから、
製造工程を短くすることが可能になる。

【００２０】

【実施例】以下、この発明に基づいた半導体記憶装置お
よびその製造方法の第１の実施例について、図１ないし
図９を参照して説明する。まず、図１を参照して、低電
圧型トランジスタ形成領域１００と、高電圧型トランジ
スタ形成領域２００と、この低電圧型トランジスタ形成
領域１００および高電圧型トランジスタ形成領域２００
からなるトランジスタ領域に隣接するメモリトランジス
タ形成領域３００とを有するシリコン基板１の上に、低
電圧型トランジスタ形成領域１００と、メモリトランジ
スタ形成領域３００とに形成されるトランジスタのゲー
ト酸化膜となるＳｉＯ2 膜２を、約１００Å形成する。
その後、このＳｉＯ2 膜２の上に、低電圧型トランジス
タのゲート電極の一部をなし、またメモリトランジスタ
のフローティングゲート電極をなす第１ポリシリコン層
３を膜厚約１０００Å形成する。

【００２１】次に、図２を参照して、メモリトランジス
タ形成領域３００に層間絶縁膜４を形成する。その後、
低電圧型トランジスタ形成領域１００とメモリトランジ
スタ形成領域３００との上にレジスト膜５１を形成し
て、高電圧型トランジスタ形成領域２００に形成された
ＳｉＯ2 膜２と第１ポリシリコン層３とをエッチングに
より除去する。その後、図３を参照して、レジスト膜５
１を除去した後、高電圧型トランジスタ形成領域２００
のシリコン基板１の上に膜厚約２００Åのゲート酸化膜
２１を形成する。その後、図４を参照して、高電圧型ト
ランジスタ形成領域２００とメモリトランジスタ形成領
域３００とにレジスタ膜５２を成膜した後、低電圧型ト
ランジスタ形成領域１００に形成されたゲート酸化膜２
１をエッチングにより除去する。

【００２２】次に、図５を参照して、レジスト膜５２を
除去した後、低電圧型トランジスタ形成領域１００、高
電圧型トランジスタ形成領域２００およびメモリトラン
ジスタ形成領域３００の領域全面に、第２ポリシリコン
層６を膜厚約２０００Å形成する。その後、図６を参照
して、低電圧型トランジスタ形成領域１００、高電圧型
トランジスタ形成領域２００、メモリトランジスタ形成
領域３００の上に所定形状のパターンを有するレジスト
膜５３を成膜する。その後、このレジスト膜５３をマス
クとして、低電圧型トランジスタ形成領域１００と低電
圧型トランジスタ形成領域２００とに形成された第１ポ
リシリコン層３と第２ポリシリコン層６とのパターニン
グを行なう。

【００２３】次に、図７を参照して、レジスト膜５３を
除去した後、再び低電圧型トランジスタ形成領域１０
０、高電圧型トランジスタ形成領域２００およびメモリ
トランジスタ形成領域３００に所定形状のパターンを有
するレジスト膜５４を形成する。その後、このレジスト
膜５４をマスクとして、メモリトランジスタ形成領域３
００の第２ポリシリコン層６、層間絶縁膜４、第１ポリ
シリコン層３のパターニングを行なう。

【００２４】次に、図８を参照して、低電圧型トランジ
スタ形成領域１００、高電圧型トランジスタ形成領域２
００およびメモリトランジスタ形成領域３００に、それ
ぞれ所定の導電型の不純物を注入することにより、図９
に示すソース領域１２ａおよびドレイン領域１２ｂを形
成する。その後、シリコン基板１上全面に層間絶縁膜１
０を形成することにより、半導体記憶装置が完成する。

【００２５】以上のように、この第１の実施例における
半導体記憶装置およびその製造方法によれば、低電圧型
トランジスタ形成領域にゲート酸化膜２が形成され、高
電圧型トランジスタ形成領域にゲート酸化膜２よりも膜
厚の厚いゲート酸化膜２１が形成されている。したがっ
て、従来のように、高電圧型トランジスタ形成領域のゲ
ート酸化膜が２回の工程で製造されず、１回の工程で製
造されている。これにより、高電圧型トランジスタのゲ
ート酸化膜の膜厚を精度よく仕上げることが可能とな
る。また、低電圧型トランジスタ形成領域１００と高電
圧型トランジスタ形成領域２００とのパターン形成が同
時に行なわれることから、製造工程を短くすることが可
能になる。 さらに、ゲート電極を構成する第１ポリシリ
コン層３とこの第１ポリシリコン層３の上にパターンが
重なるように接続された第２ポリシリコン層６とを有す
る低電圧型トランジスタ形成領域１００では、第２ポリ
シリコン層６を用いることでゲート電極の抵抗を下げる
ことが可能になる。 また、第２ポリシリコン層６の膜厚
は、第１ポリシリコン層３の膜厚より厚いため、高電圧
型トランジスタ形成領域２００において、第２ポリシリ
コン層６で形成したパターンを用いているので、第１ポ
リシリコン層３を用いる場合に比べ、高電圧型トランジ
スタ形成領域２００での抵抗を下げることが可能にな
る。

【００２６】次に、この発明に基づいた半導体記憶装置
およびその製造方法の第２の実施例について、図１０な
いし図１５を参照して説明する。なお、図１０ないし図
１５は、低電圧型トランジスタ形成領域１００と高電圧
型トランジスタ形成領域２００と、この低電圧型トラン
ジスタ形成領域１００および高電圧型トランジスタ形成
領域２００からなるトランジスタ領域に隣接するメモリ
トランジスタ形成領域３００とを有する半導体記憶装置
の、高電圧型トランジスタ形成領域２００とこの高電圧
型トランジスタ形成領域２００に隣接するメモリトラン
ジスタ形成領域３００のみを示している。まず、図１０
を参照して、シリコン基板１の上に膜厚約１００Åのゲ
ート酸化膜２を形成する。このゲート酸化膜２の上に、
膜厚約１０００Åの第１ポリシリコン層３を形成する。
この第１ポリシリコン層３の上に、膜厚約２００Åの層
間絶縁膜４を形成する。

【００２７】次に、図１１を参照して、メモリトランジ
スタ形成領域３００の領域にレジスト膜５５を形成し、
このレジスト膜５０をマスクとして、高電圧型トランジ
スタ形成領域２００に形成された層間絶縁膜４をエッチ
ングにより除去する。その後、図１２を参照して、高電
圧型トランジスタ形成領域２００およびメモリトランジ
スタ形成領域３００に、膜厚約２０００Åの第２ポリシ
リコン層６を成膜する。その後、第２のポリシリコン層
６の上に、所定のパターンを有するレジスト膜５６を形
成する。

【００２８】次に、図１３を参照して、レジスト膜５６
をマスクとして、第１のポリシリコン層３、層間絶縁膜
４および第２ポリシリコン層６のエッチングを行なう。
このとき、高電圧型トランジスタ形成領域２００におい
ては、ゲート電極の膜厚は、第１ポリシリコン層３と第
２ポリシリコン層６との膜厚の合計であり、メモリトラ
ンジスタ形成領域３００におけるゲート電極の膜厚は、
第１ポリシリコン層３と層間絶縁膜４および第２ポリシ
リコン層６との合計となっている。まず、第１ポリシリ
コン層３と層間絶縁膜４とにあまり選択比のない第１の
エッチング剤を用いて、第２ポリシリコン層６および層
間絶縁膜４とのパターニングを行なう。このときのエッ
チング剤の条件としては、層間絶縁膜厚さ×選択比÷第
１ポリシリコン層の膜厚＜１を満たす選択比が要求され
る。この選択比を満たすことにより、高電圧型トランジ
スタ形成領域２００においてゲート酸化膜２が残るの
で、半導体基板１が上記エッチングにより侵されること
がない。

【００２９】その後、ゲート酸化膜２に対して選択比の
高い第２のエッチング剤を用いて、第１ポリシリコン層
３およびゲート酸化膜２のパターニングを行なう。この
ときのエッチング剤の選択比は、高電圧型トランジスタ
形成領域２００のゲート酸化膜がすべてエッチングされ
ない程度の選択比が必要となる。これにより、図１４に
示すゲート電極が完成する。その後、図１５を参照し
て、半導体基板１の所定の領域に、所定の導電型の不純
物を導入することにより、ソース領域１２ａ，ドレイン
領域１２ｂを形成する。その後、さらに半導体基板１の
表面全面に層間絶縁膜１４を堆積することにより、半導
体記憶装置が完成する。

【００３０】以上、この第２の実施例における半導体記
憶装置およびその製造方法によれば、メモリトランジス
タ形成領域のパターニング時に、第２ポリシリコン層と
層間絶縁膜とをパターニングする工程と、第１ポリシリ
コン層とゲート酸化膜とをパターニングする工程とを設
けている。これにより、従来のように、フィールド酸化
膜を設けなくても、第１ポリシリコンのパターニング時
に、半導体基板がエッチングされることがない。したが
って、フィールド酸化膜を設ける必要がないため、半導
体記憶装置の微細化を図ることが可能となる。

【００３１】

【発明の効果】この発明に基づいた請求項１に記載の半
導体記憶装置の製造方法によれば、低電圧型トランジス
タ形成領域に第１の酸化膜が形成され、高電圧型トラン
ジスタ形成領域に第１の酸化膜よりも膜厚の厚い第２の
酸化膜が形成されている。したがって、従来のように、
高電圧型トランジスタ形成領域のゲート酸化膜が、２回
の工程で製造されず、１回の工程で製造される。これに
より、高電圧型トランジスタ形成領域のゲート酸化膜の
膜厚を精度よく仕上げることができる。これにより、高
電圧型トランジスタの動作感度が均一となり、半導体記
憶装置の動作の信頼性を向上させることが可能となる。
さらに、低電圧型トランジスタ形成領域に第１の導電層
と第２の導電層とが重なるゲート電極を含むパターンを
形成する工程を備えるので、低電圧型トランジスタ形成
領域において第２の導電層のエッチング等によるゲート
酸化膜ダメージを抑制することが可能になる。

【００３２】次に、この発明に基づいた請求項２に記載
の半導体記憶装置の製造方法によれば、低電圧型トラン
ジスタ形成領域と高電圧型トランジスタ形成領域とのパ
ターン形成が同時に行なわれることから、製造工程を短
くすることが可能になる。

【図面の簡単な説明】

【図１】この発明に基づいた第１の実施例における半導
体記憶装置の製造方法の第１製造工程図である。

【図２】この発明に基づいた第１の実施例における半導
体記憶装置の製造方法の第２製造工程図である。

【図３】この発明に基づいた第１の実施例における半導
体記憶装置の製造方法の第３製造工程図である。

【図４】この発明に基づいた第１の実施例における半導
体記憶装置の製造方法の第４製造工程図である。

【図５】この発明に基づいた第１の実施例における半導
体記憶装置の製造方法の第５製造工程図である。

【図６】この発明に基づいた第１の実施例における半導
体記憶装置の製造方法の第６製造工程図である。

【図７】この発明に基づいた第１の実施例における半導
体記憶装置の製造方法の第７製造工程図である。

【図８】この発明に基づいた第１の実施例における半導
体記憶装置の製造方法の第８製造工程図である。

【図９】この発明に基づいた第１の実施例における半導
体記憶装置の製造方法の第９製造工程図である。

【図１０】この発明に基づいた第２の実施例における半
導体記憶装置の製造方法の第１製造工程図である。

【図１１】この発明に基づいた第２の実施例における半
導体記憶装置の製造方法の第２製造工程図である。

【図１２】この発明に基づいた第２の実施例における半
導体記憶装置の製造方法の第３製造工程図である。

【図１３】この発明に基づいた第２の実施例における半
導体記憶装置の製造方法の第４製造工程図である。

【図１４】この発明に基づいた第２の実施例における半
導体記憶装置の製造方法の第５製造工程図である。

【図１５】この発明に基づいた第２の実施例における半
導体記憶装置の製造方法の第６製造工程図である。

【図１６】従来の技術における半導体記憶装置の製造方
法の第１製造工程図である。

【図１７】従来の技術における半導体記憶装置の製造方
法の第２製造工程図である。

【図１８】従来の技術における半導体記憶装置の製造方
法の第３製造工程図である。

【図１９】従来の技術における半導体記憶装置の製造方
法の第４製造工程図である。

【図２０】従来の技術における半導体記憶装置の製造方
法の第５製造工程図である。

【図２１】従来の技術における半導体記憶装置の製造方
法の第６製造工程図である。

【図２２】従来の技術における半導体記憶装置の製造方
法の第７製造工程図である。

【図２３】従来の技術における半導体記憶装置の製造方
法の第８製造工程図である。

【図２４】従来の技術における半導体記憶装置の製造方
法の第９製造工程図である。

【図２５】従来の技術における半導体記憶装置の製造方
法の問題点を示す第１の図である。

【図２６】従来の技術における半導体記憶装置の製造方
法の問題点を示す第２の図である。

【符号の説明】

１ シリコン基板 ２ 第１ゲート酸化膜 ３ 第１ポリシリコン層 ４ 層間絶縁膜 ６ 第２ポリシリコン層 ２１ 第２ゲート酸化膜 １００ 低電圧型トランジスタ形成領域 ２００ 高電圧型トランジスタ形成領域 ３００ メモリトランジスタ形成領域 なお、図中同一符号は、同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に、低電圧型トランジスタ
   形成領域と高電圧型トランジスタ形成領域とメモリトラ
   ンジスタ形成領域とを有する半導体記憶装置の製造方法
   において、 前記低電圧型トランジスタ形成領域と前記メモリトラン
   ジスタ形成領域との前記半導体基板上に第１の酸化膜を
   形成し、この第１の酸化膜上に第１導電層を形成する工
   程と、 前記メモリトランジスタ形成領域の前記第１の導電層上
   に、層間絶縁膜を形成する工程と、 前記高電圧型トランジスタ形成領域の前記半導体基板上
   に、前記第１の酸化膜よりも膜厚の厚い第２の酸化膜を
   形成する工程と、 前記低電圧型トランジスタ形成領域の前記第１の導電層
   上と前記高電圧型トランジスタ形成領域の前記第２の酸
   化膜上と前記メモリトランジスタ形成領域の前記層間絶
   縁膜上とに、第２の導電層を形成する工程と、 写真製版技術を含むパターニング過程を経て、前記低電
   圧型トランジスタ形成領域に前記第１の導電層と前記第
   ２の導電層とが重なるゲート電極を含むパターンと、前
   記高電圧型トランジスタ形成領域に前記第２の導電層の
   ゲート電極を含むパターンとを形成する工程と、 写真製版技術を含むパターニング過程を経て、前記メモ
   リトランジスタ形成領域に、前記第１の導電層と前記第
   ２の酸化膜と前記第２の導電層のゲート電極を含むパタ
   ーンを形成する工程と、 を備えた半導体記憶装置の製造方法。
2. 【請求項２】 前記低電圧型トランジスタ形成領域に前
   記第１の導電層と前記第２の導電層とが重なるゲート電
   極を含むパターンと、前記高電圧型トランジスタ形成領
   域に前記第２の導電層のゲート電極を含むパターンとを
   形成する工程において、写真製版技術を含むパターニン
   グ過程が両パターン形成において同一過程にて行なわれ
   ることを特徴とする、請求項１に記載の半導体記憶装置
   の製造方法。