JP3300808B2 - π/nシフトPSK復調器 - Google Patents
π/nシフトPSK復調器Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
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- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2331—Demodulator circuits; Receiver circuits using non-coherent demodulation wherein the received signal is demodulated using one or more delayed versions of itself
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、π/nシフトPS
K変調された信号をディジタル的な手法で復調するπ/
nシフトPSK復調器に関するものである。
K変調された信号をディジタル的な手法で復調するπ/
nシフトPSK復調器に関するものである。
【0002】
【従来の技術】ディジタル変調方式において狭帯域化を
図る手法として、π/4シフトQPSKが知られてい
る。このπ/4シフトQPSK(quadrature phase shi
ft keying)変調の特徴を次に上げると、まず、ナイキ
ストフィルタを用いて符号間干渉なく狭帯域化をはかる
ことができる。さらに、線形変調周波数利用効率が高い
点や、差動符号器と信号点マッピング回路を用いること
により、信号の位相軌跡が原点を通過しないように制御
されていると共に、包絡線変動がQPSKに比べて小さ
くされており、非線形性の影響を受けにくくされてい
る。このため、AB級の非線形増幅器の利用により、電
力効率を高めることができる。さらに、フェージングに
より受信波の位相変動がある場合でも、遅延検波が適用
でき、高速フェージングに強い特徴を有している。
図る手法として、π/4シフトQPSKが知られてい
る。このπ/4シフトQPSK(quadrature phase shi
ft keying)変調の特徴を次に上げると、まず、ナイキ
ストフィルタを用いて符号間干渉なく狭帯域化をはかる
ことができる。さらに、線形変調周波数利用効率が高い
点や、差動符号器と信号点マッピング回路を用いること
により、信号の位相軌跡が原点を通過しないように制御
されていると共に、包絡線変動がQPSKに比べて小さ
くされており、非線形性の影響を受けにくくされてい
る。このため、AB級の非線形増幅器の利用により、電
力効率を高めることができる。さらに、フェージングに
より受信波の位相変動がある場合でも、遅延検波が適用
でき、高速フェージングに強い特徴を有している。
【0003】このようなπ/4シフトQPSKの信号空
間ダイアグラムを図8に示す。QPSKでは、位相変化
量は0,π/2,π,3π/2であり、位相がπ変化し
たときには信号の位相軌跡が原点を通過するので、帯域
制限をしたときの包絡線変動が大きくなる。これに対し
て、図8に示すように、π/4シフトQPSKでは、信
号の位相軌跡が原点を通過せず、包絡線変動が小さくな
るため、非線形性の影響を受けにくくなる。なお、π/
4シフトQPSKの信号点は、白丸で示す「0,±π/
2,π」のQPSK信号点セット、および、π/4シフ
トされた黒丸で示す「±π/4,±3π/4」のQPS
K信号点セットから交互に選択され、位相シフトは±π
/4あるいは±3π/4に限定される。すなわち、最小
単位の位相シフト量はπ/4となる。
間ダイアグラムを図8に示す。QPSKでは、位相変化
量は0,π/2,π,3π/2であり、位相がπ変化し
たときには信号の位相軌跡が原点を通過するので、帯域
制限をしたときの包絡線変動が大きくなる。これに対し
て、図8に示すように、π/4シフトQPSKでは、信
号の位相軌跡が原点を通過せず、包絡線変動が小さくな
るため、非線形性の影響を受けにくくなる。なお、π/
4シフトQPSKの信号点は、白丸で示す「0,±π/
2,π」のQPSK信号点セット、および、π/4シフ
トされた黒丸で示す「±π/4,±3π/4」のQPS
K信号点セットから交互に選択され、位相シフトは±π
/4あるいは±3π/4に限定される。すなわち、最小
単位の位相シフト量はπ/4となる。
【0004】次に、このようにπ/4シフトQPSKさ
れた入力信号を復調する従来の復調回路の一例を図9に
示す。この図において、受信信号は図示しない前段にお
いてIF信号に変換され、受信IF信号となって位相検
出回路100に供給される。位相検出回路100におい
ては、局部発振器101からの局発信号により受信IF
信号の瞬時位相が検出され、その位相量が位相出力とし
て出力される。この位相出力は、位相差分回路102に
第1入力として供給されると共に、遅延回路103に供
給されて1シンボル周期分遅延される。この遅延回路1
03の出力は位相差分回路102に第2入力として供給
されるため、位相差分回路102は、現時点のシンボル
の位相出力と、1つ前の過去のシンボルの位相出力との
位相差分をアナログ的に得て、位相差分出力を出力す
る。この位相差分出力は、判定回路104に供給されて
復調データが出力されるようになる。
れた入力信号を復調する従来の復調回路の一例を図9に
示す。この図において、受信信号は図示しない前段にお
いてIF信号に変換され、受信IF信号となって位相検
出回路100に供給される。位相検出回路100におい
ては、局部発振器101からの局発信号により受信IF
信号の瞬時位相が検出され、その位相量が位相出力とし
て出力される。この位相出力は、位相差分回路102に
第1入力として供給されると共に、遅延回路103に供
給されて1シンボル周期分遅延される。この遅延回路1
03の出力は位相差分回路102に第2入力として供給
されるため、位相差分回路102は、現時点のシンボル
の位相出力と、1つ前の過去のシンボルの位相出力との
位相差分をアナログ的に得て、位相差分出力を出力す
る。この位相差分出力は、判定回路104に供給されて
復調データが出力されるようになる。
【0005】判定回路104では、供給された位相差分
出力がπ/4に近い時はデータ「00」を出力し、供給
された位相差分出力が−π/4に近い時はデータ「1
0」を出力し、供給された位相差分出力が3π/4に近
い時はデータ「01」を出力し、供給された位相差分出
力が−3π/4に近い時はデータ「11」を出力する。
これにより、π/4シフトQPSKされた入力信号を復
調することができる。
出力がπ/4に近い時はデータ「00」を出力し、供給
された位相差分出力が−π/4に近い時はデータ「1
0」を出力し、供給された位相差分出力が3π/4に近
い時はデータ「01」を出力し、供給された位相差分出
力が−3π/4に近い時はデータ「11」を出力する。
これにより、π/4シフトQPSKされた入力信号を復
調することができる。
【0006】
【発明が解決しようとする課題】従来のπ/4シフトQ
PSK変調された入力信号を復調する復調回路において
は、回路規模が大きくなると云う欠点を有しており、特
に、位相検出回路100において現在のシンボルと過去
のシンボルとの複素共役との乗算処理を行う場合では、
複素乗算をDSP(digital signal processor)等によ
り行う必要がある。このため、回路規模が大きくなると
共に、コストが上昇するという問題点があった。
PSK変調された入力信号を復調する復調回路において
は、回路規模が大きくなると云う欠点を有しており、特
に、位相検出回路100において現在のシンボルと過去
のシンボルとの複素共役との乗算処理を行う場合では、
複素乗算をDSP(digital signal processor)等によ
り行う必要がある。このため、回路規模が大きくなると
共に、コストが上昇するという問題点があった。
【0007】そこで、本発明はデジタル論理手段を用い
て復調できるようにすることにより、構成を簡単化かつ
小型化することができると共に、低消費電力化すること
のできるπ/nシフトPSK復調器を提供することを目
的としている。
て復調できるようにすることにより、構成を簡単化かつ
小型化することができると共に、低消費電力化すること
のできるπ/nシフトPSK復調器を提供することを目
的としている。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明のπ/nシフトPSK復調器は、π/nシフ
トPSK変調された入力信号をハードリミットする手段
と、該π/nシフトPSK変調における最小単位の位相
シフト量を、π/n(nは2のべき乗)としたときに、
入力信号のシンボルレートの少なくとも2n倍のクロッ
クによりオーバサンプリングするサンプリング手段と、
該サンプリング手段でオーバサンプリングされたシンボ
ルを保持する第1保持手段と、前回オーバサンプリング
された1つ前のシンボルを保持する第2保持手段とから
なるシンボル保持手段と、前記第1保持手段に保持され
ている2nサンプルの各サンプルと、前記第2保持手段
に保持されている2nサンプルの各サンプルとの不一致
を検出することにより、前記第1保持手段において保持
されているシンボルと、前記第2保持手段において保持
されている1つ前のシンボル間の絶対位相差を演算する
第1演算手段と、前記第1保持手段に保持されている2
nサンプルの内の前半nサンプルあるいは後半nサンプ
ルの各サンプルと、前記第2保持手段に保持されている
2nサンプルの内の前半nサンプルあるいは後半nサン
プルの各サンプルとの論理演算を行い、その演算結果の
符号を前記絶対位相差の符号データとして出力する第2
演算手段と、前記第1演算手段から出力される前記絶対
位相差データと、前記第2演算手段から出力される前記
符号データとを合成し、合成された位相差データを判定
することにより復調データを出力する判定手段とを備え
ている。
に、本発明のπ/nシフトPSK復調器は、π/nシフ
トPSK変調された入力信号をハードリミットする手段
と、該π/nシフトPSK変調における最小単位の位相
シフト量を、π/n(nは2のべき乗)としたときに、
入力信号のシンボルレートの少なくとも2n倍のクロッ
クによりオーバサンプリングするサンプリング手段と、
該サンプリング手段でオーバサンプリングされたシンボ
ルを保持する第1保持手段と、前回オーバサンプリング
された1つ前のシンボルを保持する第2保持手段とから
なるシンボル保持手段と、前記第1保持手段に保持され
ている2nサンプルの各サンプルと、前記第2保持手段
に保持されている2nサンプルの各サンプルとの不一致
を検出することにより、前記第1保持手段において保持
されているシンボルと、前記第2保持手段において保持
されている1つ前のシンボル間の絶対位相差を演算する
第1演算手段と、前記第1保持手段に保持されている2
nサンプルの内の前半nサンプルあるいは後半nサンプ
ルの各サンプルと、前記第2保持手段に保持されている
2nサンプルの内の前半nサンプルあるいは後半nサン
プルの各サンプルとの論理演算を行い、その演算結果の
符号を前記絶対位相差の符号データとして出力する第2
演算手段と、前記第1演算手段から出力される前記絶対
位相差データと、前記第2演算手段から出力される前記
符号データとを合成し、合成された位相差データを判定
することにより復調データを出力する判定手段とを備え
ている。
【0009】また、上記π/nシフトPSK復調器にお
ける前記第1演算手段は、前記第1演算手段は、前記第
1保持手段に保持されている2nサンプルと、前記第2
保持手段に保持されている2nサンプルとの各サンプル
同士の排他的論和演算を行い、その演算結果のうちの”
1”の演算結果の数を積算すると共に、その積算値にπ
/(2n)を乗算することにより、前記絶対位相差を得
るようにしている。
ける前記第1演算手段は、前記第1演算手段は、前記第
1保持手段に保持されている2nサンプルと、前記第2
保持手段に保持されている2nサンプルとの各サンプル
同士の排他的論和演算を行い、その演算結果のうちの”
1”の演算結果の数を積算すると共に、その積算値にπ
/(2n)を乗算することにより、前記絶対位相差を得
るようにしている。
【0010】さらに、上記π/nシフトPSK復調器に
おける前記第2演算手段は、次に示すケース1ないしケ
ース4に示す演算を行うことにより、前記符号データを
出力するようにしている。 ケース1:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
であるときは、前記第1保持手段に保持されている前半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている前半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース2:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
であるときは、前記第1保持手段に保持されている後半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている後半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース3:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
であるときは、前記第1保持手段に保持されている後半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている前半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース4:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
であるときは、前記第1保持手段に保持されている前半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている後半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。
おける前記第2演算手段は、次に示すケース1ないしケ
ース4に示す演算を行うことにより、前記符号データを
出力するようにしている。 ケース1:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
であるときは、前記第1保持手段に保持されている前半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている前半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース2:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
であるときは、前記第1保持手段に保持されている後半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている後半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース3:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
であるときは、前記第1保持手段に保持されている後半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている前半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース4:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
であるときは、前記第1保持手段に保持されている前半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている後半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。
【0011】このような本発明によれば、デジタル論理
手段を用いて復調することができるため、簡単化かつ小
型化した構成のπ/nシフトPSK復調器とすることが
できる。また、π/nシフトPSK復調器の低消費電力
化を達成することができる。
手段を用いて復調することができるため、簡単化かつ小
型化した構成のπ/nシフトPSK復調器とすることが
できる。また、π/nシフトPSK復調器の低消費電力
化を達成することができる。
【0012】
【発明の実施の形態】本発明のπ/nシフトPSK復調
器の第1の実施の形態を示すブロック図を図1に示す。
ただし、図1には、本発明をπ/4シフトQPSK復調
器に適用した場合のブロック図を示している。この図に
おいて、1は入力信号をパルス波形に整形するハードリ
ミッタ、2はシンボルレートの8倍のクロックによりオ
ーバサンプリングされた8サンプルからなる1シンボル
分のシンボルが格納される第2シフトレジスタSH2、
3はオーバサンプリングされた8サンプルからなる1シ
ンボル前の過去のシンボルの1シンボル分が格納される
第1シフトレジスタSH1、4は第2シフトレジスタS
H2と第1シフトレジスタSH1にそれぞれ格納されて
いる8サンプルの各々対応するサンプルの排他的論理和
を演算するエクスクルーシブオア回路(XOR)であ
る。
器の第1の実施の形態を示すブロック図を図1に示す。
ただし、図1には、本発明をπ/4シフトQPSK復調
器に適用した場合のブロック図を示している。この図に
おいて、1は入力信号をパルス波形に整形するハードリ
ミッタ、2はシンボルレートの8倍のクロックによりオ
ーバサンプリングされた8サンプルからなる1シンボル
分のシンボルが格納される第2シフトレジスタSH2、
3はオーバサンプリングされた8サンプルからなる1シ
ンボル前の過去のシンボルの1シンボル分が格納される
第1シフトレジスタSH1、4は第2シフトレジスタS
H2と第1シフトレジスタSH1にそれぞれ格納されて
いる8サンプルの各々対応するサンプルの排他的論理和
を演算するエクスクルーシブオア回路(XOR)であ
る。
【0013】また、5はXOR4から出力される排他的
論理和出力の内の”1”のサンプルを積算して、その積
算値を出力する第1演算手段、6は第1演算手段5から
出力される積算値にπ/8を乗算することにより、第1
シフトレジスタSH1に格納されているシンボルに対す
る第2シフトレジスタSH2に格納されているシンボル
の絶対位相差を出力する位相シフトデータ出力回路であ
り、7は第2シフトレジスタSH2に格納されているシ
ンボルの前半の4サンプル、あるいは後半の4サンプル
の各サンプルから、第1シフトレジスタSH1に格納さ
れているシンボルの前半の4サンプル、あるいは後半の
4サンプルの対応する各サンプルを減算する第1減算
器、8は第1減算器7から出力される各サンプル同士の
減算値を積算する第2演算手段、9は第2演算手段8か
ら出力される積算値の”+”あるいは”−”の符号デー
タを出力する符号出力器である。
論理和出力の内の”1”のサンプルを積算して、その積
算値を出力する第1演算手段、6は第1演算手段5から
出力される積算値にπ/8を乗算することにより、第1
シフトレジスタSH1に格納されているシンボルに対す
る第2シフトレジスタSH2に格納されているシンボル
の絶対位相差を出力する位相シフトデータ出力回路であ
り、7は第2シフトレジスタSH2に格納されているシ
ンボルの前半の4サンプル、あるいは後半の4サンプル
の各サンプルから、第1シフトレジスタSH1に格納さ
れているシンボルの前半の4サンプル、あるいは後半の
4サンプルの対応する各サンプルを減算する第1減算
器、8は第1減算器7から出力される各サンプル同士の
減算値を積算する第2演算手段、9は第2演算手段8か
ら出力される積算値の”+”あるいは”−”の符号デー
タを出力する符号出力器である。
【0014】ここで、第1演算手段はアップカウンタ
で”1”の数をカウントすることで実現することがで
き、第2演算手段はプリセットアップダウンカウンタで
実現することができる。この際に、プリセットアップダ
ウンカウンタにあるオフセット値をカウント前にプリセ
ットし、第2シフトレジスタSH2の前半、あるいは後
半の4サンプルの”1”の数をアップカウントし、第1
シフトレジスタSH1の前半、あるいは後半の4サンプ
ルの”1”の数をダウンカウントする。ダウンカウンタ
の残った値がオフセット値より大きければ、”+”符号
を出力し、オフセット値より小さければ、”−”符号を
出力する。オフセットの値は、すべての場合において、
ダウンカウンタが負の値にならないように選択すれば、
どんな値でも良い。この4サンプル減算の場合、オフセ
ット値を”1000”(バイナリ)とするのが最も判定
を簡単に行えるようになり、符号を判定する時、MSB
の値だけで判定すれば良くなる(MSB:最上位ビッ
ト)。ただし、8サンプルごとに、オフセット値をプリ
セットアップダウンカウンタにプリセットする必要があ
る。
で”1”の数をカウントすることで実現することがで
き、第2演算手段はプリセットアップダウンカウンタで
実現することができる。この際に、プリセットアップダ
ウンカウンタにあるオフセット値をカウント前にプリセ
ットし、第2シフトレジスタSH2の前半、あるいは後
半の4サンプルの”1”の数をアップカウントし、第1
シフトレジスタSH1の前半、あるいは後半の4サンプ
ルの”1”の数をダウンカウントする。ダウンカウンタ
の残った値がオフセット値より大きければ、”+”符号
を出力し、オフセット値より小さければ、”−”符号を
出力する。オフセットの値は、すべての場合において、
ダウンカウンタが負の値にならないように選択すれば、
どんな値でも良い。この4サンプル減算の場合、オフセ
ット値を”1000”(バイナリ)とするのが最も判定
を簡単に行えるようになり、符号を判定する時、MSB
の値だけで判定すれば良くなる(MSB:最上位ビッ
ト)。ただし、8サンプルごとに、オフセット値をプリ
セットアップダウンカウンタにプリセットする必要があ
る。
【0015】さらにまた、10は位相シフトデータ出力
回路6から出力される絶対絶対位相差のデータと、符号
出力器9から出力される符号データを合成する合成器、
11はシンボルレートと入力信号の中心周波数foとの
位相オフセットを相殺するための第2減算器、12はシ
ンボルレートに対する入力信号の中心周波数foの位相
オフセットPHASE_ERR_foを出力する位相オフセット発生
手段、13は第2減算器11から出力される位相シフト
データに基づいて復調データを出力する判定回路であ
る。なお、この第2減算器11は第1減算器7と同じ手
法で実現することができる。
回路6から出力される絶対絶対位相差のデータと、符号
出力器9から出力される符号データを合成する合成器、
11はシンボルレートと入力信号の中心周波数foとの
位相オフセットを相殺するための第2減算器、12はシ
ンボルレートに対する入力信号の中心周波数foの位相
オフセットPHASE_ERR_foを出力する位相オフセット発生
手段、13は第2減算器11から出力される位相シフト
データに基づいて復調データを出力する判定回路であ
る。なお、この第2減算器11は第1減算器7と同じ手
法で実現することができる。
【0016】次に、図1に示すπ/4シフトQPSK復
調器の動作を図2ないし図5を参照しながら説明する。
ただし、図2は第2シフトレジスタSH2において、π
/4づつ位相が遅れたシンボルをサンプリングする態様
を示すタイミングチャートであり、図3は第2シフトレ
ジスタSH2の構成を示す図であり、図4は図2に示す
π/4づつ位相が遅れたシンボルをシンボルレートの8
倍のクロックでサンプリングしたときのサンプル値を示
す図表であり、図5は判定器13の動作を説明するため
の信号点配置を示す図である。
調器の動作を図2ないし図5を参照しながら説明する。
ただし、図2は第2シフトレジスタSH2において、π
/4づつ位相が遅れたシンボルをサンプリングする態様
を示すタイミングチャートであり、図3は第2シフトレ
ジスタSH2の構成を示す図であり、図4は図2に示す
π/4づつ位相が遅れたシンボルをシンボルレートの8
倍のクロックでサンプリングしたときのサンプル値を示
す図表であり、図5は判定器13の動作を説明するため
の信号点配置を示す図である。
【0017】π/4シフトQPSKにおいては、前記図
8に示すようにπ/4づつ位相偏移された8点の信号点
が存在している。このため、ハードリミッタ1から出力
される矩形状に整形された入力信号は、図2にX(t)
〜X(t−7π/4)として示す8通りの位相の入力信
号となる。このX(t)の一般式は次に示す(1)のよ
うになる。 X(t)=sin(θ(t))=sin(2πfot+φn) ・・・(1) ただし、foは入力信号の中心周波数、φnはπ/4シフ
トQPSK変調の規則で決められる位相量である。
8に示すようにπ/4づつ位相偏移された8点の信号点
が存在している。このため、ハードリミッタ1から出力
される矩形状に整形された入力信号は、図2にX(t)
〜X(t−7π/4)として示す8通りの位相の入力信
号となる。このX(t)の一般式は次に示す(1)のよ
うになる。 X(t)=sin(θ(t))=sin(2πfot+φn) ・・・(1) ただし、foは入力信号の中心周波数、φnはπ/4シフ
トQPSK変調の規則で決められる位相量である。
【0018】上記(1)式で示される入力信号が図3に
示す第2シフトレジスタSH2に供給され、クロック端
子に供給されたクロックによりサンプリングされるよう
になる。このクロックは、例えば、図2に示す1シンボ
ル周期の1/8周期、すなわちシンボルレートの8倍の
周波数のクロックとされており、図2に示す8つの時点
t1,t2,・・・,t8において、入力されたシンボル
がサンプリングされる。したがって、サンプル数は1シ
ンボル当たり8サンプルとなる。このサンプルのサンプ
ル値と、シンボルの入力初期位相の関係が図4に示され
ている。
示す第2シフトレジスタSH2に供給され、クロック端
子に供給されたクロックによりサンプリングされるよう
になる。このクロックは、例えば、図2に示す1シンボ
ル周期の1/8周期、すなわちシンボルレートの8倍の
周波数のクロックとされており、図2に示す8つの時点
t1,t2,・・・,t8において、入力されたシンボル
がサンプリングされる。したがって、サンプル数は1シ
ンボル当たり8サンプルとなる。このサンプルのサンプ
ル値と、シンボルの入力初期位相の関係が図4に示され
ている。
【0019】図4において、a〜hは、「0」から「−
7π/4」までの最小単位のシフト位相量をπ/4とす
るπ/4シフトQPSKが施された入力を示しており、
これらの位相シフトされた入力をそれぞれシンボルレー
トの8倍のクロックでサンプリングしたサンプルがbo
〜b7の8ビットで示されている。例えば、aに示す位
相シフト量が「0」とされた入力の場合は、サンプリン
グされた8ビットのサンプル値は「11110000」
となり、bに示す位相シフト量が「−π/4」とされた
入力の場合は、サンプリングされた8ビットのサンプル
値は「01111000」となり、cに示す位相シフト
量が「−2π/4」とされた入力の場合は、サンプリン
グされたサンプルは「00111100」となり、入力
信号の位相シフト量にしたがって「1」のサンプル値が
シフトされるようになる。
7π/4」までの最小単位のシフト位相量をπ/4とす
るπ/4シフトQPSKが施された入力を示しており、
これらの位相シフトされた入力をそれぞれシンボルレー
トの8倍のクロックでサンプリングしたサンプルがbo
〜b7の8ビットで示されている。例えば、aに示す位
相シフト量が「0」とされた入力の場合は、サンプリン
グされた8ビットのサンプル値は「11110000」
となり、bに示す位相シフト量が「−π/4」とされた
入力の場合は、サンプリングされた8ビットのサンプル
値は「01111000」となり、cに示す位相シフト
量が「−2π/4」とされた入力の場合は、サンプリン
グされたサンプルは「00111100」となり、入力
信号の位相シフト量にしたがって「1」のサンプル値が
シフトされるようになる。
【0020】そこで、現在入力されたシンボルの位相が
aとされていた時に、前回入力された過去のシンボルの
位相がbとされていた場合は、第2シフトレジスタSH
2には図4のa欄に示すビットb0〜b8が入力され、
第1シフトレジスタSH1には図4のb欄に示すビット
b0〜b8が入力されるようになる。そこで、第2シフ
トレジスタSH2の8ビットと、第1シフトレジスタS
H1の8ビットとを、ビットの位置毎に対応するビット
同士の排他的論理和をXOR4により算出する。する
と、XOR4からは「10001000」の8ビットの
データが並列に出力されるようになる。この際の現在入
力されたシンボルの位相と、前回入力されたシンボルと
の絶対位相差はπ/4であり、XOR4から出力される
データの「1」の数は2となる。ここで、排他的論理和
データの積算値をSUM_XORとして表すと、SUM_
XOR=2 となる。
aとされていた時に、前回入力された過去のシンボルの
位相がbとされていた場合は、第2シフトレジスタSH
2には図4のa欄に示すビットb0〜b8が入力され、
第1シフトレジスタSH1には図4のb欄に示すビット
b0〜b8が入力されるようになる。そこで、第2シフ
トレジスタSH2の8ビットと、第1シフトレジスタS
H1の8ビットとを、ビットの位置毎に対応するビット
同士の排他的論理和をXOR4により算出する。する
と、XOR4からは「10001000」の8ビットの
データが並列に出力されるようになる。この際の現在入
力されたシンボルの位相と、前回入力されたシンボルと
の絶対位相差はπ/4であり、XOR4から出力される
データの「1」の数は2となる。ここで、排他的論理和
データの積算値をSUM_XORとして表すと、SUM_
XOR=2 となる。
【0021】また、現在入力されたシンボルの位相がa
とされていた時に、前回入力された過去のシンボルの位
相がhとされていた場合は、第2シフトレジスタSH2
には図4のa欄に示すビットb0〜b8が入力され、第
1シフトレジスタSH1には図4のh欄に示すビットb
0〜b8が入力されるようになる。そこで、第2シフト
レジスタSH2の8ビットと、第1シフトレジスタSH
1の8ビットとを、ビットの位置毎に対応するビット同
士の排他的論理和をXOR4により算出すると、XOR
4からは「00010001」の8ビットのデータが並
列に出力されるようになる。この際の現在入力されたシ
ンボルの位相と、前回入力されたシンボルとの絶対位相
差もπ/4であり、XOR4から出力されるデータの
「1」の数も2となる。すなわち、SUM_XOR=2
となる。
とされていた時に、前回入力された過去のシンボルの位
相がhとされていた場合は、第2シフトレジスタSH2
には図4のa欄に示すビットb0〜b8が入力され、第
1シフトレジスタSH1には図4のh欄に示すビットb
0〜b8が入力されるようになる。そこで、第2シフト
レジスタSH2の8ビットと、第1シフトレジスタSH
1の8ビットとを、ビットの位置毎に対応するビット同
士の排他的論理和をXOR4により算出すると、XOR
4からは「00010001」の8ビットのデータが並
列に出力されるようになる。この際の現在入力されたシ
ンボルの位相と、前回入力されたシンボルとの絶対位相
差もπ/4であり、XOR4から出力されるデータの
「1」の数も2となる。すなわち、SUM_XOR=2
となる。
【0022】さらに、現在入力されたシンボルの位相が
cとされていた時に、前回入力された過去のシンボルの
位相がhとされていた場合は、第2シフトレジスタSH
2には図4のc欄に示すビットb0〜b8が入力され、
第1シフトレジスタSH1には図4のh欄に示すビット
b0〜b8が入力されるようになる。そこで、第2シフ
トレジスタSH2の8ビットと、第1シフトレジスタS
H1の8ビットとを、ビットの位置毎に対応するビット
同士の排他的論理和をXOR4により算出すると、XO
R4からは「11011101」の8ビットのデータが
並列に出力されるようになる。この際の現在入力された
シンボルの位相と、前回入力されたシンボルとの絶対位
相差は3π/4であり、XOR4から出力されるデータ
の「1」の数は6となる。すなわち、SUM_XOR=
6 となる。
cとされていた時に、前回入力された過去のシンボルの
位相がhとされていた場合は、第2シフトレジスタSH
2には図4のc欄に示すビットb0〜b8が入力され、
第1シフトレジスタSH1には図4のh欄に示すビット
b0〜b8が入力されるようになる。そこで、第2シフ
トレジスタSH2の8ビットと、第1シフトレジスタS
H1の8ビットとを、ビットの位置毎に対応するビット
同士の排他的論理和をXOR4により算出すると、XO
R4からは「11011101」の8ビットのデータが
並列に出力されるようになる。この際の現在入力された
シンボルの位相と、前回入力されたシンボルとの絶対位
相差は3π/4であり、XOR4から出力されるデータ
の「1」の数は6となる。すなわち、SUM_XOR=
6 となる。
【0023】このことから容易に理解できるように、現
在入力されたシンボルと前回入力されたシンボルとの絶
対位相差に応じた「1」の数がXOR4から出力される
ようになる。すなわち、XOR4から出力される「1」
の数を積算してSUM_XORを求めることにより、現
在入力されたシンボルと前回入力されたシンボルとの絶
対位相差を求めることができる。そこで、XOR4から
出力される「1」の数を第1演算手段5により積算して
SUM_XORを求め、積算値SUM_XORを位相シフ
トデータ出力回路6に供給することにより、第1演算手
段5から現在入力されたシンボルと前回入力されたシン
ボルとの絶対位相差データを出力するようにしている。
この積算は、3ビットのアップカウンタで実現すること
ができる。ただし、8クロックごとにリセットすること
が必要である。
在入力されたシンボルと前回入力されたシンボルとの絶
対位相差に応じた「1」の数がXOR4から出力される
ようになる。すなわち、XOR4から出力される「1」
の数を積算してSUM_XORを求めることにより、現
在入力されたシンボルと前回入力されたシンボルとの絶
対位相差を求めることができる。そこで、XOR4から
出力される「1」の数を第1演算手段5により積算して
SUM_XORを求め、積算値SUM_XORを位相シフ
トデータ出力回路6に供給することにより、第1演算手
段5から現在入力されたシンボルと前回入力されたシン
ボルとの絶対位相差データを出力するようにしている。
この積算は、3ビットのアップカウンタで実現すること
ができる。ただし、8クロックごとにリセットすること
が必要である。
【0024】この絶対位相差データ(PHASE_ERR_ABS)
は次に示す(2)式で表される。 PHASE_ERR_ABS=SUM_XOR*π/nsm ・・・(2) ただし、nsmは第1レジスタSH1あるいは第2レジ
スタSH2の出力ビット数(1シンボルのビット数)で
あり、上記の場合には「8」である。上記(2)式で示
される絶対位相差データは、第1演算手段5の出力が位
相シフトデータ出力回路6に供給されて、π/8が乗算
されることにより得られている。そして、位相シフトデ
ータ出力回路6から出力される絶対位相差データは合成
回路10に出力され、符号出力器9から出力された符号
データと合成される。このように、XOR4、第1演算
手段5、位相シフトデータ出力回路6により、現在のシ
ンボルと前回のシンボル間との位相シフト量が検出され
て、絶対位相差データが出力されることになる。
は次に示す(2)式で表される。 PHASE_ERR_ABS=SUM_XOR*π/nsm ・・・(2) ただし、nsmは第1レジスタSH1あるいは第2レジ
スタSH2の出力ビット数(1シンボルのビット数)で
あり、上記の場合には「8」である。上記(2)式で示
される絶対位相差データは、第1演算手段5の出力が位
相シフトデータ出力回路6に供給されて、π/8が乗算
されることにより得られている。そして、位相シフトデ
ータ出力回路6から出力される絶対位相差データは合成
回路10に出力され、符号出力器9から出力された符号
データと合成される。このように、XOR4、第1演算
手段5、位相シフトデータ出力回路6により、現在のシ
ンボルと前回のシンボル間との位相シフト量が検出され
て、絶対位相差データが出力されることになる。
【0025】一方、第2シフトレジスタSH2の前半4
ビット、あるいは後半4ビットから、第1シフトレジス
タSH1の前半4ビット、あるいは後半4ビットの対応
する各ビット同士を第1減算器7において減算する。減
算器7から出力される4ビット分の減算出力は第2演算
手段8に供給されて、減算出力が積算される。そして、
減算出力の積算値における+あるいは−の符号が符号検
出手段(sgn)9により検出される。このように第1
減算器7、第2演算手段8、符号検出手段9により、現
在のシンボルと前回のシンボルとの位相シフトの符号が
検出されている。
ビット、あるいは後半4ビットから、第1シフトレジス
タSH1の前半4ビット、あるいは後半4ビットの対応
する各ビット同士を第1減算器7において減算する。減
算器7から出力される4ビット分の減算出力は第2演算
手段8に供給されて、減算出力が積算される。そして、
減算出力の積算値における+あるいは−の符号が符号検
出手段(sgn)9により検出される。このように第1
減算器7、第2演算手段8、符号検出手段9により、現
在のシンボルと前回のシンボルとの位相シフトの符号が
検出されている。
【0026】この符号を検出する処理は、次に示す4つ
のケースの処理がある。以下、4つのケースの処理につ
いて説明する。 ケース1:第1シフトレジスタSH1から出力される前
回入力されたシンボルにおけるビットb0とビットb7
との論理積値が”0”で、かつ、第2シフトレジスタS
H2から出力される現在入力されたシンボルにおけるビ
ットb0とビットb7との論理積値が”0”の場合は、
第2シフトレジスタSH2から出力される前半4ビット
(b0〜b3)から、第1シフトレジスタSH1から出
力される前半4ビット(b0〜b3)を、対応するビッ
ト毎に第1減算器7において減算し、その減算値の和を
求める。この減算値の和をDIFFとすると、DIFFの符号が
位相シフト量の符号となる。
のケースの処理がある。以下、4つのケースの処理につ
いて説明する。 ケース1:第1シフトレジスタSH1から出力される前
回入力されたシンボルにおけるビットb0とビットb7
との論理積値が”0”で、かつ、第2シフトレジスタS
H2から出力される現在入力されたシンボルにおけるビ
ットb0とビットb7との論理積値が”0”の場合は、
第2シフトレジスタSH2から出力される前半4ビット
(b0〜b3)から、第1シフトレジスタSH1から出
力される前半4ビット(b0〜b3)を、対応するビッ
ト毎に第1減算器7において減算し、その減算値の和を
求める。この減算値の和をDIFFとすると、DIFFの符号が
位相シフト量の符号となる。
【0027】ここで、ケース1のDIFFは次の(3)式で
表されるようになる。
表されるようになる。
【数1】 ただし、SH1[j],SH2[j]は第1シフトレジスタSH1,
第2シフトレジスタSH2のj番目の出力ビット、ns
mは第1シフトレジスタSH1,第2シフトレジスタS
H2の出力ビット数(1シンボルのビット数)である。
上記(3)式の演算を4ビットのプリセットアップダウ
ンカウンタで実現する場合、オフセット値を”100
0”にし、最初の4クロックで第2シフトレジスタSH
2[0]〜SH2[3]の”1”の数をアップカウント
し、後の4クロックで第1シフトレジスタSH1[0]
〜SH1[3]の”1”の数をダウンカウントする。8
クロック後、カウンタのMSBが”1”なら、”+”を
出力し、MSBが”0”なら、”−”を出力するように
する。
第2シフトレジスタSH2のj番目の出力ビット、ns
mは第1シフトレジスタSH1,第2シフトレジスタS
H2の出力ビット数(1シンボルのビット数)である。
上記(3)式の演算を4ビットのプリセットアップダウ
ンカウンタで実現する場合、オフセット値を”100
0”にし、最初の4クロックで第2シフトレジスタSH
2[0]〜SH2[3]の”1”の数をアップカウント
し、後の4クロックで第1シフトレジスタSH1[0]
〜SH1[3]の”1”の数をダウンカウントする。8
クロック後、カウンタのMSBが”1”なら、”+”を
出力し、MSBが”0”なら、”−”を出力するように
する。
【0028】ケース2:第1シフトレジスタSH1から
出力される前回入力されたシンボルにおけるビットb0
とビットb7との論理積値が”1”で、かつ、第2シフ
トレジスタSH2から出力される現在入力されたシンボ
ルにおけるビットb0とビットb7との論理積値が”
1”の場合は、第2シフトレジスタSH2から出力され
る後半4ビット(b4〜b7)から、第1シフトレジス
タSH1から出力される後半4ビット(b4〜b7)
を、対応するビット毎に第1減算器7において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
出力される前回入力されたシンボルにおけるビットb0
とビットb7との論理積値が”1”で、かつ、第2シフ
トレジスタSH2から出力される現在入力されたシンボ
ルにおけるビットb0とビットb7との論理積値が”
1”の場合は、第2シフトレジスタSH2から出力され
る後半4ビット(b4〜b7)から、第1シフトレジス
タSH1から出力される後半4ビット(b4〜b7)
を、対応するビット毎に第1減算器7において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
【0029】ここで、ケース2のDIFFは次の(4)式で
表されるようになる。
表されるようになる。
【数2】 上記(4)式の演算をプリセットアップダウンカウンタ
で実現するには、プリセットアップダウンカウンタを”
1000”にプリセットし、前の4クロックで第2シフ
トレジスタSH2[4]〜SH2[7]の”1”の数を
アップカウントし、後の4クロックで第1シフトレジス
タSH1[4]〜SH1[7]の”1”の数をダウンカ
ウントする。8クロック後の符号判定はケース1と同じ
となる。
で実現するには、プリセットアップダウンカウンタを”
1000”にプリセットし、前の4クロックで第2シフ
トレジスタSH2[4]〜SH2[7]の”1”の数を
アップカウントし、後の4クロックで第1シフトレジス
タSH1[4]〜SH1[7]の”1”の数をダウンカ
ウントする。8クロック後の符号判定はケース1と同じ
となる。
【0030】ケース3:第1シフトレジスタSH1から
出力される前回入力されたシンボルにおけるビットb0
とビットb7との論理積値が”1”で、かつ、第2シフ
トレジスタSH2から出力される現在入力されたシンボ
ルにおけるビットb0とビットb7との論理積値が”
0”の場合は、第2シフトレジスタSH2から出力され
る後半4ビット(b4〜b7)から、第1シフトレジス
タSH1から出力される前半4ビット(b0〜b3)
を、対応するビット毎に第1減算器7において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
出力される前回入力されたシンボルにおけるビットb0
とビットb7との論理積値が”1”で、かつ、第2シフ
トレジスタSH2から出力される現在入力されたシンボ
ルにおけるビットb0とビットb7との論理積値が”
0”の場合は、第2シフトレジスタSH2から出力され
る後半4ビット(b4〜b7)から、第1シフトレジス
タSH1から出力される前半4ビット(b0〜b3)
を、対応するビット毎に第1減算器7において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
【0031】ここで、ケース3のDIFFは次の(5)式で
表されるようになる。
表されるようになる。
【数3】 上記(5)式の演算をプリセットアップダウンカウンタ
で実現するには、プリセットアップダウンカウンタを”
1000”にプリセットし、前の4クロックで第2シフ
トレジスタSH2[4]〜SH2[7]の中の”1”の
数をアップカウントし、後の4クロックで第1シフトレ
ジスタSH1[0]〜SH1[3]の中の”1”の数を
ダウンカウントする。符号判定はケース1と同じとな
る。
で実現するには、プリセットアップダウンカウンタを”
1000”にプリセットし、前の4クロックで第2シフ
トレジスタSH2[4]〜SH2[7]の中の”1”の
数をアップカウントし、後の4クロックで第1シフトレ
ジスタSH1[0]〜SH1[3]の中の”1”の数を
ダウンカウントする。符号判定はケース1と同じとな
る。
【0032】ケース4:第1シフトレジスタSH1から
出力される前回入力されたシンボルにおけるビットb0
とビットb7との論理積値が”0”で、かつ、第2シフ
トレジスタSH2から出力される現在入力されたシンボ
ルにおけるビットb0とビットb7との論理積値が”
1”の場合は、第2シフトレジスタSH2から出力され
る前半4ビット(b0〜b3)から、第1シフトレジス
タSH1から出力される後半4ビット(b4〜b7)
を、対応するビット毎に第1減算器7において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
出力される前回入力されたシンボルにおけるビットb0
とビットb7との論理積値が”0”で、かつ、第2シフ
トレジスタSH2から出力される現在入力されたシンボ
ルにおけるビットb0とビットb7との論理積値が”
1”の場合は、第2シフトレジスタSH2から出力され
る前半4ビット(b0〜b3)から、第1シフトレジス
タSH1から出力される後半4ビット(b4〜b7)
を、対応するビット毎に第1減算器7において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
【0033】ここで、ケース4のDIFFは次の(6)式で
表されるようになる。
表されるようになる。
【数4】 上記(6)式の演算をプリセットアップダウンカウンタ
で実現するには、プリセットアップダウンカウンタを”
1000”にプリセットし、前の4クロックで第2シフ
トレジスタSH2[0]〜SH2[3]の中の”1”の
数をアップカウントし、後の4クロックで第1シフトレ
ジスタSH1[4]〜SH1[7]の中の”1”の数を
ダウンカウントする。符号判定はケース1と同じとな
る。
で実現するには、プリセットアップダウンカウンタを”
1000”にプリセットし、前の4クロックで第2シフ
トレジスタSH2[0]〜SH2[3]の中の”1”の
数をアップカウントし、後の4クロックで第1シフトレ
ジスタSH1[4]〜SH1[7]の中の”1”の数を
ダウンカウントする。符号判定はケース1と同じとな
る。
【0034】上記したケース1ないしケース4に示す処
理をケースに応じて行うことにより、第2シフトレジス
タSH2においてサンプリングされた現在のシンボルの
サンプル値と、第1シフトレジスタSH1に格納されて
いる前回のシンボルのサンプル値とを用いて両シンボル
間の位相シフトの符号を決定することができる。決定さ
れた位相シフトの符号は、合成回路10に供給されて、
現在入力されたシンボルと前回入力されたシンボルとの
絶対位相差データに合成される。これにより、合成器1
0からは現在入力されたシンボルと前回入力されたシン
ボルとの符号付きの位相差データを出力することができ
る。さらに減算手段11によりシンボルレートRと中心
周波数foとの差による位相オフセットPHASE_ERR_foが
減じられた位相差データのディジタル値がいずれの信号
点であるかを判定することにより、π/4シフトQPS
K変調された入力信号の復調データを得ることができ
る。
理をケースに応じて行うことにより、第2シフトレジス
タSH2においてサンプリングされた現在のシンボルの
サンプル値と、第1シフトレジスタSH1に格納されて
いる前回のシンボルのサンプル値とを用いて両シンボル
間の位相シフトの符号を決定することができる。決定さ
れた位相シフトの符号は、合成回路10に供給されて、
現在入力されたシンボルと前回入力されたシンボルとの
絶対位相差データに合成される。これにより、合成器1
0からは現在入力されたシンボルと前回入力されたシン
ボルとの符号付きの位相差データを出力することができ
る。さらに減算手段11によりシンボルレートRと中心
周波数foとの差による位相オフセットPHASE_ERR_foが
減じられた位相差データのディジタル値がいずれの信号
点であるかを判定することにより、π/4シフトQPS
K変調された入力信号の復調データを得ることができ
る。
【0035】この判定は判定回路13において行われる
が、図5に示す±π/4,±3π/4の信号点のうちの
判定された信号点に対応する2ビットのディジタルデー
タが復調データとして出力される。例えば、π/4の信
号点と判定されたときには復調データ”00”が出力さ
れ、−3π/4の信号点と判定されたときには復調デー
タ”11”が出力されるようになる。なお、図5に示す
PHASE_ERRは上記符号付きの位相差データである。な
お、判定回路13には位相差データがディジタル値で供
給されるため、4つの信号点のいずれの位相差データで
あるかの判定を容易に行うことができる。
が、図5に示す±π/4,±3π/4の信号点のうちの
判定された信号点に対応する2ビットのディジタルデー
タが復調データとして出力される。例えば、π/4の信
号点と判定されたときには復調データ”00”が出力さ
れ、−3π/4の信号点と判定されたときには復調デー
タ”11”が出力されるようになる。なお、図5に示す
PHASE_ERRは上記符号付きの位相差データである。な
お、判定回路13には位相差データがディジタル値で供
給されるため、4つの信号点のいずれの位相差データで
あるかの判定を容易に行うことができる。
【0036】ところで、合成器10と判定回路13の間
には第2減算器11が挿入されている。この第2減算器
11は、シンボルレートRと入力信号の中心周波数fo
とが整数倍関係にない場合に、シンボル毎に加えられる
中心周波数foによる位相オフセットを除去する減算器
である。例えば、シンボルレートRが、R=192ksym
bol/sとされ、中心周波数foが、fo=10.8MHzと
されている場合は、位相オフセットPHASE_ERR_foは、 PHASE_ERR_fo=2*π*fo/R=π/2 となる。すなわち、シンボル毎にπ/2の位相オフセッ
トが与えられるので、この位相オフセットPHASE_ERR_fo
をオフセット発生器12により発生して減算器11に供
給することにより、位相オフセットを除去するようにし
ている。位相オフセットの除去を回路で実現する場合、
位相シフトデータ出力回路6と位相オフセット発生手段
12の位相差の共通項πを捨て、位相シフトデータ出力
回路6の乗算をレジスタのシフトで、減算器11の減算
はプリセットダウンカウンタで実現することができる。
には第2減算器11が挿入されている。この第2減算器
11は、シンボルレートRと入力信号の中心周波数fo
とが整数倍関係にない場合に、シンボル毎に加えられる
中心周波数foによる位相オフセットを除去する減算器
である。例えば、シンボルレートRが、R=192ksym
bol/sとされ、中心周波数foが、fo=10.8MHzと
されている場合は、位相オフセットPHASE_ERR_foは、 PHASE_ERR_fo=2*π*fo/R=π/2 となる。すなわち、シンボル毎にπ/2の位相オフセッ
トが与えられるので、この位相オフセットPHASE_ERR_fo
をオフセット発生器12により発生して減算器11に供
給することにより、位相オフセットを除去するようにし
ている。位相オフセットの除去を回路で実現する場合、
位相シフトデータ出力回路6と位相オフセット発生手段
12の位相差の共通項πを捨て、位相シフトデータ出力
回路6の乗算をレジスタのシフトで、減算器11の減算
はプリセットダウンカウンタで実現することができる。
【0037】なお、以上説明した第1の実施の形態にお
いては、第1シフトレジスタSH1に初期設定されるサ
ンプル値は、「11110000」とされる。また、前
記説明においてはシンボルをサンプリングするクロック
の周波数をシンボルレートの8倍としたが、これに限ら
れるものではなく、16倍、32倍、64倍、・・・と
することができる。このようにクロック周波数を上げて
いくと、耐雑音特性を向上することができる。なお、π
/nシフトPSK変調における最小単位の位相シフト量
がπ/nの場合は、シンボルレートRの少なくとも2n
倍のクロックとすればよい。
いては、第1シフトレジスタSH1に初期設定されるサ
ンプル値は、「11110000」とされる。また、前
記説明においてはシンボルをサンプリングするクロック
の周波数をシンボルレートの8倍としたが、これに限ら
れるものではなく、16倍、32倍、64倍、・・・と
することができる。このようにクロック周波数を上げて
いくと、耐雑音特性を向上することができる。なお、π
/nシフトPSK変調における最小単位の位相シフト量
がπ/nの場合は、シンボルレートRの少なくとも2n
倍のクロックとすればよい。
【0038】次に、本発明のπ/nシフトPSK復調器
の第2の実施の形態を示すブロック図を図7に示す。た
だし、図7には、本発明をπ/4シフトQPSK復調器
に適用した場合のブロック図を示している。なお、図1
と同符号で示すブロックは同一のブロックとされてい
る。この第2の実施の形態は、第1シフトレジスタSH
1に格納されている8ビットが、前回入力されたシンボ
ルに替えて固定されたシンボルに対応されている。この
固定されたシンボルの8サンプル値は第1シフトレジス
タSH1に、例えば、「11110000」として格納
されているが、図4に示す図表中に示された他の行のパ
ターンであってもよい。また、XOR4にはシンボルレ
ートの8倍のクロックでオーバサンプリングされた今回
入力されたシンボルの8ビットと、固定されたシンボル
の上記8ビットとが供給され、両シンボル間の絶対位相
差に応じた「1」の数がXOR4から出力される。
の第2の実施の形態を示すブロック図を図7に示す。た
だし、図7には、本発明をπ/4シフトQPSK復調器
に適用した場合のブロック図を示している。なお、図1
と同符号で示すブロックは同一のブロックとされてい
る。この第2の実施の形態は、第1シフトレジスタSH
1に格納されている8ビットが、前回入力されたシンボ
ルに替えて固定されたシンボルに対応されている。この
固定されたシンボルの8サンプル値は第1シフトレジス
タSH1に、例えば、「11110000」として格納
されているが、図4に示す図表中に示された他の行のパ
ターンであってもよい。また、XOR4にはシンボルレ
ートの8倍のクロックでオーバサンプリングされた今回
入力されたシンボルの8ビットと、固定されたシンボル
の上記8ビットとが供給され、両シンボル間の絶対位相
差に応じた「1」の数がXOR4から出力される。
【0039】すなわち、第1の実施の形態と同様にXO
R4から出力される「1」の数を積算してSUM_XO
Rを求めることにより、現在入力されたシンボルと固定
されたシンボルとの絶対位相差を求めることができる。
そこで、XOR4から出力される「1」の数を第1演算
手段5により積算してSUM_XORを求め、積算値S
UM_XORを位相シフトデータ出力回路6に供給する
ことにより、第1演算手段5から現在入力されたシンボ
ルと固定されたシンボルとの絶対位相差データを出力す
るようにしている。
R4から出力される「1」の数を積算してSUM_XO
Rを求めることにより、現在入力されたシンボルと固定
されたシンボルとの絶対位相差を求めることができる。
そこで、XOR4から出力される「1」の数を第1演算
手段5により積算してSUM_XORを求め、積算値S
UM_XORを位相シフトデータ出力回路6に供給する
ことにより、第1演算手段5から現在入力されたシンボ
ルと固定されたシンボルとの絶対位相差データを出力す
るようにしている。
【0040】この絶対位相差データ(PHASE_ERR_ABS)
は前記(2)式で表され、前記(2)式で示される絶対
位相差データは、第1演算手段5の出力を位相シフトデ
ータ出力回路6に供給されて、π/8が乗算されること
により得られている。そして、位相シフトデータ出力回
路6から出力される絶対位相差データは、合成回路10
に出力され、符号出力回路9から出力された符号データ
と合成される。このように、XOR4、第1演算手段
5、位相シフトデータ出力回路6により、現在のシンボ
ルと固定されたシンボルとの位相シフト量が検出され
て、絶対位相差データが出力されることになる。
は前記(2)式で表され、前記(2)式で示される絶対
位相差データは、第1演算手段5の出力を位相シフトデ
ータ出力回路6に供給されて、π/8が乗算されること
により得られている。そして、位相シフトデータ出力回
路6から出力される絶対位相差データは、合成回路10
に出力され、符号出力回路9から出力された符号データ
と合成される。このように、XOR4、第1演算手段
5、位相シフトデータ出力回路6により、現在のシンボ
ルと固定されたシンボルとの位相シフト量が検出され
て、絶対位相差データが出力されることになる。
【0041】一方、第2シフトレジスタSH2の前半4
ビット、あるいは後半4ビットから、第1シフトレジス
タSH1の前半4ビット、あるいは後半4ビットの対応
する各ビット同士を第1減算器7において減算する。減
算器7から出力される4ビット分の減算出力は第2演算
手段8に供給されて、ビット毎に出力される減算出力が
積算される。そして、減算出力の積算値における+ある
いは−の符号が符号検出手段(sgn)9により検出さ
れる。このように第1減算器7、第2演算手段8、符号
検出手段9により、現在のシンボルと固定されたシンボ
ルとの位相シフトの符号が検出されている。
ビット、あるいは後半4ビットから、第1シフトレジス
タSH1の前半4ビット、あるいは後半4ビットの対応
する各ビット同士を第1減算器7において減算する。減
算器7から出力される4ビット分の減算出力は第2演算
手段8に供給されて、ビット毎に出力される減算出力が
積算される。そして、減算出力の積算値における+ある
いは−の符号が符号検出手段(sgn)9により検出さ
れる。このように第1減算器7、第2演算手段8、符号
検出手段9により、現在のシンボルと固定されたシンボ
ルとの位相シフトの符号が検出されている。
【0042】この符号を検出する処理は、次に示す2つ
のケースの処理がある。以下、2つのケースの処理につ
いて説明する。 ケース1:第2シフトレジスタSH2から出力されるビ
ットb0とビットb7との論理積値が”0”の場合は、
第2シフトレジスタSH2から出力される前半4ビット
(b0〜b3)から、第1シフトレジスタSH1から出
力される固定されている前半4ビット「1111」を、
対応するビット毎に第1減算器7において減算し、その
減算値の和を求める。この減算値の和をDIFFとすると、
DIFFの符号が位相シフト量の符号となる。この場合、DI
FFの符号は常に負となり、入力信号は遅れ位相と検出さ
れる。なお、このケース1のDIFFは前記(3)式で表さ
れる。
のケースの処理がある。以下、2つのケースの処理につ
いて説明する。 ケース1:第2シフトレジスタSH2から出力されるビ
ットb0とビットb7との論理積値が”0”の場合は、
第2シフトレジスタSH2から出力される前半4ビット
(b0〜b3)から、第1シフトレジスタSH1から出
力される固定されている前半4ビット「1111」を、
対応するビット毎に第1減算器7において減算し、その
減算値の和を求める。この減算値の和をDIFFとすると、
DIFFの符号が位相シフト量の符号となる。この場合、DI
FFの符号は常に負となり、入力信号は遅れ位相と検出さ
れる。なお、このケース1のDIFFは前記(3)式で表さ
れる。
【0043】ケース2:第2シフトレジスタSH2から
出力されるビットb0とビットb7との論理積値が”
1”の場合は、第2シフトレジスタSH2から出力され
る後半4ビット(b4〜b7)から、第1シフトレジス
タSH1から出力される固定されている後半4ビット
「0000」を、対応するビット毎に第1減算器7にお
いて減算し、その減算値の和を求める。この減算値の和
をDIFFとすると、DIFFの符号が位相シフト量の符号とな
る。この場合、DIFFの符号は常に正となり、入力信号は
進み位相と検出される。なお、このケース2のDIFFは前
記(4)式で示される。
出力されるビットb0とビットb7との論理積値が”
1”の場合は、第2シフトレジスタSH2から出力され
る後半4ビット(b4〜b7)から、第1シフトレジス
タSH1から出力される固定されている後半4ビット
「0000」を、対応するビット毎に第1減算器7にお
いて減算し、その減算値の和を求める。この減算値の和
をDIFFとすると、DIFFの符号が位相シフト量の符号とな
る。この場合、DIFFの符号は常に正となり、入力信号は
進み位相と検出される。なお、このケース2のDIFFは前
記(4)式で示される。
【0044】上記したケース1あるいはケース2に示す
処理を行うことにより、第2シフトレジスタSH2にお
いてサンプリングされた現在のシンボルのサンプル値
と、第1シフトレジスタSH1に格納されている固定さ
れたシンボルに対応するサンプル値とを用いて両シンボ
ル間の位相シフトの符号を決定することができる。決定
された位相シフトの符号は、合成回路10に供給され
て、現在入力されたシンボルと固定されたシンボルとの
絶対位相差データに合成される。これにより、合成器1
0からは現在入力されたシンボルと固定されたシンボル
との符号付きの位相差データを出力することができる。
さらに減算手段11によりシンボルレートRと中心周波
数foとの差による位相オフセットPHASE_ERR_foが減じ
られる。
処理を行うことにより、第2シフトレジスタSH2にお
いてサンプリングされた現在のシンボルのサンプル値
と、第1シフトレジスタSH1に格納されている固定さ
れたシンボルに対応するサンプル値とを用いて両シンボ
ル間の位相シフトの符号を決定することができる。決定
された位相シフトの符号は、合成回路10に供給され
て、現在入力されたシンボルと固定されたシンボルとの
絶対位相差データに合成される。これにより、合成器1
0からは現在入力されたシンボルと固定されたシンボル
との符号付きの位相差データを出力することができる。
さらに減算手段11によりシンボルレートRと中心周波
数foとの差による位相オフセットPHASE_ERR_foが減じ
られる。
【0045】次いで、減算器11から出力される位相差
データから、前回入力されたシンボルの位相差データを
減算すれば、今回入力されたシンボルの位相差データを
得ることができる。この減算を行うのが、第3減算器1
5であり、第3減算器15には合成回路10からの位相
差データと、メモリ14により1シンボル分遅延された
前回入力されたシンボルの位相差データが供給されてい
る。そして、第3減算器15から出力される今回入力さ
れたシンボルの位相差データから、前回入力されたシン
ボルの位相差データを減算した位相差データのディジタ
ル値がいずれの信号点であるかを判定することにより、
π/4シフトQPSK変調された入力信号の復調データ
を得ることができる。
データから、前回入力されたシンボルの位相差データを
減算すれば、今回入力されたシンボルの位相差データを
得ることができる。この減算を行うのが、第3減算器1
5であり、第3減算器15には合成回路10からの位相
差データと、メモリ14により1シンボル分遅延された
前回入力されたシンボルの位相差データが供給されてい
る。そして、第3減算器15から出力される今回入力さ
れたシンボルの位相差データから、前回入力されたシン
ボルの位相差データを減算した位相差データのディジタ
ル値がいずれの信号点であるかを判定することにより、
π/4シフトQPSK変調された入力信号の復調データ
を得ることができる。
【0046】この判定は判定回路13において行われる
が、第1の実施の形態と同様に図5に示す±π/4,±
3π/4の信号点のうちの判定された信号点に対応する
2ビットのディジタルデータが復調データとして出力さ
れる。例えば、π/4の信号点と判定されたときには復
調データ”00”が出力され、−3π/4の信号点と判
定されたときには復調データ”11”が出力されるよう
になる。なお、合成器10とメモリ14の間に挿入され
た第2減算器11は、第1の実施の形態と同様にシンボ
ルレートRと入力信号の中心周波数foとが整数倍関係
にない場合に、シンボル毎に加えられる中心周波数fo
による位相オフセットを除去する減算器である。すなわ
ち、位相オフセットPHASE_ERR_foをオフセット発生器1
2により発生して減算器11に供給することにより、位
相オフセットを除去するようにしている。
が、第1の実施の形態と同様に図5に示す±π/4,±
3π/4の信号点のうちの判定された信号点に対応する
2ビットのディジタルデータが復調データとして出力さ
れる。例えば、π/4の信号点と判定されたときには復
調データ”00”が出力され、−3π/4の信号点と判
定されたときには復調データ”11”が出力されるよう
になる。なお、合成器10とメモリ14の間に挿入され
た第2減算器11は、第1の実施の形態と同様にシンボ
ルレートRと入力信号の中心周波数foとが整数倍関係
にない場合に、シンボル毎に加えられる中心周波数fo
による位相オフセットを除去する減算器である。すなわ
ち、位相オフセットPHASE_ERR_foをオフセット発生器1
2により発生して減算器11に供給することにより、位
相オフセットを除去するようにしている。
【0047】第2の実施の形態において第1シフトレジ
スタSH1に固定して設定されるサンプル値は、例えば
「11110000」とされるが、このサンプル値に限
定されるものではない。ただし、サンプル値を変更した
場合は、ケース1とケース2の符号の計算において、変
更されたサンプル値に対応する計算を行う必要がある。
また、前記説明においては入力されたシンボルをサンプ
リングするクロックの周波数をシンボルレートの8倍と
したが、16倍、32倍、64倍・・・とすることがで
きる。このように、クロック周波数を上げていくと耐雑
音特性を向上することができる。
スタSH1に固定して設定されるサンプル値は、例えば
「11110000」とされるが、このサンプル値に限
定されるものではない。ただし、サンプル値を変更した
場合は、ケース1とケース2の符号の計算において、変
更されたサンプル値に対応する計算を行う必要がある。
また、前記説明においては入力されたシンボルをサンプ
リングするクロックの周波数をシンボルレートの8倍と
したが、16倍、32倍、64倍・・・とすることがで
きる。このように、クロック周波数を上げていくと耐雑
音特性を向上することができる。
【0048】なお、π/nシフトPSK変調における最
小単位の位相シフト量がπ/nの場合は、シンボルレー
トRの少なくとも2n倍で、シンボルレートRの2のべ
き乗倍のクロックとする必要がある。また、第2の実施
の形態の第1演算手段5,位相シフトデータ出力回路
6,第2演算手段8,符号検出手段9,合成器10,減
算器11,位相オフセット発生手段12,判定回路1
3,減算器15は、第1の実施の形態の対応する回路と
同様の構成で実現することができる。
小単位の位相シフト量がπ/nの場合は、シンボルレー
トRの少なくとも2n倍で、シンボルレートRの2のべ
き乗倍のクロックとする必要がある。また、第2の実施
の形態の第1演算手段5,位相シフトデータ出力回路
6,第2演算手段8,符号検出手段9,合成器10,減
算器11,位相オフセット発生手段12,判定回路1
3,減算器15は、第1の実施の形態の対応する回路と
同様の構成で実現することができる。
【0049】以上説明した本発明の第1の実施の形態お
よび第2の実施の形態においては、π/4シフトQPS
K復調器として説明したが、本発明はπ/4シフトQP
SK復調器に限るものではなく、π/8シフトQPSK
復調器,π/16シフトQPSK復調器,・・・π/n
シフトQPSK復調器等に適用することができるもので
ある。ただし、nは2のべき乗である。さらに、以上説
明した第1の実施の形態および第2の実施の形態におい
ては、レジスタや各種論理ゲートにより復調器を簡易な
構成で構成することができる。
よび第2の実施の形態においては、π/4シフトQPS
K復調器として説明したが、本発明はπ/4シフトQP
SK復調器に限るものではなく、π/8シフトQPSK
復調器,π/16シフトQPSK復調器,・・・π/n
シフトQPSK復調器等に適用することができるもので
ある。ただし、nは2のべき乗である。さらに、以上説
明した第1の実施の形態および第2の実施の形態におい
ては、レジスタや各種論理ゲートにより復調器を簡易な
構成で構成することができる。
【0050】つぎに、前記した本発明に係るπ/nシフ
トPSK復調器の応用例を図6に示す。図6にはπ/n
シフトPSK復調器を待ち受け回路に適用した構成を示
している。この図に示す待ち受け回路は、例えばPHS
(Personal Handyphone System)において、所定のタイ
ミング毎に起動されて自分宛にメッセージが到来したか
否かを検出する回路である。前記したπ/nシフトPS
K復調器において復調されたデータは、パターンマッチ
ング回路20に供給される。パターンマッチング回路2
0では、復調データと予め既知とされたユニークワード
(UW)、チャンネル種類(CI)、可変データとされ
るDATA1,DATA2のパターンが記憶手段21か
ら読み出されて、そのパターンが一致するか否かが判定
される。ここで、パターンが一致したと判定されると、
起動信号がパターンマッチング回路20から出力され
て、例えばPHSの制御部に供給される。さらに、この
ときスリープ信号は解除される。
トPSK復調器の応用例を図6に示す。図6にはπ/n
シフトPSK復調器を待ち受け回路に適用した構成を示
している。この図に示す待ち受け回路は、例えばPHS
(Personal Handyphone System)において、所定のタイ
ミング毎に起動されて自分宛にメッセージが到来したか
否かを検出する回路である。前記したπ/nシフトPS
K復調器において復調されたデータは、パターンマッチ
ング回路20に供給される。パターンマッチング回路2
0では、復調データと予め既知とされたユニークワード
(UW)、チャンネル種類(CI)、可変データとされ
るDATA1,DATA2のパターンが記憶手段21か
ら読み出されて、そのパターンが一致するか否かが判定
される。ここで、パターンが一致したと判定されると、
起動信号がパターンマッチング回路20から出力され
て、例えばPHSの制御部に供給される。さらに、この
ときスリープ信号は解除される。
【0051】また、パターンが一致しない場合は、パタ
ーンマッチング回路20から起動信号は出力されず、ス
リープ信号が出力されて、待ち受け回路やPHSの制御
部がスリープ状態とされる。なお、ユニークワードは例
えば32ビット、チャンネル種類は4ビットとされ、い
ずれも固定のパターンとされる。また、例えばDATA
1は31ビット、DATA2は24ビットとされ、いず
れも可変可能なデータとされる。このDATA1は、呼
出サービス種類データやPS番号データから構成され
る。
ーンマッチング回路20から起動信号は出力されず、ス
リープ信号が出力されて、待ち受け回路やPHSの制御
部がスリープ状態とされる。なお、ユニークワードは例
えば32ビット、チャンネル種類は4ビットとされ、い
ずれも固定のパターンとされる。また、例えばDATA
1は31ビット、DATA2は24ビットとされ、いず
れも可変可能なデータとされる。このDATA1は、呼
出サービス種類データやPS番号データから構成され
る。
【0052】
【発明の効果】本発明は以上のように構成されているの
で、デジタル論理手段を用いて復調することができ、簡
単化かつ小型化した構成のπ/nシフトPSK復調器と
することができる。また、π/nシフトPSK復調器の
低消費電力化を達成することができる。
で、デジタル論理手段を用いて復調することができ、簡
単化かつ小型化した構成のπ/nシフトPSK復調器と
することができる。また、π/nシフトPSK復調器の
低消費電力化を達成することができる。
【図1】本発明のπ/4シフトQPSK復調器の第1の
実施の形態の構成を示すブロック図である。
実施の形態の構成を示すブロック図である。
【図2】本発明のπ/4シフトQPSK復調器における
第2シフトレジスタSH2において、π/4づつ位相が
遅れたシンボルをサンプリングする態様を示すタイミン
グチャートである。
第2シフトレジスタSH2において、π/4づつ位相が
遅れたシンボルをサンプリングする態様を示すタイミン
グチャートである。
【図3】本発明のπ/4シフトQPSK復調器における
第2シフトレジスタSH2を示す図である。
第2シフトレジスタSH2を示す図である。
【図4】図2に示すπ/4づつ位相が遅れたシンボルを
サンプリングしたときのサンプル値を示す図表である。
サンプリングしたときのサンプル値を示す図表である。
【図5】本発明のπ/4シフトQPSK復調器における
判定器の動作を説明するための信号点配置を示す図であ
る。
判定器の動作を説明するための信号点配置を示す図であ
る。
【図6】本発明のπ/4シフトQPSK復調器を待ち受
け回路に適用したときの構成を示す図である。
け回路に適用したときの構成を示す図である。
【図7】本発明のπ/4シフトQPSK復調器の第2の
実施の形態の構成を示すブロック図である。
実施の形態の構成を示すブロック図である。
【図8】π/4シフトQPSKの信号空間ダイアグラム
を示す図である。
を示す図である。
【図9】従来のπ/4シフトQPSKされた信号を復調
する復調回路の一例を示す図である。
する復調回路の一例を示す図である。
1 ハードリミッタ 2,3 シフトレジスタ 4 エクスクルーシブオア回路 5 第1演算手段 6 位相シフトデータ出力回路 7,11,15 減算器 8 第2演算手段 9 符号検出手段 10 合成器 12 位相オフセット発生手段 13 判定回路 14 メモリ
フロントページの続き (56)参考文献 特開 平5−191465(JP,A) 特開 平6−268559(JP,A) 特開 平10−93646(JP,A) 特開 平7−50699(JP,A) 特開 平6−46095(JP,A) 国際公開97/1908(WO,A1) (58)調査した分野(Int.Cl.7,DB名) H04L 27/22
Claims (3)
- 【請求項1】π/nシフトPSK変調された入力信号を
ハードリミットする手段と、 該π/nシフトPSK変調における最小単位の位相シフ
ト量を、π/n(nは2のべき乗)としたときに、入力
信号のシンボルレートの少なくとも2n倍のクロックに
よりオーバサンプリングするサンプリング手段と、 該サンプリング手段でオーバサンプリングされたシンボ
ルを保持する第1保持手段と、前回オーバサンプリング
された1つ前のシンボルを保持する第2保持手段とから
なるシンボル保持手段と、 前記第1保持手段に保持されている2nサンプルの各サ
ンプルと、前記第2保持手段に保持されている2nサン
プルの各サンプルとの不一致を検出することにより、前
記第1保持手段において保持されているシンボルと、前
記第2保持手段において保持されている1つ前のシンボ
ル間の絶対位相差を演算する第1演算手段と、 前記第1保持手段に保持されている2nサンプルの内の
前半nサンプルあるいは後半nサンプルの各サンプル
と、前記第2保持手段に保持されている2nサンプルの
内の前半nサンプルあるいは後半nサンプルの各サンプ
ルとの論理演算を行い、その演算結果の符号を前記絶対
位相差の符号データとして出力する第2演算手段と、 前記第1演算手段から出力される前記絶対位相差データ
と、前記第2演算手段から出力される前記符号データと
を合成し、合成された位相差データを判定することによ
り復調データを出力する判定手段とを、 備えることを特徴とするπ/nシフトPSK復調器。 - 【請求項2】 前記第1演算手段は、前記第1保持手段
に保持されている2nサンプルと、前記第2保持手段に
保持されている2nサンプルとの各サンプル同士の排他
的論和演算を行い、その演算結果のうちの”1”の演算
結果の数を積算すると共に、その積算値にπ/(2n)
を乗算することにより、前記絶対位相差を得るようにし
たことを特徴とする請求項1記載のπ/nシフトPSK
復調器。 - 【請求項3】 前記第2演算手段は、次に示すケース1
ないしケース4に示す演算を行うことにより、前記符号
データを出力するようにしたことを特徴とする請求項1
記載のπ/nシフトPSK復調器。 ケース1:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
であるときは、前記第1保持手段に保持されている前半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている前半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース2:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
であるときは、前記第1保持手段に保持されている後半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている後半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース3:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
であるときは、前記第1保持手段に保持されている後半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている前半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース4:前記第1保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”1”
で、かつ、前記第2保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”0”
であるときは、前記第1保持手段に保持されている前半
のnサンプルの各サンプルの論理値から、前記第2保持
手段に保持されている後半のnサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。
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