JP3300808B2 - π／ｎシフトＰＳＫ復調器 - Google Patents
π／ｎシフトＰＳＫ復調器Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
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- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2331—Demodulator circuits; Receiver circuits using non-coherent demodulation wherein the received signal is demodulated using one or more delayed versions of itself
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、π／ｎシフトＰＳ
Ｋ変調された信号をディジタル的な手法で復調するπ／
ｎシフトＰＳＫ復調器に関するものである。
Ｋ変調された信号をディジタル的な手法で復調するπ／
ｎシフトＰＳＫ復調器に関するものである。
【０００２】
【従来の技術】ディジタル変調方式において狭帯域化を
図る手法として、π／４シフトＱＰＳＫが知られてい
る。このπ／４シフトＱＰＳＫ（quadrature phase shi
ft keying）変調の特徴を次に上げると、まず、ナイキ
ストフィルタを用いて符号間干渉なく狭帯域化をはかる
ことができる。さらに、線形変調周波数利用効率が高い
点や、差動符号器と信号点マッピング回路を用いること
により、信号の位相軌跡が原点を通過しないように制御
されていると共に、包絡線変動がＱＰＳＫに比べて小さ
くされており、非線形性の影響を受けにくくされてい
る。このため、ＡＢ級の非線形増幅器の利用により、電
力効率を高めることができる。さらに、フェージングに
より受信波の位相変動がある場合でも、遅延検波が適用
でき、高速フェージングに強い特徴を有している。
図る手法として、π／４シフトＱＰＳＫが知られてい
る。このπ／４シフトＱＰＳＫ（quadrature phase shi
ft keying）変調の特徴を次に上げると、まず、ナイキ
ストフィルタを用いて符号間干渉なく狭帯域化をはかる
ことができる。さらに、線形変調周波数利用効率が高い
点や、差動符号器と信号点マッピング回路を用いること
により、信号の位相軌跡が原点を通過しないように制御
されていると共に、包絡線変動がＱＰＳＫに比べて小さ
くされており、非線形性の影響を受けにくくされてい
る。このため、ＡＢ級の非線形増幅器の利用により、電
力効率を高めることができる。さらに、フェージングに
より受信波の位相変動がある場合でも、遅延検波が適用
でき、高速フェージングに強い特徴を有している。
【０００３】このようなπ／４シフトＱＰＳＫの信号空
間ダイアグラムを図８に示す。ＱＰＳＫでは、位相変化
量は０，π／２，π，３π／２であり、位相がπ変化し
たときには信号の位相軌跡が原点を通過するので、帯域
制限をしたときの包絡線変動が大きくなる。これに対し
て、図８に示すように、π／４シフトＱＰＳＫでは、信
号の位相軌跡が原点を通過せず、包絡線変動が小さくな
るため、非線形性の影響を受けにくくなる。なお、π／
４シフトＱＰＳＫの信号点は、白丸で示す「０，±π／
２，π」のＱＰＳＫ信号点セット、および、π／４シフ
トされた黒丸で示す「±π／４，±３π／４」のＱＰＳ
Ｋ信号点セットから交互に選択され、位相シフトは±π
／４あるいは±３π／４に限定される。すなわち、最小
単位の位相シフト量はπ／４となる。
間ダイアグラムを図８に示す。ＱＰＳＫでは、位相変化
量は０，π／２，π，３π／２であり、位相がπ変化し
たときには信号の位相軌跡が原点を通過するので、帯域
制限をしたときの包絡線変動が大きくなる。これに対し
て、図８に示すように、π／４シフトＱＰＳＫでは、信
号の位相軌跡が原点を通過せず、包絡線変動が小さくな
るため、非線形性の影響を受けにくくなる。なお、π／
４シフトＱＰＳＫの信号点は、白丸で示す「０，±π／
２，π」のＱＰＳＫ信号点セット、および、π／４シフ
トされた黒丸で示す「±π／４，±３π／４」のＱＰＳ
Ｋ信号点セットから交互に選択され、位相シフトは±π
／４あるいは±３π／４に限定される。すなわち、最小
単位の位相シフト量はπ／４となる。
【０００４】次に、このようにπ／４シフトＱＰＳＫさ
れた入力信号を復調する従来の復調回路の一例を図９に
示す。この図において、受信信号は図示しない前段にお
いてＩＦ信号に変換され、受信ＩＦ信号となって位相検
出回路１００に供給される。位相検出回路１００におい
ては、局部発振器１０１からの局発信号により受信ＩＦ
信号の瞬時位相が検出され、その位相量が位相出力とし
て出力される。この位相出力は、位相差分回路１０２に
第１入力として供給されると共に、遅延回路１０３に供
給されて１シンボル周期分遅延される。この遅延回路１
０３の出力は位相差分回路１０２に第２入力として供給
されるため、位相差分回路１０２は、現時点のシンボル
の位相出力と、１つ前の過去のシンボルの位相出力との
位相差分をアナログ的に得て、位相差分出力を出力す
る。この位相差分出力は、判定回路１０４に供給されて
復調データが出力されるようになる。
れた入力信号を復調する従来の復調回路の一例を図９に
示す。この図において、受信信号は図示しない前段にお
いてＩＦ信号に変換され、受信ＩＦ信号となって位相検
出回路１００に供給される。位相検出回路１００におい
ては、局部発振器１０１からの局発信号により受信ＩＦ
信号の瞬時位相が検出され、その位相量が位相出力とし
て出力される。この位相出力は、位相差分回路１０２に
第１入力として供給されると共に、遅延回路１０３に供
給されて１シンボル周期分遅延される。この遅延回路１
０３の出力は位相差分回路１０２に第２入力として供給
されるため、位相差分回路１０２は、現時点のシンボル
の位相出力と、１つ前の過去のシンボルの位相出力との
位相差分をアナログ的に得て、位相差分出力を出力す
る。この位相差分出力は、判定回路１０４に供給されて
復調データが出力されるようになる。
【０００５】判定回路１０４では、供給された位相差分
出力がπ／４に近い時はデータ「００」を出力し、供給
された位相差分出力が−π／４に近い時はデータ「１
０」を出力し、供給された位相差分出力が３π／４に近
い時はデータ「０１」を出力し、供給された位相差分出
力が−３π／４に近い時はデータ「１１」を出力する。
これにより、π／４シフトＱＰＳＫされた入力信号を復
調することができる。
出力がπ／４に近い時はデータ「００」を出力し、供給
された位相差分出力が−π／４に近い時はデータ「１
０」を出力し、供給された位相差分出力が３π／４に近
い時はデータ「０１」を出力し、供給された位相差分出
力が−３π／４に近い時はデータ「１１」を出力する。
これにより、π／４シフトＱＰＳＫされた入力信号を復
調することができる。
【０００６】
【発明が解決しようとする課題】従来のπ／４シフトＱ
ＰＳＫ変調された入力信号を復調する復調回路において
は、回路規模が大きくなると云う欠点を有しており、特
に、位相検出回路１００において現在のシンボルと過去
のシンボルとの複素共役との乗算処理を行う場合では、
複素乗算をＤＳＰ（digital signal processor）等によ
り行う必要がある。このため、回路規模が大きくなると
共に、コストが上昇するという問題点があった。
ＰＳＫ変調された入力信号を復調する復調回路において
は、回路規模が大きくなると云う欠点を有しており、特
に、位相検出回路１００において現在のシンボルと過去
のシンボルとの複素共役との乗算処理を行う場合では、
複素乗算をＤＳＰ（digital signal processor）等によ
り行う必要がある。このため、回路規模が大きくなると
共に、コストが上昇するという問題点があった。
【０００７】そこで、本発明はデジタル論理手段を用い
て復調できるようにすることにより、構成を簡単化かつ
小型化することができると共に、低消費電力化すること
のできるπ／ｎシフトＰＳＫ復調器を提供することを目
的としている。
て復調できるようにすることにより、構成を簡単化かつ
小型化することができると共に、低消費電力化すること
のできるπ／ｎシフトＰＳＫ復調器を提供することを目
的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のπ／ｎシフトＰＳＫ復調器は、π／ｎシフ
トＰＳＫ変調された入力信号をハードリミットする手段
と、該π／ｎシフトＰＳＫ変調における最小単位の位相
シフト量を、π／ｎ（ｎは２のべき乗）としたときに、
入力信号のシンボルレートの少なくとも２ｎ倍のクロッ
クによりオーバサンプリングするサンプリング手段と、
該サンプリング手段でオーバサンプリングされたシンボ
ルを保持する第１保持手段と、前回オーバサンプリング
された１つ前のシンボルを保持する第２保持手段とから
なるシンボル保持手段と、前記第１保持手段に保持され
ている２ｎサンプルの各サンプルと、前記第２保持手段
に保持されている２ｎサンプルの各サンプルとの不一致
を検出することにより、前記第１保持手段において保持
されているシンボルと、前記第２保持手段において保持
されている１つ前のシンボル間の絶対位相差を演算する
第１演算手段と、前記第１保持手段に保持されている２
ｎサンプルの内の前半ｎサンプルあるいは後半ｎサンプ
ルの各サンプルと、前記第２保持手段に保持されている
２ｎサンプルの内の前半ｎサンプルあるいは後半ｎサン
プルの各サンプルとの論理演算を行い、その演算結果の
符号を前記絶対位相差の符号データとして出力する第２
演算手段と、前記第１演算手段から出力される前記絶対
位相差データと、前記第２演算手段から出力される前記
符号データとを合成し、合成された位相差データを判定
することにより復調データを出力する判定手段とを備え
ている。
に、本発明のπ／ｎシフトＰＳＫ復調器は、π／ｎシフ
トＰＳＫ変調された入力信号をハードリミットする手段
と、該π／ｎシフトＰＳＫ変調における最小単位の位相
シフト量を、π／ｎ（ｎは２のべき乗）としたときに、
入力信号のシンボルレートの少なくとも２ｎ倍のクロッ
クによりオーバサンプリングするサンプリング手段と、
該サンプリング手段でオーバサンプリングされたシンボ
ルを保持する第１保持手段と、前回オーバサンプリング
された１つ前のシンボルを保持する第２保持手段とから
なるシンボル保持手段と、前記第１保持手段に保持され
ている２ｎサンプルの各サンプルと、前記第２保持手段
に保持されている２ｎサンプルの各サンプルとの不一致
を検出することにより、前記第１保持手段において保持
されているシンボルと、前記第２保持手段において保持
されている１つ前のシンボル間の絶対位相差を演算する
第１演算手段と、前記第１保持手段に保持されている２
ｎサンプルの内の前半ｎサンプルあるいは後半ｎサンプ
ルの各サンプルと、前記第２保持手段に保持されている
２ｎサンプルの内の前半ｎサンプルあるいは後半ｎサン
プルの各サンプルとの論理演算を行い、その演算結果の
符号を前記絶対位相差の符号データとして出力する第２
演算手段と、前記第１演算手段から出力される前記絶対
位相差データと、前記第２演算手段から出力される前記
符号データとを合成し、合成された位相差データを判定
することにより復調データを出力する判定手段とを備え
ている。
【０００９】また、上記π／ｎシフトＰＳＫ復調器にお
ける前記第１演算手段は、前記第１演算手段は、前記第
１保持手段に保持されている２ｎサンプルと、前記第２
保持手段に保持されている２ｎサンプルとの各サンプル
同士の排他的論和演算を行い、その演算結果のうちの”
１”の演算結果の数を積算すると共に、その積算値にπ
／（２ｎ）を乗算することにより、前記絶対位相差を得
るようにしている。
ける前記第１演算手段は、前記第１演算手段は、前記第
１保持手段に保持されている２ｎサンプルと、前記第２
保持手段に保持されている２ｎサンプルとの各サンプル
同士の排他的論和演算を行い、その演算結果のうちの”
１”の演算結果の数を積算すると共に、その積算値にπ
／（２ｎ）を乗算することにより、前記絶対位相差を得
るようにしている。
【００１０】さらに、上記π／ｎシフトＰＳＫ復調器に
おける前記第２演算手段は、次に示すケース１ないしケ
ース４に示す演算を行うことにより、前記符号データを
出力するようにしている。 ケース１：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
であるときは、前記第１保持手段に保持されている前半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている前半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース２：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
であるときは、前記第１保持手段に保持されている後半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている後半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース３：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
であるときは、前記第１保持手段に保持されている後半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている前半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース４：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
であるときは、前記第１保持手段に保持されている前半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている後半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。
おける前記第２演算手段は、次に示すケース１ないしケ
ース４に示す演算を行うことにより、前記符号データを
出力するようにしている。 ケース１：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
であるときは、前記第１保持手段に保持されている前半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている前半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース２：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
であるときは、前記第１保持手段に保持されている後半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている後半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース３：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
であるときは、前記第１保持手段に保持されている後半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている前半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース４：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
であるときは、前記第１保持手段に保持されている前半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている後半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。
【００１１】このような本発明によれば、デジタル論理
手段を用いて復調することができるため、簡単化かつ小
型化した構成のπ／ｎシフトＰＳＫ復調器とすることが
できる。また、π／ｎシフトＰＳＫ復調器の低消費電力
化を達成することができる。
手段を用いて復調することができるため、簡単化かつ小
型化した構成のπ／ｎシフトＰＳＫ復調器とすることが
できる。また、π／ｎシフトＰＳＫ復調器の低消費電力
化を達成することができる。
【００１２】
【発明の実施の形態】本発明のπ／ｎシフトＰＳＫ復調
器の第１の実施の形態を示すブロック図を図１に示す。
ただし、図１には、本発明をπ／４シフトＱＰＳＫ復調
器に適用した場合のブロック図を示している。この図に
おいて、１は入力信号をパルス波形に整形するハードリ
ミッタ、２はシンボルレートの８倍のクロックによりオ
ーバサンプリングされた８サンプルからなる１シンボル
分のシンボルが格納される第２シフトレジスタＳＨ２、
３はオーバサンプリングされた８サンプルからなる１シ
ンボル前の過去のシンボルの１シンボル分が格納される
第１シフトレジスタＳＨ１、４は第２シフトレジスタＳ
Ｈ２と第１シフトレジスタＳＨ１にそれぞれ格納されて
いる８サンプルの各々対応するサンプルの排他的論理和
を演算するエクスクルーシブオア回路（ＸＯＲ）であ
る。
器の第１の実施の形態を示すブロック図を図１に示す。
ただし、図１には、本発明をπ／４シフトＱＰＳＫ復調
器に適用した場合のブロック図を示している。この図に
おいて、１は入力信号をパルス波形に整形するハードリ
ミッタ、２はシンボルレートの８倍のクロックによりオ
ーバサンプリングされた８サンプルからなる１シンボル
分のシンボルが格納される第２シフトレジスタＳＨ２、
３はオーバサンプリングされた８サンプルからなる１シ
ンボル前の過去のシンボルの１シンボル分が格納される
第１シフトレジスタＳＨ１、４は第２シフトレジスタＳ
Ｈ２と第１シフトレジスタＳＨ１にそれぞれ格納されて
いる８サンプルの各々対応するサンプルの排他的論理和
を演算するエクスクルーシブオア回路（ＸＯＲ）であ
る。
【００１３】また、５はＸＯＲ４から出力される排他的
論理和出力の内の”１”のサンプルを積算して、その積
算値を出力する第１演算手段、６は第１演算手段５から
出力される積算値にπ／８を乗算することにより、第１
シフトレジスタＳＨ１に格納されているシンボルに対す
る第２シフトレジスタＳＨ２に格納されているシンボル
の絶対位相差を出力する位相シフトデータ出力回路であ
り、７は第２シフトレジスタＳＨ２に格納されているシ
ンボルの前半の４サンプル、あるいは後半の４サンプル
の各サンプルから、第１シフトレジスタＳＨ１に格納さ
れているシンボルの前半の４サンプル、あるいは後半の
４サンプルの対応する各サンプルを減算する第１減算
器、８は第１減算器７から出力される各サンプル同士の
減算値を積算する第２演算手段、９は第２演算手段８か
ら出力される積算値の”＋”あるいは”−”の符号デー
タを出力する符号出力器である。
論理和出力の内の”１”のサンプルを積算して、その積
算値を出力する第１演算手段、６は第１演算手段５から
出力される積算値にπ／８を乗算することにより、第１
シフトレジスタＳＨ１に格納されているシンボルに対す
る第２シフトレジスタＳＨ２に格納されているシンボル
の絶対位相差を出力する位相シフトデータ出力回路であ
り、７は第２シフトレジスタＳＨ２に格納されているシ
ンボルの前半の４サンプル、あるいは後半の４サンプル
の各サンプルから、第１シフトレジスタＳＨ１に格納さ
れているシンボルの前半の４サンプル、あるいは後半の
４サンプルの対応する各サンプルを減算する第１減算
器、８は第１減算器７から出力される各サンプル同士の
減算値を積算する第２演算手段、９は第２演算手段８か
ら出力される積算値の”＋”あるいは”−”の符号デー
タを出力する符号出力器である。
【００１４】ここで、第１演算手段はアップカウンタ
で”１”の数をカウントすることで実現することがで
き、第２演算手段はプリセットアップダウンカウンタで
実現することができる。この際に、プリセットアップダ
ウンカウンタにあるオフセット値をカウント前にプリセ
ットし、第２シフトレジスタＳＨ２の前半、あるいは後
半の４サンプルの”１”の数をアップカウントし、第１
シフトレジスタＳＨ１の前半、あるいは後半の４サンプ
ルの”１”の数をダウンカウントする。ダウンカウンタ
の残った値がオフセット値より大きければ、”＋”符号
を出力し、オフセット値より小さければ、”−”符号を
出力する。オフセットの値は、すべての場合において、
ダウンカウンタが負の値にならないように選択すれば、
どんな値でも良い。この４サンプル減算の場合、オフセ
ット値を”１０００”（バイナリ）とするのが最も判定
を簡単に行えるようになり、符号を判定する時、ＭＳＢ
の値だけで判定すれば良くなる（ＭＳＢ：最上位ビッ
ト）。ただし、８サンプルごとに、オフセット値をプリ
セットアップダウンカウンタにプリセットする必要があ
る。
で”１”の数をカウントすることで実現することがで
き、第２演算手段はプリセットアップダウンカウンタで
実現することができる。この際に、プリセットアップダ
ウンカウンタにあるオフセット値をカウント前にプリセ
ットし、第２シフトレジスタＳＨ２の前半、あるいは後
半の４サンプルの”１”の数をアップカウントし、第１
シフトレジスタＳＨ１の前半、あるいは後半の４サンプ
ルの”１”の数をダウンカウントする。ダウンカウンタ
の残った値がオフセット値より大きければ、”＋”符号
を出力し、オフセット値より小さければ、”−”符号を
出力する。オフセットの値は、すべての場合において、
ダウンカウンタが負の値にならないように選択すれば、
どんな値でも良い。この４サンプル減算の場合、オフセ
ット値を”１０００”（バイナリ）とするのが最も判定
を簡単に行えるようになり、符号を判定する時、ＭＳＢ
の値だけで判定すれば良くなる（ＭＳＢ：最上位ビッ
ト）。ただし、８サンプルごとに、オフセット値をプリ
セットアップダウンカウンタにプリセットする必要があ
る。
【００１５】さらにまた、１０は位相シフトデータ出力
回路６から出力される絶対絶対位相差のデータと、符号
出力器９から出力される符号データを合成する合成器、
１１はシンボルレートと入力信号の中心周波数ｆｏとの
位相オフセットを相殺するための第２減算器、１２はシ
ンボルレートに対する入力信号の中心周波数ｆｏの位相
オフセットPHASE_ERR_foを出力する位相オフセット発生
手段、１３は第２減算器１１から出力される位相シフト
データに基づいて復調データを出力する判定回路であ
る。なお、この第２減算器１１は第１減算器７と同じ手
法で実現することができる。
回路６から出力される絶対絶対位相差のデータと、符号
出力器９から出力される符号データを合成する合成器、
１１はシンボルレートと入力信号の中心周波数ｆｏとの
位相オフセットを相殺するための第２減算器、１２はシ
ンボルレートに対する入力信号の中心周波数ｆｏの位相
オフセットPHASE_ERR_foを出力する位相オフセット発生
手段、１３は第２減算器１１から出力される位相シフト
データに基づいて復調データを出力する判定回路であ
る。なお、この第２減算器１１は第１減算器７と同じ手
法で実現することができる。
【００１６】次に、図１に示すπ／４シフトＱＰＳＫ復
調器の動作を図２ないし図５を参照しながら説明する。
ただし、図２は第２シフトレジスタＳＨ２において、π
／４づつ位相が遅れたシンボルをサンプリングする態様
を示すタイミングチャートであり、図３は第２シフトレ
ジスタＳＨ２の構成を示す図であり、図４は図２に示す
π／４づつ位相が遅れたシンボルをシンボルレートの８
倍のクロックでサンプリングしたときのサンプル値を示
す図表であり、図５は判定器１３の動作を説明するため
の信号点配置を示す図である。
調器の動作を図２ないし図５を参照しながら説明する。
ただし、図２は第２シフトレジスタＳＨ２において、π
／４づつ位相が遅れたシンボルをサンプリングする態様
を示すタイミングチャートであり、図３は第２シフトレ
ジスタＳＨ２の構成を示す図であり、図４は図２に示す
π／４づつ位相が遅れたシンボルをシンボルレートの８
倍のクロックでサンプリングしたときのサンプル値を示
す図表であり、図５は判定器１３の動作を説明するため
の信号点配置を示す図である。
【００１７】π／４シフトＱＰＳＫにおいては、前記図
８に示すようにπ／４づつ位相偏移された８点の信号点
が存在している。このため、ハードリミッタ１から出力
される矩形状に整形された入力信号は、図２にＸ（ｔ）
〜Ｘ（ｔ−７π／４）として示す８通りの位相の入力信
号となる。このＸ（ｔ）の一般式は次に示す（１）のよ
うになる。 Ｘ(t)＝sin(θ(t))＝sin(2πfot＋φn） ・・・（１） ただし、foは入力信号の中心周波数、φnはπ／４シフ
トＱＰＳＫ変調の規則で決められる位相量である。
８に示すようにπ／４づつ位相偏移された８点の信号点
が存在している。このため、ハードリミッタ１から出力
される矩形状に整形された入力信号は、図２にＸ（ｔ）
〜Ｘ（ｔ−７π／４）として示す８通りの位相の入力信
号となる。このＸ（ｔ）の一般式は次に示す（１）のよ
うになる。 Ｘ(t)＝sin(θ(t))＝sin(2πfot＋φn） ・・・（１） ただし、foは入力信号の中心周波数、φnはπ／４シフ
トＱＰＳＫ変調の規則で決められる位相量である。
【００１８】上記（１）式で示される入力信号が図３に
示す第２シフトレジスタＳＨ２に供給され、クロック端
子に供給されたクロックによりサンプリングされるよう
になる。このクロックは、例えば、図２に示す１シンボ
ル周期の１／８周期、すなわちシンボルレートの８倍の
周波数のクロックとされており、図２に示す８つの時点
t1，ｔ２，・・・，ｔ８において、入力されたシンボル
がサンプリングされる。したがって、サンプル数は１シ
ンボル当たり８サンプルとなる。このサンプルのサンプ
ル値と、シンボルの入力初期位相の関係が図４に示され
ている。
示す第２シフトレジスタＳＨ２に供給され、クロック端
子に供給されたクロックによりサンプリングされるよう
になる。このクロックは、例えば、図２に示す１シンボ
ル周期の１／８周期、すなわちシンボルレートの８倍の
周波数のクロックとされており、図２に示す８つの時点
t1，ｔ２，・・・，ｔ８において、入力されたシンボル
がサンプリングされる。したがって、サンプル数は１シ
ンボル当たり８サンプルとなる。このサンプルのサンプ
ル値と、シンボルの入力初期位相の関係が図４に示され
ている。
【００１９】図４において、ａ〜ｈは、「０」から「−
７π／４」までの最小単位のシフト位相量をπ／４とす
るπ／４シフトＱＰＳＫが施された入力を示しており、
これらの位相シフトされた入力をそれぞれシンボルレー
トの８倍のクロックでサンプリングしたサンプルがｂｏ
〜ｂ７の８ビットで示されている。例えば、ａに示す位
相シフト量が「０」とされた入力の場合は、サンプリン
グされた８ビットのサンプル値は「１１１１００００」
となり、ｂに示す位相シフト量が「−π／４」とされた
入力の場合は、サンプリングされた８ビットのサンプル
値は「０１１１１０００」となり、ｃに示す位相シフト
量が「−２π／４」とされた入力の場合は、サンプリン
グされたサンプルは「００１１１１００」となり、入力
信号の位相シフト量にしたがって「１」のサンプル値が
シフトされるようになる。
７π／４」までの最小単位のシフト位相量をπ／４とす
るπ／４シフトＱＰＳＫが施された入力を示しており、
これらの位相シフトされた入力をそれぞれシンボルレー
トの８倍のクロックでサンプリングしたサンプルがｂｏ
〜ｂ７の８ビットで示されている。例えば、ａに示す位
相シフト量が「０」とされた入力の場合は、サンプリン
グされた８ビットのサンプル値は「１１１１００００」
となり、ｂに示す位相シフト量が「−π／４」とされた
入力の場合は、サンプリングされた８ビットのサンプル
値は「０１１１１０００」となり、ｃに示す位相シフト
量が「−２π／４」とされた入力の場合は、サンプリン
グされたサンプルは「００１１１１００」となり、入力
信号の位相シフト量にしたがって「１」のサンプル値が
シフトされるようになる。
【００２０】そこで、現在入力されたシンボルの位相が
ａとされていた時に、前回入力された過去のシンボルの
位相がｂとされていた場合は、第２シフトレジスタＳＨ
２には図４のａ欄に示すビットｂ０〜ｂ８が入力され、
第１シフトレジスタＳＨ１には図４のｂ欄に示すビット
ｂ０〜ｂ８が入力されるようになる。そこで、第２シフ
トレジスタＳＨ２の８ビットと、第１シフトレジスタＳ
Ｈ１の８ビットとを、ビットの位置毎に対応するビット
同士の排他的論理和をＸＯＲ４により算出する。する
と、ＸＯＲ４からは「１０００１０００」の８ビットの
データが並列に出力されるようになる。この際の現在入
力されたシンボルの位相と、前回入力されたシンボルと
の絶対位相差はπ／４であり、ＸＯＲ４から出力される
データの「１」の数は２となる。ここで、排他的論理和
データの積算値をＳＵＭ_ＸＯＲとして表すと、ＳＵＭ_
ＸＯＲ＝２ となる。
ａとされていた時に、前回入力された過去のシンボルの
位相がｂとされていた場合は、第２シフトレジスタＳＨ
２には図４のａ欄に示すビットｂ０〜ｂ８が入力され、
第１シフトレジスタＳＨ１には図４のｂ欄に示すビット
ｂ０〜ｂ８が入力されるようになる。そこで、第２シフ
トレジスタＳＨ２の８ビットと、第１シフトレジスタＳ
Ｈ１の８ビットとを、ビットの位置毎に対応するビット
同士の排他的論理和をＸＯＲ４により算出する。する
と、ＸＯＲ４からは「１０００１０００」の８ビットの
データが並列に出力されるようになる。この際の現在入
力されたシンボルの位相と、前回入力されたシンボルと
の絶対位相差はπ／４であり、ＸＯＲ４から出力される
データの「１」の数は２となる。ここで、排他的論理和
データの積算値をＳＵＭ_ＸＯＲとして表すと、ＳＵＭ_
ＸＯＲ＝２ となる。
【００２１】また、現在入力されたシンボルの位相がａ
とされていた時に、前回入力された過去のシンボルの位
相がｈとされていた場合は、第２シフトレジスタＳＨ２
には図４のａ欄に示すビットｂ０〜ｂ８が入力され、第
１シフトレジスタＳＨ１には図４のｈ欄に示すビットｂ
０〜ｂ８が入力されるようになる。そこで、第２シフト
レジスタＳＨ２の８ビットと、第１シフトレジスタＳＨ
１の８ビットとを、ビットの位置毎に対応するビット同
士の排他的論理和をＸＯＲ４により算出すると、ＸＯＲ
４からは「０００１０００１」の８ビットのデータが並
列に出力されるようになる。この際の現在入力されたシ
ンボルの位相と、前回入力されたシンボルとの絶対位相
差もπ／４であり、ＸＯＲ４から出力されるデータの
「１」の数も２となる。すなわち、ＳＵＭ_ＸＯＲ＝２
となる。
とされていた時に、前回入力された過去のシンボルの位
相がｈとされていた場合は、第２シフトレジスタＳＨ２
には図４のａ欄に示すビットｂ０〜ｂ８が入力され、第
１シフトレジスタＳＨ１には図４のｈ欄に示すビットｂ
０〜ｂ８が入力されるようになる。そこで、第２シフト
レジスタＳＨ２の８ビットと、第１シフトレジスタＳＨ
１の８ビットとを、ビットの位置毎に対応するビット同
士の排他的論理和をＸＯＲ４により算出すると、ＸＯＲ
４からは「０００１０００１」の８ビットのデータが並
列に出力されるようになる。この際の現在入力されたシ
ンボルの位相と、前回入力されたシンボルとの絶対位相
差もπ／４であり、ＸＯＲ４から出力されるデータの
「１」の数も２となる。すなわち、ＳＵＭ_ＸＯＲ＝２
となる。
【００２２】さらに、現在入力されたシンボルの位相が
ｃとされていた時に、前回入力された過去のシンボルの
位相がｈとされていた場合は、第２シフトレジスタＳＨ
２には図４のｃ欄に示すビットｂ０〜ｂ８が入力され、
第１シフトレジスタＳＨ１には図４のｈ欄に示すビット
ｂ０〜ｂ８が入力されるようになる。そこで、第２シフ
トレジスタＳＨ２の８ビットと、第１シフトレジスタＳ
Ｈ１の８ビットとを、ビットの位置毎に対応するビット
同士の排他的論理和をＸＯＲ４により算出すると、ＸＯ
Ｒ４からは「１１０１１１０１」の８ビットのデータが
並列に出力されるようになる。この際の現在入力された
シンボルの位相と、前回入力されたシンボルとの絶対位
相差は３π／４であり、ＸＯＲ４から出力されるデータ
の「１」の数は６となる。すなわち、ＳＵＭ_ＸＯＲ＝
６ となる。
ｃとされていた時に、前回入力された過去のシンボルの
位相がｈとされていた場合は、第２シフトレジスタＳＨ
２には図４のｃ欄に示すビットｂ０〜ｂ８が入力され、
第１シフトレジスタＳＨ１には図４のｈ欄に示すビット
ｂ０〜ｂ８が入力されるようになる。そこで、第２シフ
トレジスタＳＨ２の８ビットと、第１シフトレジスタＳ
Ｈ１の８ビットとを、ビットの位置毎に対応するビット
同士の排他的論理和をＸＯＲ４により算出すると、ＸＯ
Ｒ４からは「１１０１１１０１」の８ビットのデータが
並列に出力されるようになる。この際の現在入力された
シンボルの位相と、前回入力されたシンボルとの絶対位
相差は３π／４であり、ＸＯＲ４から出力されるデータ
の「１」の数は６となる。すなわち、ＳＵＭ_ＸＯＲ＝
６ となる。
【００２３】このことから容易に理解できるように、現
在入力されたシンボルと前回入力されたシンボルとの絶
対位相差に応じた「１」の数がＸＯＲ４から出力される
ようになる。すなわち、ＸＯＲ４から出力される「１」
の数を積算してＳＵＭ_ＸＯＲを求めることにより、現
在入力されたシンボルと前回入力されたシンボルとの絶
対位相差を求めることができる。そこで、ＸＯＲ４から
出力される「１」の数を第１演算手段５により積算して
ＳＵＭ_ＸＯＲを求め、積算値ＳＵＭ_ＸＯＲを位相シフ
トデータ出力回路６に供給することにより、第１演算手
段５から現在入力されたシンボルと前回入力されたシン
ボルとの絶対位相差データを出力するようにしている。
この積算は、３ビットのアップカウンタで実現すること
ができる。ただし、８クロックごとにリセットすること
が必要である。
在入力されたシンボルと前回入力されたシンボルとの絶
対位相差に応じた「１」の数がＸＯＲ４から出力される
ようになる。すなわち、ＸＯＲ４から出力される「１」
の数を積算してＳＵＭ_ＸＯＲを求めることにより、現
在入力されたシンボルと前回入力されたシンボルとの絶
対位相差を求めることができる。そこで、ＸＯＲ４から
出力される「１」の数を第１演算手段５により積算して
ＳＵＭ_ＸＯＲを求め、積算値ＳＵＭ_ＸＯＲを位相シフ
トデータ出力回路６に供給することにより、第１演算手
段５から現在入力されたシンボルと前回入力されたシン
ボルとの絶対位相差データを出力するようにしている。
この積算は、３ビットのアップカウンタで実現すること
ができる。ただし、８クロックごとにリセットすること
が必要である。
【００２４】この絶対位相差データ（PHASE_ERR_ABS）
は次に示す（２）式で表される。 PHASE_ERR_ABS＝SUM_XOR*π/nsm ・・・（２） ただし、ｎｓｍは第１レジスタＳＨ１あるいは第２レジ
スタＳＨ２の出力ビット数（１シンボルのビット数）で
あり、上記の場合には「８」である。上記（２）式で示
される絶対位相差データは、第１演算手段５の出力が位
相シフトデータ出力回路６に供給されて、π／８が乗算
されることにより得られている。そして、位相シフトデ
ータ出力回路６から出力される絶対位相差データは合成
回路１０に出力され、符号出力器９から出力された符号
データと合成される。このように、ＸＯＲ４、第１演算
手段５、位相シフトデータ出力回路６により、現在のシ
ンボルと前回のシンボル間との位相シフト量が検出され
て、絶対位相差データが出力されることになる。
は次に示す（２）式で表される。 PHASE_ERR_ABS＝SUM_XOR*π/nsm ・・・（２） ただし、ｎｓｍは第１レジスタＳＨ１あるいは第２レジ
スタＳＨ２の出力ビット数（１シンボルのビット数）で
あり、上記の場合には「８」である。上記（２）式で示
される絶対位相差データは、第１演算手段５の出力が位
相シフトデータ出力回路６に供給されて、π／８が乗算
されることにより得られている。そして、位相シフトデ
ータ出力回路６から出力される絶対位相差データは合成
回路１０に出力され、符号出力器９から出力された符号
データと合成される。このように、ＸＯＲ４、第１演算
手段５、位相シフトデータ出力回路６により、現在のシ
ンボルと前回のシンボル間との位相シフト量が検出され
て、絶対位相差データが出力されることになる。
【００２５】一方、第２シフトレジスタＳＨ２の前半４
ビット、あるいは後半４ビットから、第１シフトレジス
タＳＨ１の前半４ビット、あるいは後半４ビットの対応
する各ビット同士を第１減算器７において減算する。減
算器７から出力される４ビット分の減算出力は第２演算
手段８に供給されて、減算出力が積算される。そして、
減算出力の積算値における＋あるいは−の符号が符号検
出手段（ｓｇｎ）９により検出される。このように第１
減算器７、第２演算手段８、符号検出手段９により、現
在のシンボルと前回のシンボルとの位相シフトの符号が
検出されている。
ビット、あるいは後半４ビットから、第１シフトレジス
タＳＨ１の前半４ビット、あるいは後半４ビットの対応
する各ビット同士を第１減算器７において減算する。減
算器７から出力される４ビット分の減算出力は第２演算
手段８に供給されて、減算出力が積算される。そして、
減算出力の積算値における＋あるいは−の符号が符号検
出手段（ｓｇｎ）９により検出される。このように第１
減算器７、第２演算手段８、符号検出手段９により、現
在のシンボルと前回のシンボルとの位相シフトの符号が
検出されている。
【００２６】この符号を検出する処理は、次に示す４つ
のケースの処理がある。以下、４つのケースの処理につ
いて説明する。 ケース１：第１シフトレジスタＳＨ１から出力される前
回入力されたシンボルにおけるビットｂ０とビットｂ７
との論理積値が”０”で、かつ、第２シフトレジスタＳ
Ｈ２から出力される現在入力されたシンボルにおけるビ
ットｂ０とビットｂ７との論理積値が”０”の場合は、
第２シフトレジスタＳＨ２から出力される前半４ビット
（ｂ０〜ｂ３）から、第１シフトレジスタＳＨ１から出
力される前半４ビット（ｂ０〜ｂ３）を、対応するビッ
ト毎に第１減算器７において減算し、その減算値の和を
求める。この減算値の和をDIFFとすると、DIFFの符号が
位相シフト量の符号となる。
のケースの処理がある。以下、４つのケースの処理につ
いて説明する。 ケース１：第１シフトレジスタＳＨ１から出力される前
回入力されたシンボルにおけるビットｂ０とビットｂ７
との論理積値が”０”で、かつ、第２シフトレジスタＳ
Ｈ２から出力される現在入力されたシンボルにおけるビ
ットｂ０とビットｂ７との論理積値が”０”の場合は、
第２シフトレジスタＳＨ２から出力される前半４ビット
（ｂ０〜ｂ３）から、第１シフトレジスタＳＨ１から出
力される前半４ビット（ｂ０〜ｂ３）を、対応するビッ
ト毎に第１減算器７において減算し、その減算値の和を
求める。この減算値の和をDIFFとすると、DIFFの符号が
位相シフト量の符号となる。
【００２７】ここで、ケース１のDIFFは次の（３）式で
表されるようになる。
表されるようになる。
【数１】 ただし、SH1[j],SH2[j]は第１シフトレジスタＳＨ１，
第２シフトレジスタＳＨ２のｊ番目の出力ビット、ｎｓ
ｍは第１シフトレジスタＳＨ１，第２シフトレジスタＳ
Ｈ２の出力ビット数（１シンボルのビット数）である。
上記（３）式の演算を４ビットのプリセットアップダウ
ンカウンタで実現する場合、オフセット値を”１００
０”にし、最初の４クロックで第２シフトレジスタＳＨ
２［０］〜ＳＨ２［３］の”１”の数をアップカウント
し、後の４クロックで第１シフトレジスタＳＨ１［０］
〜ＳＨ１［３］の”１”の数をダウンカウントする。８
クロック後、カウンタのＭＳＢが”１”なら、”＋”を
出力し、ＭＳＢが”０”なら、”−”を出力するように
する。
第２シフトレジスタＳＨ２のｊ番目の出力ビット、ｎｓ
ｍは第１シフトレジスタＳＨ１，第２シフトレジスタＳ
Ｈ２の出力ビット数（１シンボルのビット数）である。
上記（３）式の演算を４ビットのプリセットアップダウ
ンカウンタで実現する場合、オフセット値を”１００
０”にし、最初の４クロックで第２シフトレジスタＳＨ
２［０］〜ＳＨ２［３］の”１”の数をアップカウント
し、後の４クロックで第１シフトレジスタＳＨ１［０］
〜ＳＨ１［３］の”１”の数をダウンカウントする。８
クロック後、カウンタのＭＳＢが”１”なら、”＋”を
出力し、ＭＳＢが”０”なら、”−”を出力するように
する。
【００２８】ケース２：第１シフトレジスタＳＨ１から
出力される前回入力されたシンボルにおけるビットｂ０
とビットｂ７との論理積値が”１”で、かつ、第２シフ
トレジスタＳＨ２から出力される現在入力されたシンボ
ルにおけるビットｂ０とビットｂ７との論理積値が”
１”の場合は、第２シフトレジスタＳＨ２から出力され
る後半４ビット（ｂ４〜ｂ７）から、第１シフトレジス
タＳＨ１から出力される後半４ビット（ｂ４〜ｂ７）
を、対応するビット毎に第１減算器７において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
出力される前回入力されたシンボルにおけるビットｂ０
とビットｂ７との論理積値が”１”で、かつ、第２シフ
トレジスタＳＨ２から出力される現在入力されたシンボ
ルにおけるビットｂ０とビットｂ７との論理積値が”
１”の場合は、第２シフトレジスタＳＨ２から出力され
る後半４ビット（ｂ４〜ｂ７）から、第１シフトレジス
タＳＨ１から出力される後半４ビット（ｂ４〜ｂ７）
を、対応するビット毎に第１減算器７において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
【００２９】ここで、ケース２のDIFFは次の（４）式で
表されるようになる。
表されるようになる。
【数２】 上記（４）式の演算をプリセットアップダウンカウンタ
で実現するには、プリセットアップダウンカウンタを”
１０００”にプリセットし、前の４クロックで第２シフ
トレジスタＳＨ２［４］〜ＳＨ２［７］の”１”の数を
アップカウントし、後の４クロックで第１シフトレジス
タＳＨ１［４］〜ＳＨ１［７］の”１”の数をダウンカ
ウントする。８クロック後の符号判定はケース１と同じ
となる。
で実現するには、プリセットアップダウンカウンタを”
１０００”にプリセットし、前の４クロックで第２シフ
トレジスタＳＨ２［４］〜ＳＨ２［７］の”１”の数を
アップカウントし、後の４クロックで第１シフトレジス
タＳＨ１［４］〜ＳＨ１［７］の”１”の数をダウンカ
ウントする。８クロック後の符号判定はケース１と同じ
となる。
【００３０】ケース３：第１シフトレジスタＳＨ１から
出力される前回入力されたシンボルにおけるビットｂ０
とビットｂ７との論理積値が”１”で、かつ、第２シフ
トレジスタＳＨ２から出力される現在入力されたシンボ
ルにおけるビットｂ０とビットｂ７との論理積値が”
０”の場合は、第２シフトレジスタＳＨ２から出力され
る後半４ビット（ｂ４〜ｂ７）から、第１シフトレジス
タＳＨ１から出力される前半４ビット（ｂ０〜ｂ３）
を、対応するビット毎に第１減算器７において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
出力される前回入力されたシンボルにおけるビットｂ０
とビットｂ７との論理積値が”１”で、かつ、第２シフ
トレジスタＳＨ２から出力される現在入力されたシンボ
ルにおけるビットｂ０とビットｂ７との論理積値が”
０”の場合は、第２シフトレジスタＳＨ２から出力され
る後半４ビット（ｂ４〜ｂ７）から、第１シフトレジス
タＳＨ１から出力される前半４ビット（ｂ０〜ｂ３）
を、対応するビット毎に第１減算器７において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
【００３１】ここで、ケース３のDIFFは次の（５）式で
表されるようになる。
表されるようになる。
【数３】 上記（５）式の演算をプリセットアップダウンカウンタ
で実現するには、プリセットアップダウンカウンタを”
１０００”にプリセットし、前の４クロックで第２シフ
トレジスタＳＨ２［４］〜ＳＨ２［７］の中の”１”の
数をアップカウントし、後の４クロックで第１シフトレ
ジスタＳＨ１［０］〜ＳＨ１［３］の中の”１”の数を
ダウンカウントする。符号判定はケース１と同じとな
る。
で実現するには、プリセットアップダウンカウンタを”
１０００”にプリセットし、前の４クロックで第２シフ
トレジスタＳＨ２［４］〜ＳＨ２［７］の中の”１”の
数をアップカウントし、後の４クロックで第１シフトレ
ジスタＳＨ１［０］〜ＳＨ１［３］の中の”１”の数を
ダウンカウントする。符号判定はケース１と同じとな
る。
【００３２】ケース４：第１シフトレジスタＳＨ１から
出力される前回入力されたシンボルにおけるビットｂ０
とビットｂ７との論理積値が”０”で、かつ、第２シフ
トレジスタＳＨ２から出力される現在入力されたシンボ
ルにおけるビットｂ０とビットｂ７との論理積値が”
１”の場合は、第２シフトレジスタＳＨ２から出力され
る前半４ビット（ｂ０〜ｂ３）から、第１シフトレジス
タＳＨ１から出力される後半４ビット（ｂ４〜ｂ７）
を、対応するビット毎に第１減算器７において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
出力される前回入力されたシンボルにおけるビットｂ０
とビットｂ７との論理積値が”０”で、かつ、第２シフ
トレジスタＳＨ２から出力される現在入力されたシンボ
ルにおけるビットｂ０とビットｂ７との論理積値が”
１”の場合は、第２シフトレジスタＳＨ２から出力され
る前半４ビット（ｂ０〜ｂ３）から、第１シフトレジス
タＳＨ１から出力される後半４ビット（ｂ４〜ｂ７）
を、対応するビット毎に第１減算器７において減算し、
その減算値の和を求める。この減算値の和をDIFFとする
と、DIFFの符号が位相シフト量の符号となる。
【００３３】ここで、ケース４のDIFFは次の（６）式で
表されるようになる。
表されるようになる。
【数４】 上記（６）式の演算をプリセットアップダウンカウンタ
で実現するには、プリセットアップダウンカウンタを”
１０００”にプリセットし、前の４クロックで第２シフ
トレジスタＳＨ２［０］〜ＳＨ２［３］の中の”１”の
数をアップカウントし、後の４クロックで第１シフトレ
ジスタＳＨ１［４］〜ＳＨ１［７］の中の”１”の数を
ダウンカウントする。符号判定はケース１と同じとな
る。
で実現するには、プリセットアップダウンカウンタを”
１０００”にプリセットし、前の４クロックで第２シフ
トレジスタＳＨ２［０］〜ＳＨ２［３］の中の”１”の
数をアップカウントし、後の４クロックで第１シフトレ
ジスタＳＨ１［４］〜ＳＨ１［７］の中の”１”の数を
ダウンカウントする。符号判定はケース１と同じとな
る。
【００３４】上記したケース１ないしケース４に示す処
理をケースに応じて行うことにより、第２シフトレジス
タＳＨ２においてサンプリングされた現在のシンボルの
サンプル値と、第１シフトレジスタＳＨ１に格納されて
いる前回のシンボルのサンプル値とを用いて両シンボル
間の位相シフトの符号を決定することができる。決定さ
れた位相シフトの符号は、合成回路１０に供給されて、
現在入力されたシンボルと前回入力されたシンボルとの
絶対位相差データに合成される。これにより、合成器１
０からは現在入力されたシンボルと前回入力されたシン
ボルとの符号付きの位相差データを出力することができ
る。さらに減算手段１１によりシンボルレートＲと中心
周波数ｆｏとの差による位相オフセットPHASE_ERR_foが
減じられた位相差データのディジタル値がいずれの信号
点であるかを判定することにより、π／４シフトＱＰＳ
Ｋ変調された入力信号の復調データを得ることができ
る。
理をケースに応じて行うことにより、第２シフトレジス
タＳＨ２においてサンプリングされた現在のシンボルの
サンプル値と、第１シフトレジスタＳＨ１に格納されて
いる前回のシンボルのサンプル値とを用いて両シンボル
間の位相シフトの符号を決定することができる。決定さ
れた位相シフトの符号は、合成回路１０に供給されて、
現在入力されたシンボルと前回入力されたシンボルとの
絶対位相差データに合成される。これにより、合成器１
０からは現在入力されたシンボルと前回入力されたシン
ボルとの符号付きの位相差データを出力することができ
る。さらに減算手段１１によりシンボルレートＲと中心
周波数ｆｏとの差による位相オフセットPHASE_ERR_foが
減じられた位相差データのディジタル値がいずれの信号
点であるかを判定することにより、π／４シフトＱＰＳ
Ｋ変調された入力信号の復調データを得ることができ
る。
【００３５】この判定は判定回路１３において行われる
が、図５に示す±π／４，±３π／４の信号点のうちの
判定された信号点に対応する２ビットのディジタルデー
タが復調データとして出力される。例えば、π／４の信
号点と判定されたときには復調データ”００”が出力さ
れ、−３π／４の信号点と判定されたときには復調デー
タ”１１”が出力されるようになる。なお、図５に示す
PHASE_ERRは上記符号付きの位相差データである。な
お、判定回路１３には位相差データがディジタル値で供
給されるため、４つの信号点のいずれの位相差データで
あるかの判定を容易に行うことができる。
が、図５に示す±π／４，±３π／４の信号点のうちの
判定された信号点に対応する２ビットのディジタルデー
タが復調データとして出力される。例えば、π／４の信
号点と判定されたときには復調データ”００”が出力さ
れ、−３π／４の信号点と判定されたときには復調デー
タ”１１”が出力されるようになる。なお、図５に示す
PHASE_ERRは上記符号付きの位相差データである。な
お、判定回路１３には位相差データがディジタル値で供
給されるため、４つの信号点のいずれの位相差データで
あるかの判定を容易に行うことができる。
【００３６】ところで、合成器１０と判定回路１３の間
には第２減算器１１が挿入されている。この第２減算器
１１は、シンボルレートＲと入力信号の中心周波数ｆｏ
とが整数倍関係にない場合に、シンボル毎に加えられる
中心周波数ｆｏによる位相オフセットを除去する減算器
である。例えば、シンボルレートＲが、Ｒ＝１９２ksym
bol/sとされ、中心周波数ｆｏが、ｆｏ＝１０．８MHzと
されている場合は、位相オフセットPHASE_ERR_foは、 PHASE_ERR_fo＝２＊π＊ｆｏ／Ｒ＝π／２ となる。すなわち、シンボル毎にπ／２の位相オフセッ
トが与えられるので、この位相オフセットPHASE_ERR_fo
をオフセット発生器１２により発生して減算器１１に供
給することにより、位相オフセットを除去するようにし
ている。位相オフセットの除去を回路で実現する場合、
位相シフトデータ出力回路６と位相オフセット発生手段
１２の位相差の共通項πを捨て、位相シフトデータ出力
回路６の乗算をレジスタのシフトで、減算器１１の減算
はプリセットダウンカウンタで実現することができる。
には第２減算器１１が挿入されている。この第２減算器
１１は、シンボルレートＲと入力信号の中心周波数ｆｏ
とが整数倍関係にない場合に、シンボル毎に加えられる
中心周波数ｆｏによる位相オフセットを除去する減算器
である。例えば、シンボルレートＲが、Ｒ＝１９２ksym
bol/sとされ、中心周波数ｆｏが、ｆｏ＝１０．８MHzと
されている場合は、位相オフセットPHASE_ERR_foは、 PHASE_ERR_fo＝２＊π＊ｆｏ／Ｒ＝π／２ となる。すなわち、シンボル毎にπ／２の位相オフセッ
トが与えられるので、この位相オフセットPHASE_ERR_fo
をオフセット発生器１２により発生して減算器１１に供
給することにより、位相オフセットを除去するようにし
ている。位相オフセットの除去を回路で実現する場合、
位相シフトデータ出力回路６と位相オフセット発生手段
１２の位相差の共通項πを捨て、位相シフトデータ出力
回路６の乗算をレジスタのシフトで、減算器１１の減算
はプリセットダウンカウンタで実現することができる。
【００３７】なお、以上説明した第１の実施の形態にお
いては、第１シフトレジスタＳＨ１に初期設定されるサ
ンプル値は、「１１１１００００」とされる。また、前
記説明においてはシンボルをサンプリングするクロック
の周波数をシンボルレートの８倍としたが、これに限ら
れるものではなく、１６倍、３２倍、６４倍、・・・と
することができる。このようにクロック周波数を上げて
いくと、耐雑音特性を向上することができる。なお、π
／ｎシフトＰＳＫ変調における最小単位の位相シフト量
がπ／ｎの場合は、シンボルレートＲの少なくとも２ｎ
倍のクロックとすればよい。
いては、第１シフトレジスタＳＨ１に初期設定されるサ
ンプル値は、「１１１１００００」とされる。また、前
記説明においてはシンボルをサンプリングするクロック
の周波数をシンボルレートの８倍としたが、これに限ら
れるものではなく、１６倍、３２倍、６４倍、・・・と
することができる。このようにクロック周波数を上げて
いくと、耐雑音特性を向上することができる。なお、π
／ｎシフトＰＳＫ変調における最小単位の位相シフト量
がπ／ｎの場合は、シンボルレートＲの少なくとも２ｎ
倍のクロックとすればよい。
【００３８】次に、本発明のπ／ｎシフトＰＳＫ復調器
の第２の実施の形態を示すブロック図を図７に示す。た
だし、図７には、本発明をπ／４シフトＱＰＳＫ復調器
に適用した場合のブロック図を示している。なお、図１
と同符号で示すブロックは同一のブロックとされてい
る。この第２の実施の形態は、第１シフトレジスタＳＨ
１に格納されている８ビットが、前回入力されたシンボ
ルに替えて固定されたシンボルに対応されている。この
固定されたシンボルの８サンプル値は第１シフトレジス
タＳＨ１に、例えば、「１１１１００００」として格納
されているが、図４に示す図表中に示された他の行のパ
ターンであってもよい。また、ＸＯＲ４にはシンボルレ
ートの８倍のクロックでオーバサンプリングされた今回
入力されたシンボルの８ビットと、固定されたシンボル
の上記８ビットとが供給され、両シンボル間の絶対位相
差に応じた「１」の数がＸＯＲ４から出力される。
の第２の実施の形態を示すブロック図を図７に示す。た
だし、図７には、本発明をπ／４シフトＱＰＳＫ復調器
に適用した場合のブロック図を示している。なお、図１
と同符号で示すブロックは同一のブロックとされてい
る。この第２の実施の形態は、第１シフトレジスタＳＨ
１に格納されている８ビットが、前回入力されたシンボ
ルに替えて固定されたシンボルに対応されている。この
固定されたシンボルの８サンプル値は第１シフトレジス
タＳＨ１に、例えば、「１１１１００００」として格納
されているが、図４に示す図表中に示された他の行のパ
ターンであってもよい。また、ＸＯＲ４にはシンボルレ
ートの８倍のクロックでオーバサンプリングされた今回
入力されたシンボルの８ビットと、固定されたシンボル
の上記８ビットとが供給され、両シンボル間の絶対位相
差に応じた「１」の数がＸＯＲ４から出力される。
【００３９】すなわち、第１の実施の形態と同様にＸＯ
Ｒ４から出力される「１」の数を積算してＳＵＭ_ＸＯ
Ｒを求めることにより、現在入力されたシンボルと固定
されたシンボルとの絶対位相差を求めることができる。
そこで、ＸＯＲ４から出力される「１」の数を第１演算
手段５により積算してＳＵＭ_ＸＯＲを求め、積算値Ｓ
ＵＭ_ＸＯＲを位相シフトデータ出力回路６に供給する
ことにより、第１演算手段５から現在入力されたシンボ
ルと固定されたシンボルとの絶対位相差データを出力す
るようにしている。
Ｒ４から出力される「１」の数を積算してＳＵＭ_ＸＯ
Ｒを求めることにより、現在入力されたシンボルと固定
されたシンボルとの絶対位相差を求めることができる。
そこで、ＸＯＲ４から出力される「１」の数を第１演算
手段５により積算してＳＵＭ_ＸＯＲを求め、積算値Ｓ
ＵＭ_ＸＯＲを位相シフトデータ出力回路６に供給する
ことにより、第１演算手段５から現在入力されたシンボ
ルと固定されたシンボルとの絶対位相差データを出力す
るようにしている。
【００４０】この絶対位相差データ（PHASE_ERR_ABS）
は前記（２）式で表され、前記（２）式で示される絶対
位相差データは、第１演算手段５の出力を位相シフトデ
ータ出力回路６に供給されて、π／８が乗算されること
により得られている。そして、位相シフトデータ出力回
路６から出力される絶対位相差データは、合成回路１０
に出力され、符号出力回路９から出力された符号データ
と合成される。このように、ＸＯＲ４、第１演算手段
５、位相シフトデータ出力回路６により、現在のシンボ
ルと固定されたシンボルとの位相シフト量が検出され
て、絶対位相差データが出力されることになる。
は前記（２）式で表され、前記（２）式で示される絶対
位相差データは、第１演算手段５の出力を位相シフトデ
ータ出力回路６に供給されて、π／８が乗算されること
により得られている。そして、位相シフトデータ出力回
路６から出力される絶対位相差データは、合成回路１０
に出力され、符号出力回路９から出力された符号データ
と合成される。このように、ＸＯＲ４、第１演算手段
５、位相シフトデータ出力回路６により、現在のシンボ
ルと固定されたシンボルとの位相シフト量が検出され
て、絶対位相差データが出力されることになる。
【００４１】一方、第２シフトレジスタＳＨ２の前半４
ビット、あるいは後半４ビットから、第１シフトレジス
タＳＨ１の前半４ビット、あるいは後半４ビットの対応
する各ビット同士を第１減算器７において減算する。減
算器７から出力される４ビット分の減算出力は第２演算
手段８に供給されて、ビット毎に出力される減算出力が
積算される。そして、減算出力の積算値における＋ある
いは−の符号が符号検出手段（ｓｇｎ）９により検出さ
れる。このように第１減算器７、第２演算手段８、符号
検出手段９により、現在のシンボルと固定されたシンボ
ルとの位相シフトの符号が検出されている。
ビット、あるいは後半４ビットから、第１シフトレジス
タＳＨ１の前半４ビット、あるいは後半４ビットの対応
する各ビット同士を第１減算器７において減算する。減
算器７から出力される４ビット分の減算出力は第２演算
手段８に供給されて、ビット毎に出力される減算出力が
積算される。そして、減算出力の積算値における＋ある
いは−の符号が符号検出手段（ｓｇｎ）９により検出さ
れる。このように第１減算器７、第２演算手段８、符号
検出手段９により、現在のシンボルと固定されたシンボ
ルとの位相シフトの符号が検出されている。
【００４２】この符号を検出する処理は、次に示す２つ
のケースの処理がある。以下、２つのケースの処理につ
いて説明する。 ケース１：第２シフトレジスタＳＨ２から出力されるビ
ットｂ０とビットｂ７との論理積値が”０”の場合は、
第２シフトレジスタＳＨ２から出力される前半４ビット
（ｂ０〜ｂ３）から、第１シフトレジスタＳＨ１から出
力される固定されている前半４ビット「１１１１」を、
対応するビット毎に第１減算器７において減算し、その
減算値の和を求める。この減算値の和をDIFFとすると、
DIFFの符号が位相シフト量の符号となる。この場合、DI
FFの符号は常に負となり、入力信号は遅れ位相と検出さ
れる。なお、このケース１のDIFFは前記（３）式で表さ
れる。
のケースの処理がある。以下、２つのケースの処理につ
いて説明する。 ケース１：第２シフトレジスタＳＨ２から出力されるビ
ットｂ０とビットｂ７との論理積値が”０”の場合は、
第２シフトレジスタＳＨ２から出力される前半４ビット
（ｂ０〜ｂ３）から、第１シフトレジスタＳＨ１から出
力される固定されている前半４ビット「１１１１」を、
対応するビット毎に第１減算器７において減算し、その
減算値の和を求める。この減算値の和をDIFFとすると、
DIFFの符号が位相シフト量の符号となる。この場合、DI
FFの符号は常に負となり、入力信号は遅れ位相と検出さ
れる。なお、このケース１のDIFFは前記（３）式で表さ
れる。
【００４３】ケース２：第２シフトレジスタＳＨ２から
出力されるビットｂ０とビットｂ７との論理積値が”
１”の場合は、第２シフトレジスタＳＨ２から出力され
る後半４ビット（ｂ４〜ｂ７）から、第１シフトレジス
タＳＨ１から出力される固定されている後半４ビット
「００００」を、対応するビット毎に第１減算器７にお
いて減算し、その減算値の和を求める。この減算値の和
をDIFFとすると、DIFFの符号が位相シフト量の符号とな
る。この場合、DIFFの符号は常に正となり、入力信号は
進み位相と検出される。なお、このケース２のDIFFは前
記（４）式で示される。
出力されるビットｂ０とビットｂ７との論理積値が”
１”の場合は、第２シフトレジスタＳＨ２から出力され
る後半４ビット（ｂ４〜ｂ７）から、第１シフトレジス
タＳＨ１から出力される固定されている後半４ビット
「００００」を、対応するビット毎に第１減算器７にお
いて減算し、その減算値の和を求める。この減算値の和
をDIFFとすると、DIFFの符号が位相シフト量の符号とな
る。この場合、DIFFの符号は常に正となり、入力信号は
進み位相と検出される。なお、このケース２のDIFFは前
記（４）式で示される。
【００４４】上記したケース１あるいはケース２に示す
処理を行うことにより、第２シフトレジスタＳＨ２にお
いてサンプリングされた現在のシンボルのサンプル値
と、第１シフトレジスタＳＨ１に格納されている固定さ
れたシンボルに対応するサンプル値とを用いて両シンボ
ル間の位相シフトの符号を決定することができる。決定
された位相シフトの符号は、合成回路１０に供給され
て、現在入力されたシンボルと固定されたシンボルとの
絶対位相差データに合成される。これにより、合成器１
０からは現在入力されたシンボルと固定されたシンボル
との符号付きの位相差データを出力することができる。
さらに減算手段１１によりシンボルレートＲと中心周波
数ｆｏとの差による位相オフセットPHASE_ERR_foが減じ
られる。
処理を行うことにより、第２シフトレジスタＳＨ２にお
いてサンプリングされた現在のシンボルのサンプル値
と、第１シフトレジスタＳＨ１に格納されている固定さ
れたシンボルに対応するサンプル値とを用いて両シンボ
ル間の位相シフトの符号を決定することができる。決定
された位相シフトの符号は、合成回路１０に供給され
て、現在入力されたシンボルと固定されたシンボルとの
絶対位相差データに合成される。これにより、合成器１
０からは現在入力されたシンボルと固定されたシンボル
との符号付きの位相差データを出力することができる。
さらに減算手段１１によりシンボルレートＲと中心周波
数ｆｏとの差による位相オフセットPHASE_ERR_foが減じ
られる。
【００４５】次いで、減算器１１から出力される位相差
データから、前回入力されたシンボルの位相差データを
減算すれば、今回入力されたシンボルの位相差データを
得ることができる。この減算を行うのが、第３減算器１
５であり、第３減算器１５には合成回路１０からの位相
差データと、メモリ１４により１シンボル分遅延された
前回入力されたシンボルの位相差データが供給されてい
る。そして、第３減算器１５から出力される今回入力さ
れたシンボルの位相差データから、前回入力されたシン
ボルの位相差データを減算した位相差データのディジタ
ル値がいずれの信号点であるかを判定することにより、
π／４シフトＱＰＳＫ変調された入力信号の復調データ
を得ることができる。
データから、前回入力されたシンボルの位相差データを
減算すれば、今回入力されたシンボルの位相差データを
得ることができる。この減算を行うのが、第３減算器１
５であり、第３減算器１５には合成回路１０からの位相
差データと、メモリ１４により１シンボル分遅延された
前回入力されたシンボルの位相差データが供給されてい
る。そして、第３減算器１５から出力される今回入力さ
れたシンボルの位相差データから、前回入力されたシン
ボルの位相差データを減算した位相差データのディジタ
ル値がいずれの信号点であるかを判定することにより、
π／４シフトＱＰＳＫ変調された入力信号の復調データ
を得ることができる。
【００４６】この判定は判定回路１３において行われる
が、第１の実施の形態と同様に図５に示す±π／４，±
３π／４の信号点のうちの判定された信号点に対応する
２ビットのディジタルデータが復調データとして出力さ
れる。例えば、π／４の信号点と判定されたときには復
調データ”００”が出力され、−３π／４の信号点と判
定されたときには復調データ”１１”が出力されるよう
になる。なお、合成器１０とメモリ１４の間に挿入され
た第２減算器１１は、第１の実施の形態と同様にシンボ
ルレートＲと入力信号の中心周波数ｆｏとが整数倍関係
にない場合に、シンボル毎に加えられる中心周波数ｆｏ
による位相オフセットを除去する減算器である。すなわ
ち、位相オフセットPHASE_ERR_foをオフセット発生器１
２により発生して減算器１１に供給することにより、位
相オフセットを除去するようにしている。
が、第１の実施の形態と同様に図５に示す±π／４，±
３π／４の信号点のうちの判定された信号点に対応する
２ビットのディジタルデータが復調データとして出力さ
れる。例えば、π／４の信号点と判定されたときには復
調データ”００”が出力され、−３π／４の信号点と判
定されたときには復調データ”１１”が出力されるよう
になる。なお、合成器１０とメモリ１４の間に挿入され
た第２減算器１１は、第１の実施の形態と同様にシンボ
ルレートＲと入力信号の中心周波数ｆｏとが整数倍関係
にない場合に、シンボル毎に加えられる中心周波数ｆｏ
による位相オフセットを除去する減算器である。すなわ
ち、位相オフセットPHASE_ERR_foをオフセット発生器１
２により発生して減算器１１に供給することにより、位
相オフセットを除去するようにしている。
【００４７】第２の実施の形態において第１シフトレジ
スタＳＨ１に固定して設定されるサンプル値は、例えば
「１１１１００００」とされるが、このサンプル値に限
定されるものではない。ただし、サンプル値を変更した
場合は、ケース１とケース２の符号の計算において、変
更されたサンプル値に対応する計算を行う必要がある。
また、前記説明においては入力されたシンボルをサンプ
リングするクロックの周波数をシンボルレートの８倍と
したが、１６倍、３２倍、６４倍・・・とすることがで
きる。このように、クロック周波数を上げていくと耐雑
音特性を向上することができる。
スタＳＨ１に固定して設定されるサンプル値は、例えば
「１１１１００００」とされるが、このサンプル値に限
定されるものではない。ただし、サンプル値を変更した
場合は、ケース１とケース２の符号の計算において、変
更されたサンプル値に対応する計算を行う必要がある。
また、前記説明においては入力されたシンボルをサンプ
リングするクロックの周波数をシンボルレートの８倍と
したが、１６倍、３２倍、６４倍・・・とすることがで
きる。このように、クロック周波数を上げていくと耐雑
音特性を向上することができる。
【００４８】なお、π／ｎシフトＰＳＫ変調における最
小単位の位相シフト量がπ／ｎの場合は、シンボルレー
トＲの少なくとも２ｎ倍で、シンボルレートＲの２のべ
き乗倍のクロックとする必要がある。また、第２の実施
の形態の第１演算手段５，位相シフトデータ出力回路
６，第２演算手段８，符号検出手段９，合成器１０，減
算器１１，位相オフセット発生手段１２，判定回路１
３，減算器１５は、第１の実施の形態の対応する回路と
同様の構成で実現することができる。
小単位の位相シフト量がπ／ｎの場合は、シンボルレー
トＲの少なくとも２ｎ倍で、シンボルレートＲの２のべ
き乗倍のクロックとする必要がある。また、第２の実施
の形態の第１演算手段５，位相シフトデータ出力回路
６，第２演算手段８，符号検出手段９，合成器１０，減
算器１１，位相オフセット発生手段１２，判定回路１
３，減算器１５は、第１の実施の形態の対応する回路と
同様の構成で実現することができる。
【００４９】以上説明した本発明の第１の実施の形態お
よび第２の実施の形態においては、π／４シフトＱＰＳ
Ｋ復調器として説明したが、本発明はπ／４シフトＱＰ
ＳＫ復調器に限るものではなく、π／８シフトＱＰＳＫ
復調器，π／１６シフトＱＰＳＫ復調器，・・・π／ｎ
シフトＱＰＳＫ復調器等に適用することができるもので
ある。ただし、ｎは２のべき乗である。さらに、以上説
明した第１の実施の形態および第２の実施の形態におい
ては、レジスタや各種論理ゲートにより復調器を簡易な
構成で構成することができる。
よび第２の実施の形態においては、π／４シフトＱＰＳ
Ｋ復調器として説明したが、本発明はπ／４シフトＱＰ
ＳＫ復調器に限るものではなく、π／８シフトＱＰＳＫ
復調器，π／１６シフトＱＰＳＫ復調器，・・・π／ｎ
シフトＱＰＳＫ復調器等に適用することができるもので
ある。ただし、ｎは２のべき乗である。さらに、以上説
明した第１の実施の形態および第２の実施の形態におい
ては、レジスタや各種論理ゲートにより復調器を簡易な
構成で構成することができる。
【００５０】つぎに、前記した本発明に係るπ／ｎシフ
トＰＳＫ復調器の応用例を図６に示す。図６にはπ／ｎ
シフトＰＳＫ復調器を待ち受け回路に適用した構成を示
している。この図に示す待ち受け回路は、例えばＰＨＳ
（Personal Handyphone System）において、所定のタイ
ミング毎に起動されて自分宛にメッセージが到来したか
否かを検出する回路である。前記したπ／ｎシフトＰＳ
Ｋ復調器において復調されたデータは、パターンマッチ
ング回路２０に供給される。パターンマッチング回路２
０では、復調データと予め既知とされたユニークワード
（ＵＷ）、チャンネル種類（ＣＩ）、可変データとされ
るＤＡＴＡ１，ＤＡＴＡ２のパターンが記憶手段２１か
ら読み出されて、そのパターンが一致するか否かが判定
される。ここで、パターンが一致したと判定されると、
起動信号がパターンマッチング回路２０から出力され
て、例えばＰＨＳの制御部に供給される。さらに、この
ときスリープ信号は解除される。
トＰＳＫ復調器の応用例を図６に示す。図６にはπ／ｎ
シフトＰＳＫ復調器を待ち受け回路に適用した構成を示
している。この図に示す待ち受け回路は、例えばＰＨＳ
（Personal Handyphone System）において、所定のタイ
ミング毎に起動されて自分宛にメッセージが到来したか
否かを検出する回路である。前記したπ／ｎシフトＰＳ
Ｋ復調器において復調されたデータは、パターンマッチ
ング回路２０に供給される。パターンマッチング回路２
０では、復調データと予め既知とされたユニークワード
（ＵＷ）、チャンネル種類（ＣＩ）、可変データとされ
るＤＡＴＡ１，ＤＡＴＡ２のパターンが記憶手段２１か
ら読み出されて、そのパターンが一致するか否かが判定
される。ここで、パターンが一致したと判定されると、
起動信号がパターンマッチング回路２０から出力され
て、例えばＰＨＳの制御部に供給される。さらに、この
ときスリープ信号は解除される。
【００５１】また、パターンが一致しない場合は、パタ
ーンマッチング回路２０から起動信号は出力されず、ス
リープ信号が出力されて、待ち受け回路やＰＨＳの制御
部がスリープ状態とされる。なお、ユニークワードは例
えば３２ビット、チャンネル種類は４ビットとされ、い
ずれも固定のパターンとされる。また、例えばＤＡＴＡ
１は３１ビット、ＤＡＴＡ２は２４ビットとされ、いず
れも可変可能なデータとされる。このＤＡＴＡ１は、呼
出サービス種類データやＰＳ番号データから構成され
る。
ーンマッチング回路２０から起動信号は出力されず、ス
リープ信号が出力されて、待ち受け回路やＰＨＳの制御
部がスリープ状態とされる。なお、ユニークワードは例
えば３２ビット、チャンネル種類は４ビットとされ、い
ずれも固定のパターンとされる。また、例えばＤＡＴＡ
１は３１ビット、ＤＡＴＡ２は２４ビットとされ、いず
れも可変可能なデータとされる。このＤＡＴＡ１は、呼
出サービス種類データやＰＳ番号データから構成され
る。
【００５２】
【発明の効果】本発明は以上のように構成されているの
で、デジタル論理手段を用いて復調することができ、簡
単化かつ小型化した構成のπ／ｎシフトＰＳＫ復調器と
することができる。また、π／ｎシフトＰＳＫ復調器の
低消費電力化を達成することができる。
で、デジタル論理手段を用いて復調することができ、簡
単化かつ小型化した構成のπ／ｎシフトＰＳＫ復調器と
することができる。また、π／ｎシフトＰＳＫ復調器の
低消費電力化を達成することができる。
【図１】本発明のπ／４シフトＱＰＳＫ復調器の第１の
実施の形態の構成を示すブロック図である。
実施の形態の構成を示すブロック図である。
【図２】本発明のπ／４シフトＱＰＳＫ復調器における
第２シフトレジスタＳＨ２において、π／４づつ位相が
遅れたシンボルをサンプリングする態様を示すタイミン
グチャートである。
第２シフトレジスタＳＨ２において、π／４づつ位相が
遅れたシンボルをサンプリングする態様を示すタイミン
グチャートである。
【図３】本発明のπ／４シフトＱＰＳＫ復調器における
第２シフトレジスタＳＨ２を示す図である。
第２シフトレジスタＳＨ２を示す図である。
【図４】図２に示すπ／４づつ位相が遅れたシンボルを
サンプリングしたときのサンプル値を示す図表である。
サンプリングしたときのサンプル値を示す図表である。
【図５】本発明のπ／４シフトＱＰＳＫ復調器における
判定器の動作を説明するための信号点配置を示す図であ
る。
判定器の動作を説明するための信号点配置を示す図であ
る。
【図６】本発明のπ／４シフトＱＰＳＫ復調器を待ち受
け回路に適用したときの構成を示す図である。
け回路に適用したときの構成を示す図である。
【図７】本発明のπ／４シフトＱＰＳＫ復調器の第２の
実施の形態の構成を示すブロック図である。
実施の形態の構成を示すブロック図である。
【図８】π／４シフトＱＰＳＫの信号空間ダイアグラム
を示す図である。
を示す図である。
【図９】従来のπ／４シフトＱＰＳＫされた信号を復調
する復調回路の一例を示す図である。
する復調回路の一例を示す図である。
１ ハードリミッタ ２，３ シフトレジスタ ４ エクスクルーシブオア回路 ５ 第１演算手段 ６ 位相シフトデータ出力回路 ７，１１，１５ 減算器 ８ 第２演算手段 ９ 符号検出手段 １０ 合成器 １２ 位相オフセット発生手段 １３ 判定回路 １４ メモリ
フロントページの続き (56)参考文献 特開 平５−191465（ＪＰ，Ａ) 特開 平６−268559（ＪＰ，Ａ) 特開 平10−93646（ＪＰ，Ａ) 特開 平７−50699（ＪＰ，Ａ) 特開 平６−46095（ＪＰ，Ａ) 国際公開97／1908（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/22
Claims (3)
- 【請求項１】π／ｎシフトＰＳＫ変調された入力信号を
ハードリミットする手段と、 該π／ｎシフトＰＳＫ変調における最小単位の位相シフ
ト量を、π／ｎ（ｎは２のべき乗）としたときに、入力
信号のシンボルレートの少なくとも２ｎ倍のクロックに
よりオーバサンプリングするサンプリング手段と、 該サンプリング手段でオーバサンプリングされたシンボ
ルを保持する第１保持手段と、前回オーバサンプリング
された１つ前のシンボルを保持する第２保持手段とから
なるシンボル保持手段と、 前記第１保持手段に保持されている２ｎサンプルの各サ
ンプルと、前記第２保持手段に保持されている２ｎサン
プルの各サンプルとの不一致を検出することにより、前
記第１保持手段において保持されているシンボルと、前
記第２保持手段において保持されている１つ前のシンボ
ル間の絶対位相差を演算する第１演算手段と、 前記第１保持手段に保持されている２ｎサンプルの内の
前半ｎサンプルあるいは後半ｎサンプルの各サンプル
と、前記第２保持手段に保持されている２ｎサンプルの
内の前半ｎサンプルあるいは後半ｎサンプルの各サンプ
ルとの論理演算を行い、その演算結果の符号を前記絶対
位相差の符号データとして出力する第２演算手段と、 前記第１演算手段から出力される前記絶対位相差データ
と、前記第２演算手段から出力される前記符号データと
を合成し、合成された位相差データを判定することによ
り復調データを出力する判定手段とを、 備えることを特徴とするπ／ｎシフトＰＳＫ復調器。 - 【請求項２】 前記第１演算手段は、前記第１保持手段
に保持されている２ｎサンプルと、前記第２保持手段に
保持されている２ｎサンプルとの各サンプル同士の排他
的論和演算を行い、その演算結果のうちの”１”の演算
結果の数を積算すると共に、その積算値にπ／（２ｎ）
を乗算することにより、前記絶対位相差を得るようにし
たことを特徴とする請求項１記載のπ／ｎシフトＰＳＫ
復調器。 - 【請求項３】 前記第２演算手段は、次に示すケース１
ないしケース４に示す演算を行うことにより、前記符号
データを出力するようにしたことを特徴とする請求項１
記載のπ／ｎシフトＰＳＫ復調器。 ケース１：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
であるときは、前記第１保持手段に保持されている前半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている前半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース２：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
であるときは、前記第１保持手段に保持されている後半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている後半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース３：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
であるときは、前記第１保持手段に保持されている後半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている前半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。 ケース４：前記第１保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”１”
で、かつ、前記第２保持手段に保持されているシンボル
の最初のサンプルと最後のサンプルの論理積値が”０”
であるときは、前記第１保持手段に保持されている前半
のｎサンプルの各サンプルの論理値から、前記第２保持
手段に保持されている後半のｎサンプルの各サンプルの
論理値を減算し、各減算結果の積算値の符号を符号デー
タとして出力。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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