JP3291597B2 - 動き検出回路及びノイズ低減回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動画像または動画領域
を検出する動き検出回路および画像信号に含まれるノイ
ズを低減するノイズ低減回路に関する。

【０００２】

【従来の技術】図１６に、ディジタル方式のテレビ受像
機等で使われている従来の動き検出回路の構成を示す。
入力端子１００には、たとえば復調後にＡＤ変換された
８ビットのテレビジョン信号が画像信号ＶＳi として入
力される。この入力画像信号ＶＳi は、減算器１０２の
一方の入力端子に与えられるとともに、フレームメモリ
１０４およびエッジ検出回路１０６に入力される。フレ
ームメモリ１０４は、１画面分前つまりＮＴＳＣ方式の
場合は１フレーム前の画像信号を遅延画像信号ＶＳd と
して減算器１０２の他方の入力端子に与える。

【０００３】減算器１０２は、入力画像信号ＶＳi から
遅延画像信号ＶＳd を減算し、画素単位で差分をとる。
減算器１０２より出力された差分信号ｅは、絶対値回路
１０８で絶対値｜ｅ｜に変換されてから、非線形処理回
路１１０に入力される。非線形処理回路１１０は、図１
７に示すような非線形の入出力特性を有し、入力した差
分絶対値｜ｅ｜に対応する出力信号ｆをたとえば６ビッ
トで出力し、これを割算器１１２の一方の入力端子に与
える。

【０００４】エッジ検出回路１０６は、入力画像信号Ｖ
Ｓi を２次元のハイパスフィルタに通し、画素単位で画
像中のエッジ（輪郭）部分であるか否かをエッジの細か
さの程度まで表すエッジ検出信号ｅｇをたとえば４ビッ
トで出力し、この信号ｅｇを割算器１１２の他方の入力
端子に与える。割算器１１２は、一方の入力信号ｆを他
方の入力信号ｅｇで割算し、その割算値ｈ（ｆ／ｅｇ）
をたとえば４ビットで出力する。割算器１１２の出力信
号ｈは、量子化回路１１４で所望のビット数に量子化さ
れ、多値（たとえば２ビット）または二値（１ビット）
の動き信号ｍｓとして出力端子１１６より出力される。

【０００５】静止画領域では、入力画像信号ＶＳi と１
画面前の遅延画像信号ＶＳd との間の差分ｅおよびその
絶対値｜ｅ｜が零または零に近い値、つまり非線形処理
回路１１０のしきい値ＴＨよりも低い値になるため、非
線形処理回路１１０より有意の出力信号ｆが発生され
ず、動き信号ｍｓの値は零になる。

【０００６】これに対し、動画領域では、差分絶対値｜
ｅ｜がしきい値ＴＨを越えて、非線形処理回路１１０よ
り有意の出力信号ｆが発生され、動き信号ｍｓも動きの
大きさに応じた有意の値になる。なお、同じ動きをする
動画領域内の各部でも、エッジ部分のほうで平坦部分よ
りも差分絶対値｜ｅ｜が大きくなる。このため、エッジ
検出信号ｅｇによる割算処理を行って、動画領域内で各
部の動きの感度を調整している。

【０００７】

【発明が解決しようとする課題】ところで、入力画像信
号ＶＳi には伝送系および受信・復調系のノイズが含ま
れており、減算器１０２の出力端子に得られる差分ｅに
もノイズ成分が含まれている。上記した従来の動き検出
回路においては、静止画像または静止画領域でもノイズ
が大きい場合には、差分絶対値｜ｅ｜が非線形処理回路
１１０のしきい値ＴＨを越えてしまい、有意の動き信号
ｍｓが誤って発生されるおそれがある。この不具合を解
消するためにしきい値ＴＨを高くすると、動画領域で動
きが小さい場合つまり差分ｅが小さい場合に、差分絶対
値｜ｅ｜がしきい値ＴＨを越えなくなり、有意の動き信
号ｍｓが発生されないという別の不都合が生じる。

【０００８】このように、従来の動き検出回路は、現画
像（入力画像信号）と前画像（遅延画像信号）間の画素
単位の差分絶対値が非線形処理回路１１０のしきい値Ｔ
Ｈを越えるか否かに応じて、当該画素が動画領域である
かそれともノイズを含む静止画領域であるかの判別を一
律に行う方式であるがために、小さな動きをノイズと誤
検出したり、あるいは大きなノイズを動きと誤検出して
しまう問題があった。

【０００９】本発明は、かかる従来の問題点に鑑みてな
されたもので、動きの大小、ノイズの有無、ノイズの大
小に関係なく動画像または動画領域を正確に検出するよ
うにした信頼性の高い動き検出回路を提供することを第
１の目的とする。

【００１０】さらに、本発明は、動画像ないし動画領域
に対しては動きの大小に左右されずにノイズ低減処理を
行わないようにし、静止画ないし静止画領域に対しての
みノイズリダクションをかけるようにした信頼性の高い
ノイズ低減回路を提供することを第２の目的とする。

【００１１】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の動き検出回路は、入力画像信号と１
画面単位分遅延された遅延画像信号との差分をとる差分
生成手段と、前記差分生成手段より得られた差分の極性
を各画素と当該画素の前の水平走査ライン上の画素およ
び前記画素の後の水平走査ライン上の画素を含む付近の
他の画素とについて判定する差分極性判定手段と、前記
差分生成手段より得られた差分の大きさを各画素と当該
画素の前の水平走査ライン上の画素および前記画素の後
の水平走査ライン上の画素を含む付近の他の画素とにつ
いて判定する差分値判定手段と、前記差分極性判定手段
および前記差分値判定手段のそれぞれの判定結果を基に
各画素について動画領域であるか否かを判定する動き判
定手段とを有する構成とした。本発明の動き検出回路に
おいて、好ましい一態様は、前記付近の画素が対象とな
る画素の前後の画素を含み、前記前の水平走査ラインが
対象となる画素の直前の水平走査ラインであり、前記後
の水平走査ラインが対象となる画素の直後の水平走査ラ
インである。

【００１２】また、第２の目的を達成するために、本発
明のノイズ低減回路は、入力画像信号と１画面単位分遅
延された遅延画像信号との差分をとる差分生成手段と、
前記差分生成手段より得られた差分に基づいて前記入力
画像信号にノイズ低減処理を施すノイズ低減処理手段
と、前記差分生成手段より得られた差分の極性を各画素
と当該画素の前の水平走査ライン上の画素および前記画
素の後の水平走査ライン上の画素を含む付近の他の画素
とについて判定する差分極性判定手段と、前記差分生成
手段より得られた差分の大きさを各画素と当該画素の前
の水平走査ライン上の画素および前記画素の後の水平走
査ライン上の画素を含む付近の他の画素とについて判定
する差分値判定手段と、前記差分極性判定手段および前
記差分値判定手段のそれぞれの判定結果を基に各画素に
ついて動画領域であるか否かを判定する動き判定手段
と、前記動き判定手段の判定結果に基づいて動画領域に
対しては前記ノイズ低減処理手段のノイズ低減処理を禁
止するノイズ低減処理禁止手段とを有する構成とした。
本発明のノイズ低減回路において、好ましい一態様は、
前記付近の画素が対象となる画素の前後の画素を含み、
前記前の水平走査ラインが対象となる画素の直前の水平
走査ラインであり、前記後の水平走査ラインが対象とな
る画素の直後の水平走査ラインである。

【００１３】

【作用】動画像または動画領域では、１つの画素が時間
的に変化するとき、その回りの画素も同様の方向および
程度で時間変化する確率が非常に高い。したがって、１
つの画素に注目し、その画素が時間変化したか（動画領
域に属するのか）否か（静止画領域に属するのか）を判
定するに際しては、その画素についてのみならず近隣の
画素についても、特に当該画素の前（好ましくは直前）
および後（好ましくは直後）の水平走査ライン上の近隣
画素についても変化の方向（差分の極性）および変化の
程度（差分の大きさ）をみることで、より正確な判定結
果を得ることができる。

【００１４】本発明の動き検出回路では、差分生成手段
より得られる入力画像信号と遅延画像信号との差分の極
性（符号）および大きさ（絶対値）を差分極性判定手段
および差分値判定手段が各画素と当該画素の前後の水平
走査ライン上の画素を含む付近の他の画素とについて判
定し、動き判定手段がそれら複数の画素に対応する複数
個の差分の極性および差分の大きさに基づいて各画素が
動画領域であるか静止画領域であるかを判定する。

【００１５】本発明のノイズ低減回路では、本発明の動
き検出回路が各画素について動画領域であるか否かを判
定し、その判定結果にしたがってノイズ低減処理手段が
静止画領域に対してのみノイズ低減処理を行い、動画領
域に対してはノイズ低減処理を行わないように作用す
る。動き検出回路より動きの大小に左右されない正確な
動き検出情報が得られるので、動きの大小に関係なく動
画領域に対してはノイズリダクションはかけられず、静
止画領域に対してのみノイズリダクションがかけられ
る。

【００１６】

【実施例】以下、図１〜図１５を参照して本発明の実施
例を説明する。

【００１７】図１は、本発明の一実施例による動き検出
回路の構成を示す。この動き検出回路は、たとえば復調
後にＡＤ変換された８ビットのテレビジョン信号を画像
信号ＶＳi として入力し、この入力画像信号ＶＳi につ
いて画面内の動画領域を画素単位で検出する回路であ
り、基本的には、フレームメモリ１２、減算器１４およ
び動き判定回路１６から構成される。

【００１８】フレームメモリ１２および減算器１４は差
分生成部１５を構成する。減算器１４には入力端子１０
からの８ビットの入力画像信号ＶＳi とフレームメモリ
１２からの１画面単位分（ＮＴＳＣ方式の場合は１フレ
ーム）遅延された８ビットの遅延画像信号ＶＳd とが入
力され、ここで各画素について両信号ＶＳi ，ＶＳdの
差分がとられ、９ビットの差分信号ｅが出力される。減
算器１４より出力された差分信号ｅは動き判定回路１６
に入力される。

【００１９】動き判定回路１６は、後述するように、差
分生成部１５より入力した差分ｅの極性を各画素および
その付近の所定の他の画素について判定する差分極性判
定部と、差分生成部１５より入力した差分ｅの大きさを
各画素およびその付近の所定の他の画素について判定す
る差分値判定部と、差分極性判定部および差分値判定部
のそれぞれの判定結果を基に各画素について動画領域か
静止画領域かを判定する動き判定部とを内蔵し、動き判
定部の判定結果を表す１ビットの動き判定信号ＭＣを出
力する。この動き判定信号ＭＣは、各画素について動画
領域であるときは“１”、静止画領域であるときは
“０”の論理値をとる。

【００２０】減算器１４の出力に接続された絶対値回路
１８、非線形処理回路２０および量子化回路２８は、従
来の動き検出回路（図１６）における絶対値回路１０
８、非線形処理回路１１０および量子化回路１１４とそ
れぞれ同様の構成および機能を有するものでよい。本実
施例において、これらの回路１８，２０，２８は、多値
（２ビット以上）の動き信号ＭＳm を得る場合に必要な
ものである。その場合、動き判定回路１６からの動き判
定信号ＭＣはＡＮＤ回路２６に対するイネーブル信号と
して作用する。なお、ＡＮＤ回路２６は、割算器２４の
出力信号のビット数に等しい個数だけ並列に設けられ
る。しかし、動き判定回路１６からの判定信号ＭＣをそ
のまま二値（１ビット）の動き信号ＭＳ1 として出力端
子３２より出力させる場合には、これらの回路１８，２
０，２８を省くことができる。また、動き感度調整用の
エッジ検出回路２２および割算器２４も、必要に応じて
省くことが可能なものである。

【００２１】図２は、動き判定回路１６の具体的構成例
を示す。この動き判定回路１６において、差分極性判定
部４０は、極性判別回路４２と、１画素クロック分の遅
延時間（Ｄ）を与える６個のサンプル遅延回路４４(1)
〜４４(6) と、１水平走査期間分の遅延時間（Ｈ）を与
える２個のライン遅延回路４６(1) ，４６(2) と、９個
の入力端子ａ1 〜ａ9 にそれぞれ入力される９個の二値
信号が全て“１”または“０”のときのみ出力端子Ｙよ
り論理値“１”の出力信号を発生する９入力型のブロッ
ク差分極性判定回路４８とから構成される。

【００２２】極性判別回路４２は、減算器１４より入力
した９ビットの差分信号ｅの最上位ビットつまりキャリ
ー（桁上げ）から差分ｅの極性または符号を判別し、各
画素について差分ｅの極性が正（＋）のときは“１”、
負（−）のときは“０”の値をとる１ビットの差分極性
判別信号ＱＳを出力する。極性判別回路４２より出力さ
れた差分極性判別信号ＱＳは、サンプル遅延回路４４
(1) 〜４４(6) およびライン遅延回路４６(1) ，４６
(2) によって構成される９つの経路を通ってブロック差
分極性判定回路４８の９個の入力端子ａ1 〜ａ9 に入力
される。

【００２３】第１の経路は、第１および第２のライン遅
延回路４６(1) ，４６(2) を通ってから第１および第２
のサンプル遅延回路４４(1) ，４４(2) を通って第１の
入力端子ａ1 に至る遅延経路である。第２の経路は、第
１および第２のライン遅延回路４６(1) ，４６(2) を通
ってから第１のサンプル遅延回路４４(1) を通って第２
の入力端子ａ2 に至る遅延経路である。第３の経路は、
第１および第２のライン遅延回路４６(1) ，４６(2) を
通ってからそのまま第３の入力端子ａ3 に至る遅延経路
である。第４の経路は、第１のライン遅延回路４６(1)
を通ってから第３および第４のサンプル遅延回路４４
(3) ，４４(4) を通って第４の入力端子ａ4 に至る遅延
経路である。第５の経路は、第１のライン遅延回路４６
(1) を通ってから第３のサンプル遅延回路４４(3) を通
って第５の入力端子ａ5 に至る遅延経路である。第６の
経路は、第１のライン遅延回路４６(1) を通ってからそ
のまま第６の入力端子ａ6 に至る遅延経路である。第７
の経路は、第５および第６のサンプル遅延回路４４(5)
，４４(6) を通って第７の入力端子ａ7 に至る遅延経
路である。第８の経路は、第５のサンプル遅延回路４４
(5) を通って第８の入力端子ａ8 に至る遅延経路であ
る。第９の経路は、極性判別回路４２の出力端子からそ
のまま第９の入力端子ａ9 に至る直接経路である。

【００２４】図３は、画像中でマトリクス状に分布して
いる画素を模式的に示す。第ｉ行第ｊ列の画素Ｐi,j に
対応する差分極性判別信号ＱＳi,j がブロック差分極性
判定回路４８の第５の入力端子ａ5 に入力される時、第
１の入力端子ａ1 には第（ｉ−１）行第（ｊ−１）列の
画素Ｐi-1,j-1 に対応する差分極性判別信号ＱＳi-1,j-
1 が入力され、第２の入力端子ａ2 には第（ｉ−１）行
第ｊ列の画素Ｐi-1,jに対応する差分極性判別信号ＱＳi
-1,j が入力され、第３の入力端子ａ3 には第（ｉ−
１）行第（ｊ＋１）列の画素Ｐi-1,j+1 に対応する差分
極性判別信号ＱＳi-1,j+1 が入力され、第４の入力端子
ａ4 には第ｉ行第（ｊ−１）列の画素Ｐi,j-1 に対応す
る差分極性判別信号ＱＳi,j-1 が入力され、第６の入力
端子ａ6には第ｉ行第（ｊ＋１）列の画素Ｐi,j+1 に対
応する差分極性判別信号ＱＳi,j+1が入力され、第７の
入力端子ａ7 には第（ｉ＋１）行第（ｊ−１）列の画素
Ｐi+1,j-1 に対応する差分極性判別信号ＱＳi+1,j-1 が
入力され、第８の入力端子ａ8 には第（ｉ＋１）行第ｊ
列の画素Ｐi+1,j に対応する差分極性判別信号ＱＳi+1,
j が入力され、第９の入力端子ａ9 には第（ｉ＋１）行
第（ｊ＋１）列の画素Ｐi+1,j+1 に対応する差分極性判
別信号ＱＳi+1,j+1 が入力される。

【００２５】このように、第ｉ行第ｊ列の画素Ｐi,j に
対応する差分極性判別信号ＱＳi,jがブロック差分極性
判定回路４８に入力される時、この画素Ｐi,j の回りの
８個の画素Ｐi-1,j-1 ，Ｐi-1,j ，Ｐi-1,j+1 ，Ｐi,j-
1 ，Ｐi,j+1 ，Ｐi+1,j-1 ，Ｐi+1,j ，Ｐi+1,j+1 に対
応する差分極性判別信号ＱＳi-1,j-1 ，ＱＳi-1,j ，Ｑ
Ｓi-1,j+1 ，ＱＳi,j-1 ，ＱＳi,j+1 ，ＱＳi+1,j-1 ，
ＱＳi+1,j ，ＱＳi+1,j+1 も同時にブロック差分極性判
定回路４８に入力される。つまり、各画素Ｐi,j を中心
として３×３画素サイズのブロックに含まれる９個の画
素にそれぞれ対応した９個の差分極性判別信号が同時に
ブロック差分極性判定回路４８に入力される。

【００２６】ブロック差分極性判定回路４８は、ＡＮＤ
回路、ＯＲ回路等の論理回路からなり、各画素Ｐi,j 毎
に同時に入力した９個の差分極性判別信号ＱＳi-1,j-1
，ＱＳi-1,j ，ＱＳi-1,j+1 ，ＱＳi,j-1 ，ＱＳi,j
，ＱＳi,j+1 ，ＱＳi+1,j-1 ，ＱＳi+1,j ，ＱＳi+1,j
+1 が全て“１”または全て“０”のときのみ論理値
“１”のブロック差分極性判定信号ＱＥを発生する。

【００２７】このように、差分極性判定部４０では、現
画像（入力画像信号）と前画像（遅延画像信号）間の画
素単位の差分ｅの極性（符号）が各画素およびその回り
（３×３画素ブロック内）の他の８個の画素について判
定され、それら９個の画素にそれぞれ対応した９個の差
分の極性が全て“１”または全て“０”のときのみ論理
値“１”のブロック差分極性判定信号ＱＥが出力され
る。

【００２８】したがって、動画領域では、各画素が時間
的に変化するだけでなく、その付近（３×３画素ブロッ
ク内）の他の画素も時間的に同様の変化を示すので、そ
れら９個の画素にそれぞれ対応した９個の差分の極性が
全て同じになり（対応する９個の差分極性判別信号ＱＳ
が全て“１”または全て“０”になり）、各画素につい
て論理値“１”のブロック差分極性判定信号ＱＥが得ら
れる。このブロック差分極性判定信号ＱＥはＡＮＤ回路
６２の一方の入力端子に与えられる。

【００２９】静止画領域においては、画像信号ＶＳにノ
イズが含まれている場合、差分生成部１５よりノイズに
対応する差分ｅが得られるが、ノイズは無相関でランダ
ムに出現するため、３×３画素ブロック内の９個の画素
にそれぞれ対応する９個の差分ｅの極性はまちまちにな
り（対応する９個の差分極性判別信号ＱＳの一部が
“１”で残りは“０”になり）、各画素について論理値
“０”のブロック差分極性判定信号ＱＥが得られる。

【００３０】また、静止画領域において、画像信号ＶＳ
にノイズが実質的に含まれていないときは、差分生成部
１５より出力される差分ｅの値が零付近になり、３×３
画素ブロック内の９個の画素にそれぞれ対応する９個の
差分ｅの極性が全て同一になる場合がある。この場合、
ブロック差分極性判定回路４８より、動画領域の場合と
同じく論理値“１”のブロック差分極性判定信号ＱＥが
発生される。しかし、後述する差分値判定手段５０の方
で実質的なノイズのない静止画領域であることを判別す
るので、結果的に動き判定部６０からは当該画素が静止
画領域であることを表す論理値“０”の動き判定信号Ｍ
Ｃが出力されるようになっている。

【００３１】図２の動き判定回路１６において、差分値
判定部５０は、絶対値回路５１と、比較器５２と、１画
素クロック分の遅延時間（Ｄ）を与える６個のサンプル
遅延回路５４(1) 〜５４(6) と、１水平走査期間分の遅
延時間（Ｈ）を与える２個のライン遅延回路５６(1) ，
５６(2) と、９個の入力端子ｂ1 〜ｂ9 にそれぞれ入力
される９個の二値信号が全て“１”または“０”のとき
のみ出力端子Ｙより論理値“１”の出力信号を発生する
９入力型のブロック差分値判定回路５８とから構成され
る。

【００３２】絶対値回路５１は、減算器１４より差分信
号ｅを入力し、その絶対値｜ｅ｜を出力する。比較器５
２は、絶対値回路５１からの差分絶対値｜ｅ｜を所定の
比較基準値またはしきい値ＴＨと比較し、｜ｅ｜＞ＴＨ
のとき“１”、｜ｅ｜≦ＴＨのとき“０”の論理値をと
る１ビットの差分値判別信号ＲＳを出力する。比較器５
２より出力された画素単位の差分極性判別信号ＲＳは、
サンプル遅延回路５４(1) 〜５４(6) およびライン遅延
回路５６(1) ，５６(2) により構成される９つの経路を
通ってブロック差分値判定回路５８の９個の入力端子ｂ
1 〜ｂ9 に入力される。

【００３３】第１の経路は、第１および第２のライン遅
延回路５６(1) ，５６(2) を通ってから第１および第２
のサンプル遅延回路５４(1) ，５４(2) を通って第１の
入力端子ｂ1 に至る遅延経路である。第２の経路は、第
１および第２のライン遅延回路５６(1) ，５６(2) を通
ってから第１のサンプル遅延回路５４(1) を通って第２
の入力端子ｂ2 に至る遅延経路である。第３の経路は、
第１および第２のライン遅延回路５６(1) ，５６(2) を
通ってからそのまま第３の入力端子ｂ3 に至る遅延経路
である。第４の経路は、第１のライン遅延回路５６(1)
を通ってから第３および第４のサンプル遅延回路５４
(3) ，５４(4) を通って第４の入力端子ｂ4 に至る遅延
経路である。第５の経路は、第１のライン遅延回路５６
(1) を通ってから第３のサンプル遅延回路５４(3) を通
って第５の入力端子ｂ5 に至る遅延経路である。第６の
経路は、第１のライン遅延回路５６(1) を通ってからそ
のまま第６の入力端子ｂ6 に至る遅延経路である。第７
の経路は、第５および第６のサンプル遅延回路５４(5)
，５４(6) を通って第７の入力端子ｂ7 に至る遅延経
路である。第８の経路は、第５のサンプル遅延回路５４
(5) を通って第８の入力端子ｂ8 に至る遅延経路であ
る。第９の経路は、比較器５２の出力端子からそのまま
第９の入力端子ｂ9 に至る直接経路である。

【００３４】図３において、第ｉ行第ｊ列の画素Ｐi,j
に対応する差分値判別信号ＲＳi,jがブロック差分値判
定回路５８の第５の入力端子ｂ5 に入力される時、第１
の入力端子ｂ1 には第（ｉ−１）行第（ｊ−１）列の画
素Ｐi-1,j-1 に対応する差分値判別信号ＲＳi-1,j-1 が
入力され、第２の入力端子ｂ2 には第（ｉ−１）行第ｊ
列の画素Ｐi-1,j に対応する差分値判別信号ＲＳi-1,j
が入力され、第３の入力端子ｂ3 には第（ｉ−１）行第
（ｊ＋１）列の画素Ｐi-1,j+1 に対応する差分値判別信
号ＲＳi-1,j+1 が入力され、第４の入力端子ｂ4 には第
ｉ行第（ｊ−１）列の画素Ｐi,j-1 に対応する差分値判
別信号ＲＳi,j-1 が入力され、第６の入力端子ｂ6 には
第ｉ行第（ｊ＋１）列の画素Ｐi,j+1 に対応する差分値
判別信号ＲＳi,j+1 が入力され、第７の入力端子ｂ7 に
は第（ｉ＋１）行第（ｊ−１）列の画素Ｐi-1,j-1 に対
応する差分値判別信号ＲＳi-1,j-1 が入力され、第８の
入力端子ｂ8 には第（ｉ＋１）行第ｊ列の画素Ｐi+1,j
に対応する差分値判別信号ＲＳi+1,j が入力され、第９
の入力端子ｂ9 には第（ｉ＋１）行第（ｊ＋１）列の画
素Ｐi+1,j+1 に対応する差分値判別信号ＲＳi+1,j+1 が
入力される。

【００３５】このように、第ｉ行第ｊ列の画素Ｐi,j に
対応する差分値判別信号ＲＳi,j がブロック差分値判定
回路５８に入力される時、この画素Ｐi,j の回りの８個
の画素Ｐi-1,j-1 ，Ｐi-1,j ，Ｐi-1,j+1 ，Ｐi,j-1 ，
Ｐi,j+1 ，Ｐi+1,j-1 ，Ｐi+1,j ，Ｐi+1,j+1 に対応す
る差分値判別信号ＲＳi-1,j-1 ，ＲＳi-1,j ，ＲＳi-1,
j+1 ，ＲＳi,j-1 ，ＲＳi,j+1 ，ＲＳi+1,j-1 ，ＲＳi+
1,j ，ＲＳi+1,j+1 も同時にブロック差分値判定回路５
８に入力される。つまり、各画素Ｐi,j を中心として３
×３画素サイズのブロックに含まれる９個の画素にそれ
ぞれ対応した９個の差分値判別信号が同時にブロック差
分値判定回路５８に入力される。

【００３６】ブロック差分値判定回路５８は、ＡＮＤ回
路、ＯＲ回路等の論理回路から構成されてよく、各画素
Ｐi,j 毎に同時に入力した９個の差分値判別信号ＲＳi-
1,j-1 ，ＲＳi-1,j ，ＲＳi-1,j+1 ，ＲＳi,j-1 ，ＲＳ
i,j ，ＲＳi,j+1 ，ＲＳi+1,j-1 ，ＲＳi+1,j ，ＲＳi+
1,j+1 が全て“１”または全て“０”のときのみ論理値
“１”のブロック差分値判定信号ＲＥを発生する。

【００３７】このように、差分値判定部５０では、現画
像（入力画像信号）と前画像（遅延画像信号）間の画素
単位の差分ｅの絶対値が各画素およびその付近（３×３
画素ブロック内）の他の８個の画素について判定され、
それら９（３×３）個の画素にそれぞれ対応した９個の
差分の絶対値が全てしきい値ＴＨを越えるときのみ論理
値“１”のブロック差分値判定信号ＲＥが出力される。
このブロック差分値判定信号ＲＥはＡＮＤ回路６２の他
方の入力端子に与えられる。

【００３８】静止画領域において、画像信号ＶＳにノイ
ズが実質的に含まれておらず、差分生成部１５より出力
される差分ｅの値が零付近であるときは、各画素を中心
とする３×３画素ブロック内の９個の画素にそれぞれ対
応する９個の差分の絶対値が全て零付近の値になる。し
たがって、しきい値ＴＨが非常に低い値に設定されてい
ても、９個の差分絶対値が全てしきい値ＴＨを越えるこ
とはないので（対応する９個の差分値判別信号が全て
“１”になることはないので）、ブロック差分値判定回
路５８からは論理値“０”のブロック差分値判定信号Ｒ
Ｅが得られる。

【００３９】そのように、しきい値ＴＨが非常に低い値
に設定された場合、静止画領域において、画像信号ＶＳ
にノイズが含まれているときは、各画素を中心とする３
×３画素ブロック内の９個の画素にそれぞれ対応する９
個の差分の絶対値が全てしきい値ＴＨを越える場合があ
る。その場合、ブロック差分値判定回路５８からは論理
値“１”のブロック差分値判定信号ＲＥが出力される。
しかし、上記のように静止画領域の画像信号ＶＳにノイ
ズが含まれているときは、差分極性判定部４０より論理
値“０”のブロック差分極性判定信号ＱＥが出力される
ので、結果的に動き判定部６０からは当該画素が静止画
領域であることを表す論理値“０”の動き検出信号ＭＣ
が出力されるようになっている。

【００４０】また、動画領域では、各画素が時間的に変
化するだけでなく、その付近（３×３画素ブロック内）
の他の画素も時間的に同様の変化を示すため、それら９
（３×３）個の画素にそれぞれ対応した９個の差分の絶
対値が全てしきい値ＴＨを越える（対応する９個の差分
値判別信号が全て“１”になる）から、ブロック差分値
判定回路５８より論理値“１”のブロック差分値判定信
号ＲＥが得られる。

【００４１】ＡＮＤ回路６２は、判定部６０を構成す
る。差分極性判定部４０からのブロック差分極性判定信
号ＱＥが“１”で、かつ差分値判定部５０からのブロッ
ク差分値判定信号ＲＥが“１”のときのみ、ＡＮＤ回路
６２は当該画素が動画領域であることを表す論理値
“１”の動き判定信号ＭＣを発生する。ブロック差分極
性判定信号ＱＥおよびブロック差分値判定信号ＲＥの少
なくとも一方が“０”のときは、ＡＮＤ回路６２は当該
画素が静止画領域であることを表す論理値“０”の動き
判定信号ＭＣを発生する。

【００４２】図４につき、本実施例による動き判定回路
１６の作用を説明する。たとえば、図４の(A),(B) に示
すように、遅延画像信号ＶＳd に対応する１フレーム前
の画面と入力画像信号ＶＳi に対応する現画面との間で
画像中の一部が水平方向に動いたとする。この場合、時
間的に変化した画像領域つまり動画領域においては、図
４の(C),(E) に示すように各水平ライン上で連続する複
数の画素にわたって両画像信号ＶＳi ，ＶＳd の差分ｅ
が同一極性で揃うとともにそれらの差分絶対値｜ｅ｜が
しきい値ＴＨを越え、差分極性判定部４０および差分絶
対値判定部５０より図４の(D),(F) に示すように論理値
“１”のブロック差分極性判定信号ＱＥおよびブロック
差分値判定信号ＲＥがそれぞれ出力され、動き判定部６
０より図４の(G) に示すように論理値“１”の動き判定
信号ＭＣが出力される。

【００４３】本実施例では、前画面と現画面間の差分の
極性および絶対値を各画素についてだけでなくその付近
の所定の他の画素についても判定し、さらに差分絶対値
の判定に際してはしきい値ＴＨを越えるものだけを動画
領域の条件とするため、図４の(C),(G) に示すように実
際の動画領域よりは幾らか狭い領域で動き判定信号ＭＣ
の論理値が“１”になりやすい。このギャップを補償す
るには、たとえば図５に示すように動き判定部６０の出
力側に水平拡げ回路６４および垂直拡げ回路６６を接続
すればよい。

【００４４】図６および図７に、水平拡げ回路６４およ
び垂直拡げ回路６６の回路構成をそれぞれ示す。水平拡
げ回路６４は、１画素クロック分の遅延時間（Ｄ）を与
える２個の遅延回路６４Ｂ，６４Ｃを縦属接続し、両遅
延回路６４Ｂ，６４Ｃの出力端子および入力端子６４Ａ
を３入力ＯＲゲート６４Ｄの各入力端子に接続し、３入
力ＯＲゲート６４Ｄの出力端子を回路出力端子６４Ｅに
接続してなる。垂直拡げ回路６６は、１水平走査期間分
の遅延時間（Ｈ）を与える２個の遅延回路６６Ｂ，６６
Ｃを縦属接続し、両遅延回路６６Ｂ，６６Ｃの出力端子
および入力端子６６Ａを３入力ＯＲゲート６６Ｄの各入
力端子に接続し、３入力ＯＲゲート６６Ｄの出力端子を
回路出力端子６６Ｅに接続してなる。図８に、水平拡げ
回路６４および垂直拡げ回路６６における各部の信号波
形を示す。

【００４５】このようにして、ＡＮＤ回路６２からの論
理値“１”の動き判定信号ＭＣは、先ず水平拡げ回路６
４によって水平ライン方向にパルス幅を拡げられ、次に
垂直拡げ回路６６によって垂直方向にもパルス幅を拡げ
られる。これによって、動き判定信号ＭＣが論理値
“１”をとる範囲（動画領域であることを表す範囲）
を、実際の動画領域の範囲にほぼ一致させることができ
る。

【００４６】図９は、本実施例の動き検出回路における
動き検出特性を示す。この図において、しきい値ＴＨは
差分値判定部５０の比較器５２に与えられる比較基準値
ＴＨに相当する。実線の特性曲線ＳＬは動き検出出力Ｍ
Ｓm を多値信号（２ビット以上）とする場合であり、点
線の特性曲線ＤＬは動き検出出力ＭＳm を二値信号（１
ビット）とする場合である。本実施例では、上記のよう
に前画面と現画面間の差分の極性および絶対値を各画素
およびその付近の他の画素について判定して、動画によ
る差分とノイズによる差分とを正確に判別できるため、
しきい値ＴＨを可及的に零に近付けることが可能であ
る。したがって、動き（時間変化）が小さくても確実に
動画領域と判定することができる。一方、動きがなけれ
ば、ノイズの有無、ノイズの大小に関係なく、確実に静
止画領域と判定することができる。

【００４７】上記した図２の動き判定回路の回路構成に
おいて、差分極性判定部４０は、現画像（入力画像信
号）と前画像（遅延画像信号）間の画素単位の差分の極
性（符号）を各画素およびその付近（３×３画素ブロッ
ク内）の他の８個の画素について判定し、それら９個の
画素にそれぞれ対応した９個の差分の極性が全て“１”
または全て“０”のときのみ論理値“１”のブロック差
分極性判定信号ＱＥを出力するように構成されていた。
また、差分値判定部５０は、現画像と前画像間の画素単
位の差分ｅの絶対値を各画素およびその付近（３×３画
素ブロック内）の他の８個の画素について判定し、それ
ら９個の画素にそれぞれ対応した９個の差分の絶対値が
全てしきい値ＴＨを越えるときのみ論理値“１”のブロ
ック差分値判定信号ＲＥを出力するように構成されてい
た。

【００４８】しかし、ブロック差分極性判定信号ＱＥお
よびブロック差分値判定信号ＲＥがそれぞれ論理値
“１”となるための条件を必要に応じて緩和させること
は可能である。たとえば、差分値判定部５０において、
ブロック差分値判定回路５８に同時に入力される９個の
差分値判別信号のうち、たとえば６個以上の信号が
“１”のときは、ブロック差分値判定回路５８より論理
値“１”のブロック差分値判定信号ＲＥが出力されるよ
うに、判定回路５８を変形することができる。この変形
を行うためには、たとえばブロック差分値判定回路５８
に論理回路を増設してよく、あるいはブロック差分値判
定回路５８を図１０に示すように加算器６８と比較器７
０とで構成してよい。

【００４９】図１０において、加算器６８は、各画素Ｐ
i,j およびその付近（３×３画素ブロック内）の８個の
画素Ｐi-1,j-1 ，Ｐi-1,j ，Ｐi-1,j+1 ，Ｐi,j-1 ，Ｐ
i,j+1 ，Ｐi+1,j-1 ，Ｐi+1,j ，Ｐi+1,j+1 に対応する
９個の差分値判別信号ＲＳi-1,j-1 ，ＲＳi-1,j ，ＲＳ
i-1,j+1 ，ＲＳi,j-1 ，ＲＳi,j ，ＲＳi,j+1 ，ＲＳi+
1,j-1 ，ＲＳi+1,j ，ＲＳi+1,j+1 を同時に入力端子ｃ
1 〜ｃ9 に受け、それら９個の差分値判別信号の論理値
を加算し、加算値ＦＲＳi,j を出力端子Ｙより出力す
る。比較器７０は、加算器６８からの加算値ＦＲＳi,j
を比較基準値ＴＭ（たとえば５）と比較し、ＦＲＳi,j
＞ＴＭのときのみ論理値“１”のブロック差分値判定信
号ＲＥを出力する。

【００５０】図１１は、図１０の加算器６８の具体的構
成例を示す回路図である。図１２は図１１の回路をより
詳細に示す回路図である。図１２において、各加算ユニ
ット６８は半加算器であり、Ａ，Ｂは入力端子、Ｓは加
算値出力端子、Ｃはキャリー出力端子である。

【００５１】なお、差分極性判定部４０についても、上
記した差分値判定部５０の変形と同様の変形を行うこと
ができる。

【００５２】上記した実施例では、各画素と一緒に差分
極性判定および差分絶対値判定を受ける付近の画素を３
×３画素ブロックの範囲で選んだが、このような近隣画
素の選定は一例であり、任意の近隣画素を選定すること
ができる。たとえば、図３において、各画素Ｐi,j の上
下および左右の４つの画素Ｐi-1,j ，Ｐi,j-1 ，Ｐi,j+
1 ，Ｐi+1,j だけを選定してもよい。その場合は、動き
判定回路１６における差分極性判定部４０および差分値
判定部５０を図１３に示すように変形することができ
る。

【００５３】次に、図１４および図１５につき本発明の
動き検出回路を用いたノイズ低減回路について説明す
る。

【００５４】図１４は、ＭＵＳＥデコーダに適用可能な
本発明の一実施例によるノイズ低減回路の構成を示す。
このノイズ低減回路において、入力端子８０には、復調
後にＡＤ変換された８ビットのテレビジョン信号が入力
画像信号ＶＳi として入力される。この入力画像信号Ｖ
Ｓi は、加算器８２の一方の入力端子に与えられるとと
もに減算器８４の一方の入力端子に与えられる。減算器
８４の他方の入力端子には、フレームメモリ８６より２
フレーム前（ＭＵＳＥ方式では１画面前）の画像信号が
遅延画像信号ＶＳd として与えられる。減算器８４は、
入力画像信号ＶＳi から遅延画像信号ＶＳd を減算して
画素単位でその差分をとる。減算器８４より出力された
９ビットの差分信号ＥはＲＯＭ（ルック・アップ・テー
ブル）からなる係数乗算器８８に入力され、ここで係数
Ｋを乗算される。この乗算係数Ｋは一定ではなく、図１
５に示すような非線形な入出力特性に基づいて各入力の
値に応じて選ばれる。

【００５５】図１５に示す係数乗算器８８の入出力特性
においては、入力値（差分値Ｅ）が上限値Ｕa を越える
と、出力値（補正差分値ＫＥ）が一律零になるように設
定されている。これは、差分値Ｅが上限値Ｕa を越えた
ときは、動画像部とみなして出力値（補正差分値ＫＥ）
を零にし、入力画像信号ＶＳi をそのまま出力画像信号
ＶＳo とするもので、いわゆるリミッタ機能である。大
きなノイズを含む静止画領域の入力画像信号ＶＳi に対
して効果的にノイズリダクションをかけるうえでは、上
限値Ｕa はできるだけ大きな値に設定されるのが望まし
い。しかし、従来のノイズ低減回路では、実際には動画
領域であっても、動きが小さくて差分値Ｅが上限値Ｕa
以下であるときは、入力画像信号ＶＳi に対して不所望
にノイズリダクションがかけられ、ぼけや残像等の画質
劣化を生じるおそれがあった。本実施例のノイズ低減回
路では、後述する動き検出回路の作用によって、この問
題が解消されている。

【００５６】再び図１４において、係数乗算器８８より
出力された８ビットの補正差分値ＫＥは、ＡＮＤ回路９
６を通って加算器８２の他方の入力端子に入力される。
加算器８２は、入力画像信号ＶＳi に補正差分値ＫＥを
加算する。加算器８２の出力信号は、出力画像信号ＶＳ
o として出力端子９０より送出されるとともに、フレー
ムメモリ８６に入力される。

【００５７】このノイズ低減回路において、加算器８２
では次式が成立する。 ＶＳo ＝ＶＳi ＋ＫＥ ………（１）

【００５８】減算器８４では次式が成立する。 Ｅ＝ＶＳi −Ｚ^-1・ＶＳo ………（２） ここで、Ｚ^-1はフレームメモリ８６の遅延時間であり、
ＭＵＳＥ方式の場合は１／１５秒に相当する。

【００５９】上式（１）、（２）より入力画像信号ＶＳ
i と出力画像信号ＶＳo との間の入出力特性または伝達
関数は次式で与えられる。 ＶＳo ／ＶＳi ＝（１＋Ｋ）／（１−ＫＺ^-1） ………（３）

【００６０】一方、ノイズは無相関であるため、入力画
像信号ＶＳi に含まれるノイズＮiと出力画像信号ＶＳo
に含まれるノイズＮo との間には次式の入出力特性ま
たは伝達関数が成立する。 Ｎo ／Ｎi ＝｛（１＋Ｋ）² ／（１−Ｋ² ）｝^1/2 ………（４）

【００６１】したがって、このノイズ低減回路を通るこ
とによって、画像信号とノイズとの比（ＳＮ比）は（１
＋Ｋ／１−Ｋ）^1/2 倍に高くなり、ノイズが低減され
る。

【００６２】本実施例のノイズ低減回路では、係数乗算
器８８と並列に動き判定回路９２およびＮＯＴ回路９４
が設けられている。この動き判定回路９２は、上記した
実施例における動き判定回路１６と同様の構成および機
能を有するものでよく、減算器８４およびフレームメモ
リ８６と協働して動き検出回路を構成する。

【００６３】動き判定回路９２では、上記実施例と同様
にして、前画面と現画面間の画素単位の差分の極性およ
び絶対値が各画素およびその付近の所定の他の画素につ
いて判定され、それらの近接する複数の画素の全体的な
差分極性および差分絶対値の判定結果を基に、各画素に
ついて動画領域であるか静止画領域であるかを表す１ビ
ットの動き判定信号ＭＣが生成される。

【００６４】したがって、動き検出回路９２より動画領
域を表す論理値“１”の動き判定信号ＭＣが出力された
時は、ＡＮＤ回路９６で係数乗算器８８からの補正差分
値ＫＥが遮断（マスク）され、入力画像信号ＶＳi は加
算器８２で補正差分値ＫＥを加算されることなく、つま
りノイズ低減処理を受けることなく、そのまま出力画像
信号ＶＳo として出力端子９０およびフレームメモリ８
６へ送られる。また、動き検出回路９２より静止画領域
を表す論理値“０”の動き判定信号ＭＣが出力された時
は、係数乗算器８８からの補正差分値ＫＥはＡＮＤ回路
９６を通って加算器８２へ送られ、入力画像信号ＶＳi
は補正差分値ＫＥを加算され、ノイズ低減処理を受け
る。

【００６５】本実施例のノイズ低減回路では、静止画領
域であればノイズの有無、ノイズの大小に関係なく確実
に動き検出回路９２より論理値“０”の動き判定信号Ｍ
Ｃが出力されるのでノイズ低減処理が確実に行われ、動
画領域であれば動きの大小に関係なく確実に動き検出回
路９２より論理値“１”の動き判定信号ＭＣが出力され
るのでノイズ低減処理が確実に禁止される。これによ
り、係数乗算器８８における入出力特性（図１５）にお
ける上限値Ｕa を高い値に設定しても、動画領域に対し
て不所望なノイズリダクションがかかるおそれはなく、
残像等の画質劣化を防止することができる。

【００６６】なお、本発明の動き検出回路は、ノイズ低
減回路に限らず、たとえばＮＴＳＣ方式のテレビ受像機
におけるＹ／Ｃ分離やハイビジョン放送のＭＵＳＥデコ
ーダにおける静止画信号と動画信号との混合または切換
等にも用いることができる。

【００６７】

【発明の効果】以上説明したように、本発明の動き検出
回路によれば、入力画像信号と遅延画像信号との差分の
極性および大きさを各画素と当該画素の前後の水平走査
ライン上の画素を含む付近の他の画素とについて動画領
域であるか静止画領域であるかを判定するようにしたの
で、動きの大小、ノイズの有無、ノイズの大小等に左右
されずに正確な動き検出を行うことができる。

【００６８】また、本発明のノイズ低減回路によれば、
入力画像信号と遅延画像信号との差分の極性および大き
さを各画素と当該画素の前後の水平走査ライン上の画素
を含む付近の他の画素とについてそれぞれ判定し、それ
らの判定結果を基に各画素について動画領域であるか静
止画領域であるかを判定し、その動き判定結果に基づい
てノイズ低減処理を動画領域に対しては禁止するように
したので、動きの大小に左右されることなく静止画に対
してのみ効果的なノイズリダクションをかけられ、残像
等の画質劣化を防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例による動き検出回路の構成を
示すブロック図である。

【図２】図１の動き検出回路における動き判定回路の具
体的な回路構成例を示すブロック図である。

【図３】実施例の動き検出回路の作用を説明するための
画素の配列構成を模式的に示す図である。

【図４】実施例の動き検出回路の作用を説明するための
各部の信号の波形を示す信号波形図である。

【図５】実施例の動き検出回路の出力部の一変形例を示
すブロック図である。

【図６】図５における水平拡げ回路の具体的構成例を示
す回路図である。

【図７】図５における垂直拡げ回路の具体的構成例を示
す回路図である。

【図８】図６および図７の水平拡げ回路および垂直拡げ
回路の各部の信号の波形を示す図である。

【図９】実施例の動き検出回路の動き検出特性を示す図
である。

【図１０】図２におけるブロック差分値判定回路の一変
形例を示す回路図である。

【図１１】図１０における加算器の具体的構成例を示す
回路図である。

【図１２】図１１における加算器の構成をさらに詳細に
示す回路図である。

【図１３】実施例における動き判定回路の一変形例を示
すブロック図である。

【図１４】本発明の一実施例によるノイズ低減回路の構
成を示すブロック図である。

【図１５】図１４のノイズ低減回路における係数乗算器
の入出力特性を示す図である。

【図１６】従来の動き検出回路の構成を示すブロック図
である。

【図１７】図１６の動き検出回路における非線形処理回
路の入出力特性を示す図である。

【符号の説明】

１２，８６ フレームメモリ １４，８６ 減算器 １６，９２ 動き判定回路 ４０ 差分極性判定部 ５０ 差分値判定部 ６０ 動き判定部 ８２ 加算器 ８８ 係数乗算器

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 入力画像信号と１画面単位分遅延された
   遅延画像信号との差分をとる差分生成手段と、 前記差分生成手段より得られた差分の極性を各画素と当
   該画素の前の水平走査ライン上の画素および前記画素の
   後の水平走査ライン上の画素を含む付近の他の画素とに
   ついて判定する差分極性判定手段と、 前記差分生成手段より得られた差分の大きさを各画素と
   当該画素の前の水平走査ライン上の画素および前記画素
   の後の水平走査ライン上の画素を含む付近の他の画素と
   について判定する差分値判定手段と、 前記差分極性判定手段および前記差分値判定手段のそれ
   ぞれの判定結果を基に各画素について動画領域であるか
   否かを判定する動き判定手段とを有する動き検出回路。
2. 【請求項２】 前記付近の画素が対象となる画素の前後
   の画素を含み、前記前の水平走査ラインが対象となる画
   素の直前の水平走査ラインであり、前記後の水平走査ラ
   インが対象となる画素の直後の水平走査ラインである請
   求項１に記載の動き検出回路。
3. 【請求項３】 入力画像信号と１画面単位分遅延された
   遅延画像信号との差分をとる差分生成手段と、 前記差分生成手段より得られた差分に基づいて前記入力
   画像信号にノイズ低減処理を施すノイズ低減処理手段
   と、 前記差分生成手段より得られた差分の極性を各画素と当
   該画素の前の水平走査ライン上の画素および前記画素の
   後の水平走査ライン上の画素を含む付近の他の画素とに
   ついて判定する差分極性判定手段と、 前記差分生成手段より得られた差分の大きさを各画素と
   当該画素の前の水平走査ライン上の画素および前記画素
   の後の水平走査ライン上の画素を含む付近の他の画素と
   について判定する差分値判定手段と、 前記差分極性判定手段および前記差分値判定手段のそれ
   ぞれの判定結果を基に各画素について動画領域であるか
   否かを判定する動き判定手段と、 前記動き判定手段の判定結果に基づいて動画領域に対し
   ては前記ノイズ低減処理手段のノイズ低減処理を禁止す
   るノイズ低減処理禁止手段とを有するノイズ低減回路。
4. 【請求項４】 前記付近の画素が対象となる画素の前後
   の画素を含み、前記前の水平走査ラインが対象となる画
   素の直前の水平走査ラインであり、前記後の水平走査ラ
   インが対象となる画素の直後の水平走査ラインである請
   求項３に記載のノイズ低減回路。