JP3282598B2

JP3282598B2 - 半導体用基板の製造方法、液晶表示装置及び密着型イメージセンサ装置

Info

Publication number: JP3282598B2
Application number: JP34347698A
Authority: JP
Inventors: 義信佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-12-02
Filing date: 1998-12-02
Publication date: 2002-05-13
Anticipated expiration: 2018-12-02
Also published as: JP2000174281A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体用基板の製
造方法、液晶表示装置及び密着型イメージセンサ装置に
関し、特に、アクティブマトリックス液晶ディスプレイ
パネル、密着型イメージセンサ等の入出力装置に使用さ
れる薄膜トランジスタの活性層シリコン薄膜の形成技術
の改善を図った半導体用基板の製造方法、並びにこの製
造方法により製造された半導体用基板上に形成された薄
膜トランジスタを使用した液晶表示装置及び密着型イメ
ージセンサ装置に関する。

【０００２】

【従来の技術】従来、ガラス基板上に薄膜トランジスタ
（ＴＦＴ）を形成する代表的な技術として、水素化アモ
ルファス半導体ＴＦＴ技術及び、多結晶シリコンＴＦＴ
技術が挙げられる。

【０００３】水素アモルファス半導体ＴＦＴ技術は、作
製プロセス最高温度が３００℃程度であり、安価な低軟
化点ガラス上に移動度が１ｃｍ²／Ｖｓｅｃ程度の電界
効果移動度を有するＴＦＴを作製することができる。

【０００４】多結晶シリコンＴＦＴ技術は、例えば、石
英基板を使用してＬＳＩと類似した、温度が１０００℃
程度の高温プロセスを使用することで、電界効果移動度
が１００ｃｍ²／Ｖｓｅｃ程度の性能を得ることができ
る。このような高い電界効果移動度の実現は、例えば、
上記多結晶シリコンＴＦＴ技術により作製されたＴＦＴ
を液晶ディスプレイに応用した場合、各画素を駆動する
画素ＴＦＴと同時に、周辺駆動回路部までを同一ガラス
基板上に同時に形成することができる。

【０００５】しかし、多結晶シリコンＴＦＴ技術におい
て、上述のような高温プロセスを使用する場合、水素ア
モルファス半導体ＴＦＴ技術で使用することができる安
価な低軟化点ガラスを使用することができない。そこ
で、高移動度を有する多結晶シリコン薄膜トランジスタ
を温度が３００℃程度の低温プロセスで作製する技術の
研究開発が活発に行われている。この低温プロセスで高
性能な多結晶シリコンを得るにはエキシマレーザ結晶化
技術が最も有効である。この方法を使用して、移動度が
６４０ｃｍ²／Ｖｓｅｃという高い移動度を実現したと
いう報告もある。

【０００６】また、パルスレーザによる溶融結晶化技術
を使用するため、均一性及び再現性に課題を残してい
る。このような問題を解決する手段として、予め、固相
成長法により結晶化した膜にエキシマレーザを照射する
ことにより再結晶化させる方法が開示されている。この
手法は、具体的には、固相成長法により粒径の大きい多
結晶化膜を均一に作製し、その後のエキシマレーザ照射
により結晶粒界の界質を行うことにより、均一で高品質
な多結晶シリコン膜を得るものである。この固相成長法
は、主に処理温度が６００℃前後で真空中又は窒素中で
行う場合が多く、シリコンを大粒径化させるためには、
４０時間の長時間の処理を要する。また、粒径は固相成
長前のシリコン膜成膜時の条件に大きく依存してしまう
等の問題がある。

【０００７】こうした問題を解決すべく、特開平４−２
２５５７２号公報には、短時間で均一に大粒径化を目的
としていろいろな手法が提案されている。基板上に凹凸
を形成し、そして、薄膜を形成し、その後、固相成長を
行う方法が開示されている。

【０００８】また、特開平８−１９５４９１号公報に
は、配向性多結晶膜を核として固相成長させる手法が開
示されている。

【０００９】更に、特開平２−７２６１４号公報には、
核発生密度が低い膜と高い膜とを積層させて固相成長さ
せる手法が開示されている。

【００１０】いずれの場合も下地に核となりうる層又は
表面形状を形成し、下地からの核発生を支配的にさせ、
上層に設ける半導体膜を固相成長でシリコンを大粒径化
させようとするものである。

【００１１】しかし、これらの手法では周辺駆動回路一
体型の液晶表示素子を作製する上で問題が生じる。それ
は、周辺駆動回路と画素をスイッチングさせるトランジ
スタでは要求される性能が異なり、それらを同時に満た
すトランジスタを同時に同じ基板上に形成することが難
しいためである。これは、特に画素を駆動させる回路に
適用させるトランジスタは、電界効果移動度が５０乃至
１００ｃｍ²／Ｖｓｅｃ程度以上必要とし、一方、画素
をスイッチングさせるトランジスタでは、リーク電流が
１０^-12ｐＡ程度以下の低リーク電流が要求されること
に関係する。

【００１２】高移動度を実現するためには、活性層多結
晶シリコン膜の大粒径化が必要であるが、大粒径化する
とリーク電流のばらつきが大きくなるという問題があ
る。

【００１３】従って、活性層多結晶シリコン膜は、駆動
回路部トランジスタでは大粒径化、画素スイッチング用
のトランジスタでは中粒径化という構成をとる必要性が
ある。こうした同一基板上に要求性能が異なるトランジ
スタを形成する技術が、特開平８−２０３８２５号公報
に開示されている。

【００１４】次に、トランジスタの製造方法について説
明する。図１５（ａ）乃至（ｄ）は、従来のトランジス
タの製造方法を工程順に示す断面図である。

【００１５】先ず、図１５（ａ）に示すように、例え
ば、ガラスからなる基板１０１の表面に凹凸１０１ａを
形成して、ラフネス形状とする。

【００１６】次に、図１５（ｂ）に示すように、基板１
０１の上に、非晶質半導体膜１０２として、例えば、非
晶質シリコン膜を形成する。

【００１７】次に、図１５（ｃ）に示すように、非晶質
シリコン膜を短時間で固相成長させて、粒径の比較的大
きい結晶粒の多結晶膜１０３とする。

【００１８】次に、図１５（ｄ）に示すように、形成し
た粒径の比較的大きい結晶粒を基板１０１の上に部分的
に形成する。その領域で製作するトランジスタ１００を
周辺駆動回路に、その他の領域で画素をスイッチングさ
せるトランジスタ１００に適用させ、ソース・ドレイン
領域１０４を形成し、その上にゲート絶縁膜１０５を形
成する。ソース・ドレイン領域１０４の間にゲート電極
１０６を形成する。更に、層間絶縁膜１０７を形成し、
この層間絶縁膜１０７にコンタクトホール（図示せず）
を開口し、ソース・ドレイン電極１０８を形成する。こ
れにより、同一基板上に性能が異なるトランジスタ１０
０を作製することができる。

【００１９】

【発明が解決しようとする課題】しかし、特開平８−２
０３８２５号公報及び特開平４−２２５５７２号公報に
開示されている基板の表面に凹凸又はラフネスを形成す
る方法は、ガラス基板を化学的エッチングにより形成す
る手法が提案されていて、いくつかの工程を必要とする
という問題点がある。

【００２０】また、特開平８−２０３８２５号公報に
は、基板を高温熱処理することによる酸素脱離で凹凸を
形成する手法が提案されているが、熱処理には長時間を
要すると共に、基板の歪み発生を誘発するということが
問題である。いずれも処理時間が増大し、作製工程数も
増大する。また、基板の歪み及びコンタミネーションの
発生等基板に対するダメージが大きいという問題があ
る。

【００２１】本発明はかかる問題点に鑑みてなされたも
のであって、基板に半導体膜を形成した後に、レーザ照
射により表面に凹凸を形成し、この凹凸面の上に非晶質
半導体膜を形成した後に、レーザ照射をして結晶化させ
ることにより、同一基板内に性質の異なるトランジスタ
を形成することができる半導体用基板の製造方法、並び
にこの製造方法により製造された半導体用基板上に形成
された薄膜トランジスタを使用する液晶表示装置及び密
着型イメージセンサ装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明に係る半導体用基
板の製造方法は、基板上に、半導体膜を堆積する工程
と、前記半導体膜の表面の一部だけ照射強度が５００乃
至６５０ｍＪ／ｃｍ ^２であり前記半導体膜の表面荒れラ
フネスを増大させるようなレーザ照射により表面荒れラ
フネスをレーザ照射により増大させて凹凸を形成する工
程と、前記半導体膜における表面に凹凸を形成した部分
上及び表面に凹凸を形成していない平坦な部分上の双方
に前記半導体膜と比較して不純物濃度が高い非晶質半導
体膜を堆積させる工程と、前記非晶質半導体膜にレーザ
照射を行うか又は前記非晶質半導体膜を固相成長させて
前記凹凸を形成した部分上の前記非晶質半導体膜を前記
凹凸を核として結晶化させると共に前記平坦な部分上の
前記非晶質半導体膜をこの非晶質半導体膜中の不純物を
核として結晶化させる工程と、を有することを特徴とす
る。

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】本発明に係る液晶表示装置は、基板と、こ
の基板上に設けられた画素スイッチング素子と、前記基
板上に設けられた駆動回路とを有し、前記画素スイッチ
ング素子は第１の薄膜トランジスタを有し、この第１の
薄膜トランジスタは、前記基板上に設けられ表面が平坦
である半導体膜と、この半導体膜上に設けられ結晶化さ
れた半導体からなる活性層とを有し、前記駆動回路は第
２の薄膜トランジスタを有し、この第２の薄膜トランジ
スタは、前記基板上に設けられ表面に照射強度が５００
乃至６５０ｍＪ／ｃｍ ^２でありその表面荒れラフネスを
増大させるようなレーザ照射により凹凸が形成された半
導体膜と、この半導体膜上に設けられ結晶化された半導
体からなる活性層とを有することを特徴とする。

【００２９】本発明に係る密着イメージセンサ装置は、
基板と、この基板上に設けられた読みとり画素スイッチ
ング素子と、前記基板上に設けられた駆動回路とを有
し、前記読みとり画素スイッチング素子は第１の薄膜ト
ランジスタを有し、この第１の薄膜トランジスタは、前
記基板上に設けられ表面が平坦である半導体膜と、この
半導体膜上に設けられ結晶化された半導体からなる活性
層と有し、前記駆動回路はシフトレジスタと、出力回路
とを有し、前記シフトレジスタ及び出力回路は夫々第２
の薄膜トランジスタを有し、この第２の薄膜トランジス
タは、前記基板上に設けられ表面に照射強度が５００乃
至６５０ｍＪ／ｃｍ ^２でありその表面荒れラフネスを増
大させるようなレーザ照射により凹凸が形成された半導
体膜と、この半導体膜上に設けられ結晶化された半導体
からなる活性層とを有することを特徴とする。

【００３０】本発明においては、固相成長又はレーザ照
射において大粒径の多結晶半導体膜を得ようとする際
に、半導体膜にレーザを照射して表面荒れを発生させて
凹凸を形成し、その後に非晶質半導体膜を堆積し、レー
ザアニール又は固相成長とレーザアニールの組み合わせ
により結晶化させるものである。表面荒れラフネスを増
大させた領域では形成された凹凸が、非晶質半導体膜が
結晶化する時の核発生を支配し、非晶質半導体膜の結晶
化前の膜質に依存することなく所望とする結晶粒径の多
結晶膜を得ることができる。

【００３１】また、本発明においては、レーザ照射によ
る表面荒れは照射エネルギーの変化だけで実現可能なた
め工程数が増大することはない。また表面荒れラフネス
を増大させた領域と表面荒れを発生させない領域はレー
ザ照射位置と照射エネルギーの制御だけで簡単に作り分
けることができ、活性層シリコン膜の粒径が異なるトラ
ンジスタを同一基板上に簡単なプロセスで実現すること
ができる。

【００３２】

【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して説明する。図１（ａ）乃至（ｅ）
は、本発明の第１実施例に係る半導体用基板の製造方法
を工程順に示す断面図である。

【００３３】本実施例において、先ず、図１（ａ）に示
すように、例えば、ガラスからなる基板２の上に、例え
ば、ＬＰＣＶＤ法を使用して、反応管内部の温度を４５
０℃に均一に保ち、ジシランガス（Ｓｉ₂Ｈ₆）を２００
ｓｃｃｍ導入し、半導体膜３として、例えば、膜厚が２
００Å乃至５００Åの範囲で非晶質シリコンを堆積させ
る。

【００３４】次に、図１（ｂ）に示すように、半導体膜
３の所望の領域に、例えば、ＸｅＣｌエキシマレーザを
レーザ照射強度が５００ｍＪ/ｃｍ²乃至６５０ｍＪ/ｃ
ｍ²の範囲で照射して、表面荒れラフネスを増大した凹
凸領域３ｂと表面荒れラフネスを増大させない平坦領域
３ａとを作り分ける。

【００３５】次に、図１（ｃ）に示すように、凹凸領域
３ｂ及び平坦領域３ａとの上に、例えば、非結晶シリコ
ン膜からなる非晶質半導体膜４を堆積させる。

【００３６】次に、図１(ｄ)に示すように、例えば、圧
力が大気圧、温度が６００℃として、２０時間乃至５０
時間の固相成長処理を窒素雰囲気中で行い、非晶質半導
体膜４を多結晶シリコン膜からなる多結晶膜５にする。

【００３７】これにより、図１（ｅ）に示すように、多
結晶膜５は、基板２の上に形成された半導体膜３の凹凸
領域３ｂ上において、半導体膜３の平坦領域３ａ上と比
較して、結晶粒径が大きい大粒径領域５ｂとなり、半導
体膜３の凹凸が形成されない領域上において、小粒径領
域５ａとなる。

【００３８】上述のように、本実施例においては、基板
２の所望領域にレーザ照射して凹凸を形成することによ
り、非晶質半導体膜４を固相性成長させる際に形成され
る結晶粒径を変えることができるために、同一基板２内
に異なる粒径を有する半導体用基板１を形成することが
できる。

【００３９】本実施例においては、半導体膜３を堆積す
る方法として、シランガスを原料に使用し、４００℃乃
至６００℃前後の成長温度で、ＬＰＣＶＤ法を使用して
堆積させたが、本発明は、特にこれに限定されるもので
はなく、シランガスを使用したプラズマＣＶＤ法又はシ
リコンターゲットを使用したスパッタリング法でもよ
い。また、本実施例において、レーザとしてＸｅＣｌエ
キシマレーザを使用したが、本発明は、特にこれに限定
されるものではなく、Ａｒレーザ又はＫｒＦレーザ等で
もよい。

【００４０】また、図２は、縦軸に、シリコン膜厚、横
軸にレーザ照射強度をとり、表面に凹凸発生強度のシリ
コン膜厚依存性を示すグラフ図である。本実施例におい
ては、半導体膜３の膜厚を５００Åとした場合、表面荒
れラフネスが発生する照射強度は半導体膜３の膜厚によ
って異なり、表面荒れラフネス発生強度のシリコン膜厚
依存性は図２に示すような傾向を示す。膜厚が５００Å
の場合では、レーザ照射強度は５８０ｍＪ/ｃｍ²であ
る。

【００４１】更に、図３は、縦軸に最大凹凸差をとり、
横軸に表面荒れラフネス増大発生条件をとり、最大凹凸
差と表面荒れラフネス増大発生条件との関係を示すグラ
フ図である。本実施例においては、表面荒れラフネス
は、レーザの照射回数又は走査の移動ピッチを変化させ
ることにより発生させることができる。即ち、これらの
条件を変化させることにより、表面荒れラフネス後の表
面状態を所望の形状に制御することができる。図３に示
すように、例えば、半導体膜３の膜厚が５００Åで、レ
ーザ照射強度が５００ｍＪ/ｃｍ²、走査ピッチが１．２
５μｍの条件１においては、レーザ照射をし、表面荒れ
ラフネスを発生させた場合の表面の凹凸の深さ（山−
谷）は、最大で６４０Åである。また、条件１と同じ膜
厚で、レーザ強度が５００ｍＪ/ｃｍ²、走査ピッチが５
μｍの条件２においては、凹凸の深さは最大で２５０Å
である。なお、未照射の領域の凹凸深さは、最大で６０
Åである。

【００４２】更に、表面荒れをさせない領域において
も、レーザ照射強度が３００ｍＪ/ｃｍ²程度のレーザ照
射をすることもできる。このように、表面荒れラフネス
を増大させる領域と表面荒れさせない領域とをレーザ照
射エネルギーを変化させることで同一基板２面に幾通り
もの水準を組み合わせ、基板２面内に形成することもで
きる。例えば、同一基板２面内で表面荒れラフネスを増
大させる領域では、レーザ照射強度を５００ｍＪ/ｃｍ²
乃至６５０ｍＪ/ｃｍ²の範囲で任意の水準でレーザ照射
をして凹凸を形成することができる。また、レーザ照射
強度が６５０ｍＪ/ｃｍ²以上では、第１層目の非晶質シ
リコン膜の膜厚によっても異なるが、薄膜が消失してし
まうため、それ以下のレーザ照射強度にする必要があ
る。更に、表面荒れ処理をしない領域ではレーザ照射強
度が３００ｍＪ/ｃｍ²乃至４８０ｍＪ/ｃｍ²程度の範囲
で任意の水準でレーザ照射させて半導体膜３を形成する
ことにより、表面に凹凸を形成を防止することができ
る。本実施例において、半導体膜３は、非晶質シリコン
膜としたが、本発明は、特にこれに限定されるものでは
なく、多結晶シリコン膜及び微結晶シリコン膜とするこ
ともできる。

【００４３】更にまた、図４は、縦軸に結晶化率、横軸
に固相成長時間をとり、結晶化率の固相成長時間依存性
を示したグラフ図である。本実施例においては、表面荒
れラフネスを増大させる領域と表面荒れをさせない領域
では固相成長による結晶化率に違いが生じる。図４に示
すように、表面荒れラフネスを増大させる領域では約１
５時間乃至２０時間の範囲で完全に結晶化され、表面荒
れをさせない領域では３０時間前後の時間を要した。ま
た、その時の結晶粒径は、表面荒れラフネスを増大させ
る領域では２乃至４μｍであり、表面荒れをさせない領
域では０．０５乃至０．２μｍである。

【００４４】また、図５（ａ）乃至（ｄ）は、基板の表
面に凹凸が形成される半導体用基板の製造方法を工程順
に示す断面図である。図６（ａ）乃至（ｄ）は、基板の
表面に凹凸が形成されない半導体用基板の製造方法を示
す断面図である。

【００４５】基板２の表面に凹凸が形成される半導体用
基板１においては、先ず、図５（ａ）に示すように、基
板２の上に、半導体膜３を形成する。

【００４６】次に、図５（ｂ）に示すように、レーザ照
射強度が５００ｍＪ/ｃｍ²乃至６５０ｍＪ/ｃｍ²の範囲
で、レーザを半導体膜３の表面に照射して、表面に凹凸
領域３ｂを形成する。

【００４７】次に、図５（ｃ）に示すように、非晶質半
導体膜４を形成し、固相成長させ、更に、レーザアニー
ル照射をして、核成長させる。これにより、図５（ｄ）
に示すように、比較的結晶粒径が大きく粒成長した大粒
径領域５ｂが形成される。従って、表面荒れラフネスを
増大させる領域では、下地の凹凸を核として結晶化した
ものと判断することができる。

【００４８】また、基板２の表面に凹凸が形成されない
半導体用基板１においては、先ず、図６（ａ）に示すよ
うに、基板２の上に、半導体膜３を形成する。

【００４９】次に、図６（ｂ）に示すように、レーザ照
射強度が５００ｍＪ/ｃｍ²未満のレーザを半導体膜３の
表面に照射する。

【００５０】次に、図６（ｃ）に示すように、非晶質半
導体膜４を形成し、固相成長させる。これにより、図６
（ｄ）に示すように、基板２の表面に凹凸が形成される
場合と比較して、小さく粒成長した小粒径領域５ａが形
成される。従って、表面荒れをさせない領域では膜中に
含まれる酸素又は他の不純物が核となって結晶化してい
ると判断することができる。即ち、非晶質半導体膜４の
膜質が支配的であると判断することができる。

【００５１】更に、非晶質半導体膜４の不純物濃度を半
導体膜３の不純物濃度よりも高くして、選択的に堆積さ
せることにより、半導体膜３で表面荒れをさせない平坦
領域３ａでは、表面を荒れさせた領域である凹凸領域３
ｂよりも多結晶膜５の結晶粒径は小さなものとなる。こ
れは、例えば、非晶質半導体膜４の酸素濃度が５×１０
²⁰ｃｍ^-3で、半導体膜３の酸素濃度が１×１０¹⁸ｃｍ^-3
程度であった場合、核発生密度は非晶質半導体膜４が高
いため、その後で、処理する固相成長では表面荒れをさ
せない領域で得られる多結晶膜５の結晶粒径は小さいも
のとなる。

【００５２】この非晶質半導体膜４の膜中に含まれる酸
素濃度を制御する方法としては、堆積速度を変化させる
方法がある。例えば、ＬＰＣＶＤ法を使用して、ジシラ
ンガスを２００ｓｃｃｍ導入した場合、圧力を制御する
ことにより、例えば、成膜圧力が１０Ｐａでは５乃至１
０Å/ｍｉｎの堆積速度、又は、成膜圧力が３０乃至５
０Ｐａで、堆積速度が２５乃至３０Å/ｍｉｎとして、
堆積速度を小さくすることにより酸素濃度を高くするこ
とができる。

【００５３】次に、非晶質半導体膜４を固相成長後に、
例えば、エキシマレーザをレーザ照射強度が３００ｍＪ
/ｃｍ²乃至５００ｍＪ/ｃｍ²の範囲で照射する。エキシ
マレーザアニール後の結晶粒径は表面荒れラフネスを増
大させる領域では最大で５μｍ、表面荒れをさせない領
域では０．１乃至０．５μｍである。また、固相成長を
実施せず、非晶質半導体膜４を堆積後に直接エキシマレ
ーザ照射した領域の粒径を観察したところ表面荒れラフ
ネスを増大させる領域では４μｍ、表面荒れをさせない
領域では０．３μｍであった。このことにより、レーザ
による溶融再結晶化のみでも表面荒れラフネスを増大さ
せた領域で大粒径を得ることができる。そして、これに
より得られる凹凸が核発生を支配している。

【００５４】次に、本発明の第２実施例について図７に
基づいて説明する。図１に示す第１実施例と同一構成物
には、同一符号を付してその詳細な説明は省略する。図
７（ａ）乃至（ｄ）は、本発明の第２実施例に係る薄膜
トランジスタの製造方法を工程順に示す断面図である。
図７（ａ）は、図１（ｅ）の次の工程を示す。

【００５５】先ず、本発明の第１実施例の図１（ｅ）に
示す半導体用基板１の小粒径領域５ａと大粒径領域５ｂ
とを、夫々島状パターンに加工した後、図７（ａ）に示
すように、ＬＰＣＶＤ法を使用して、ゲート絶縁膜７
を、例えば、４００Åの膜厚に堆積する。

【００５６】次に、図７（ｂ）に示すように、ゲート絶
縁膜７の上にゲート電極８として、膜厚が１０００Åの
高融点金属膜であるタングステンシリサイドをスパッタ
法で堆積させる。ゲート電極８をパターニング後、ｐチ
ャネル及びｎチャネルに相当する夫々の領域にイオンド
ーピング法による不純物注入を使用してソース・ドレイ
ン領域６を形成する。次に、ソース・ドレイン領域６の
不純物活性化のための熱処理を施す。

【００５７】次に、図７（ｃ）に示すように、第１層間
絶縁膜９として、例えば、膜厚が５０００Åの窒化シリ
コン膜をプラズマＣＶＤを使用して堆積する。

【００５８】次に、図７（ｄ）に示すように、その後に
ソース・ドレイン領域６用のコンタクトホール１０とゲ
ート電極８用のコンタクトホール１１を形成する。次
に、ソース・ドレイン領域６用のコンタクトホール１０
にソース・ドレイン電極１２として、例えば、アルミ電
極を形成し、ゲート電極８用のコンタクトホール１１に
コンタクト電極１３として、例えば、アルミ電極を形成
する。これにより、薄膜トランジスタ１４が形成され
る。

【００５９】上述のように、本実施例においては、同一
工程で、同一基板２内に結晶粒径の異なる領域を形成す
ることができることにより、工程を分けて、工程数を増
やすことなく特性の異なる素子を有する薄膜トランジス
タを形成することができる。

【００６０】本実施例においては、ゲート電極８の材料
として、タングステンシリサイドを使用したが、本発明
は、特にこれに限定されるものではなく、ゲート電極８
の材料は高融点金属のシリサイドであれば、チタン、タ
ンタル又はモリブデン等を使用してもよい。

【００６１】次に、本発明の第３実施例について図８乃
至図１０に基づいて説明する。図１に示す第１実施例と
同一構成物には、同一符号を付してその詳細な説明は省
略する。図８は、本発明の第３実施例に係る液晶表示装
置の半導体膜に凹凸を形成する第１段階を示す模式図で
ある。図９は、本発明の第３実施例に係る液晶表示装置
の半導体膜に凹凸を形成する第２段階を示す模式図であ
る。図１０は、本発明の第３実施例に係る液晶表示装置
を示す断面図である。

【００６２】本実施例においては、半導体膜３の表面
に、図８に示すように、表面荒れラフネスを形成しない
領域に照射させないためのマスク１５ａを有するレーザ
照射ラインビーム形状のレーザを照射することができる
第１照射機１５を使用して、ゲート信号用駆動回路領域
１６を第１段階として照射し、凹凸を形成する。

【００６３】次に、第２段階として、半導体膜３の表面
に、図９に示すように、表面荒れラフネスを形成しない
領域に照射させないためのマスク１９ａを有するレーザ
照射ラインビーム形状のレーザを照射することができる
第２照射機１９を使用して、データ信号用駆動回路領域
１７にレーザ照射し、凹凸を形成する。これら第１及び
第２照射機１５、１９このレーザ照射時のマスキング方
法はレーザ導波光路内に設置されている集光レンズの終
端側で所望とする形状のスリットを設けて照射する。走
査方向での照射位置は基板２の移動動作とレーザパルス
とのタイミングを制御して行う。

【００６４】本実施例においては、第２実施例に示す薄
膜トランジスタ１４を利用して液晶表示装置を製造す
る。従って、薄膜トランジスタ１４を形成する工程まで
は、第１実施例及び第２実施例と同一工程である。

【００６５】次に、本実施例の液晶表示装置の製造方法
について説明する。先ず、薄膜トランジスタ１４を形成
する。次に、図１０に示すように、第２層間絶縁膜２０
として、例えば、膜厚が５０００Å乃至１μｍの範囲の
窒化シリコン膜をプラズマＣＶＤ法又は酸化シリコン膜
をＴＥＯＳＣＶＤ法を使用して堆積する。

【００６６】次に、表面荒れラフネスをさせない領域で
形成した薄膜トランジスタのドレイン上にコンタクトホ
ール２１を開口する。そして、例えば、ＩＴＯからなる
透明電極２２をスパッタリング法を使用して堆積する。
更に、パターニング、エッチング等の加工をすることに
より液晶表示装置が完成する。この液晶表示装置におい
て、表面荒れラフネスを増大させた領域で形成した薄膜
トランジスタを画素駆動回路に、表面荒れをさせない領
域で作製した薄膜トランジスタを画素スイッチングに使
用している。

【００６７】上述のように、本実施例においては、同一
基板２内に、結晶粒径の異なるシリコン膜を同時に形成
することができるため、工程数を増加させることなく、
表面荒れラフネスを増大させた領域で形成した薄膜トラ
ンジスタ１４を画素駆動回路に、表面荒れをさせない領
域で作製した薄膜トランジスタ１４を画素スイッチング
に使用することができる。

【００６８】また、本実施例においては、半導体膜３に
凹凸を形成する際に、レーザビームがライン形状である
ものを使用したが、本発明は、特にこれに限定されるも
のではなく、基板２を９０度回転させて照射領域させる
領域の位置を変化させて行ってもよい。また、液晶表示
装置の画素スイッチング素子１８の領域は、上述したよ
うに未照射又は表面荒れラフネスが増大しない５００ｍ
Ｊ/ｃｍ²未満の照射強度で、画素スイッチング素子領域
１８を照射することができる所望の形状を有したスリッ
トを設けて照射してもよい。

【００６９】更に、本実施例においては、第２層間絶縁
膜２０として、窒化シリコン膜をプラズマＣＶＤ法で形
成する方法を使用したが、本発明は、特にこれに限定さ
れるものではなく、この第２層間絶縁膜２０は、スピン
塗布するタイプの有機層間膜を使用してもよい。この有
機層間膜をスピン塗布後には、Ｎ₂中で２００℃乃至３
００℃の温度範囲で焼成を行うことが望ましい。

【００７０】次に、本発明の第４実施例について図１１
乃至図１４に基づいて説明する。図１に示す第１実施例
と同一構成物には、同一符号を付してその詳細な説明は
省略する。図１１は、本発明の第４実施例に係る密着型
イメージセンサ装置の半導体膜への凹凸形成方法を示す
模式図である。図１２（ａ）乃至（ｅ）、図１３（ａ）
乃至（ｃ）並びに図１４（ａ）及び（ｂ）は、本発明の
第４実施例に係る密着型イメージセンサ装置の製造方法
を工程順に示す断面図である。

【００７１】本実施例においては、先ず、基板２の上に
半導体膜３を形成する。この半導体膜３に、表面荒れラ
フネスを形成しない領域に照射させないためのマスク２
３ａを有するレーザ照射ラインビーム形状のレーザを照
射することができる第３照射機２３を使用して、シフト
レジスタと出力回路から構成される駆動回路領域２４
に、レーザを照射し、凹凸を形成し、スイッチング画素
領域２５と領域を分ける。

【００７２】本実施例においては、第１実施例に示す半
導体用基板１を利用して密着型イメージセンサ装置を製
造する。従って、半導体用基板１を形成する工程まで
は、第１実施例と同一工程である。先ず、図１２（ａ）
に示すように、基板２に結晶粒径が小さい小粒径領域５
ａと大粒径領域５ｂとが形成されている半導体用基板１
を形成する。

【００７３】次に、図１２（ｂ）に示すように、半導体
用基板１の小粒径領域５ａと大粒径領域５ｂとを、夫々
島状パターンに加工した後、ＬＰＣＶＤ法を使用して、
ゲート絶縁膜７を、例えば、４００Åの膜厚に堆積す
る。

【００７４】次に、図１２（ｃ）に示すように、ゲート
絶縁膜７の上にゲート電極８として、例えば、膜厚が１
０００Åの高融点金属膜であるタングステンシリサイド
をスパッタ法で堆積させる。ゲート電極８をパターニン
グ後、ｐチャネル及びｎチャネルに相当する夫々の領域
にイオンドーピング法による不純物注入を使用してソー
ス・ドレイン領域６を形成する。次に、ソース・ドレイ
ン領域６の不純物活性化のための熱処理を施す。これに
より、要求性能が異なる夫々の薄膜トランジスタ１４を
形成する。

【００７５】次に、図１２（ｄ）に示すように、第１層
間絶縁膜９として、例えば、膜厚が２０００Å乃至５０
００Åの範囲で窒化シリコン膜又はＴＥＯＳＣＶＤ法を
使用して酸化シリコン膜を堆積する。

【００７６】次に、図１２（ｅ）に示すように、薄膜ト
ランジスタと読みとり画素部とを接続させるための引出
し下部電極クロムをスパッタ法を使用して、例えば、膜
厚が１０００Å乃至１５００Åの範囲で堆積する。そし
て、パターニングし、下部電極２６を形成する。

【００７７】次に、図１３（ａ）に示すように、第１絶
縁膜９及び下部電極２６の上に受光素子２７として、例
えば、アモルファスシリコン膜を形成する。その上に、
ｐ型の導電性を有するｐ型アモルファスシリコンカーバ
イド膜２８を連続して堆積する。そして、受光素子部の
パターニングを行う。アモルファスシリコン膜は、膜厚
を５０００Å乃至２μｍの範囲で堆積させ、ｐ型アモル
ファスシリコンカーバイド膜２８は、膜厚を２００Å乃
至５００Åの範囲で堆積させる。

【００７８】次に、図１３（ｂ）に示すように、上部透
明電極２９として、例えば、ＩＴＯをスパッタ法を使用
して堆積する。そして、パターニングする。上部透明電
極２９と引出上部引出電極であるアルミ材料とを接続さ
せるためのバリヤメタル３０として、例えば、タングス
テンシリサイドをスパッタ法で堆積して、パターニング
する。

【００７９】次に、図１３（ｃ）に示すように、第３層
間絶縁膜３１として、例えば、窒化シリコン膜を膜厚が
４０００Å乃至１μｍ程度の範囲でプラズマＣＶＤ法を
使用して堆積する。

【００８０】次に、図１４（ａ）に示すように、下部電
極２６、上部透明電極２９、薄膜トランジスタのソース
・ドレイン領域６の上に夫々、コンタクトホール３２を
ドライエッチ法を使用してエッチングして、形成する。

【００８１】次に、図１４（ｂ）に示すように、コンタ
クト電極３３として、例えば、アルミ電極をスパッタ法
にて堆積して、パターニングして夫々形成する。これに
より、密着型イメージセンサ装置を形成する。

【００８２】本実施例においては、表面荒れラフネスを
増大させる領域と表面荒れをさせない領域を形成させた
後、非晶質半導体膜（図示せず）４を半導体膜３と同様
のＬＰＣＶＤ法で反応管内部の温度を４５０℃に均一に
保ち、ジシランガス（Ｓｉ₂Ｈ₆）を２００ｓｃｃｍ導入
して、膜厚が４００Å乃至１０００Åの範囲で堆積する
こともできる。このとき、ジボランガス（Ｂ₂Ｈ₆）をジ
シラン（Ｓｉ₂Ｈ₆）とのガス濃度比が０．１ｐｐｍ乃至
１００ｐｐｍとなるように導入して、堆積させてもよ
い。Ｂ₂Ｈ₆濃度を変化させて活性層シリコン膜中のボロ
ン濃度を制御することで、ｎチャンネルＴＦＴ及びｐチ
ャンネルＴＦＴの閾値を零バイアス対称の特性とするこ
とができ、ＣＭＯＳ回路で有効となる。

【００８３】

【発明の効果】以上詳述したように、本発明において
は、第１層目に設ける半導体膜の表面荒れラフネスを増
大させて凹凸を形成した領域では、上層部に設けた第２
層目の結晶化工程において凹凸が核発生を支配し、簡単
な方法で大粒径の多結晶膜が得られる。また、第１層目
に設ける半導体膜にレーザ照射で表面荒れをさせない領
域では、同様の工程で結晶薄膜を作製した場合、凹凸を
形成した領域と比較して小さい粒径の多結晶膜が得られ
る。この結果、大粒径を必要とする薄膜トランジスタと
大粒径を必要としない薄膜トランジスタの要求性能が異
なる２種類の素子を同一基板上に異なるプロセスを使用
することなく、同時に作製することができる。更に、表
面荒れラフネス領域で作製する薄膜の結晶性は、非晶質
半導体膜の不純物濃度が高くとも、半導体膜で形成され
た表面荒れラフネスを増大させた凹凸からの核発生が支
配的となり、非晶質半導体膜の膜質には影響されないた
め、第２層目に設ける膜質は、表面荒れをさせない領域
で作製するトランジスタの要求性能に合う結晶粒径を得
ることができる不純物濃度が高い膜を選択することがで
きる。従って、多結晶膜における結晶粒径の制御性の向
上を図ることができる。

【００８４】また、夫々の領域で形成された素子は、高
移動度を持つ結晶粒径の大きなトランジスタを液晶表示
素子の駆動回路又は密着イメージセンサの駆動回路に使
用し、低リーク電流となる結晶粒径の小さなトランジス
タを液晶表示素子用画素部のスイッチング素子又は密着
イメージセンサの読みとり画素スイッチング素子として
使用することにより高性能の周辺駆動回路一体型の液晶
表示素子及び密着型イメージセンサ装置を提供すること
ができる。

【図面の簡単な説明】

【図１】（ａ）乃至（ｅ）は、本発明の第１実施例に係
る半導体用基板の製造方法を工程順に示す断面図であ
る。

【図２】凹凸発生強度のシリコン膜厚依存性を示すグラ
フ図である。

【図３】最大凹凸差と表面荒れラフネス増大発生条件と
の関係を示すグラフ図である。

【図４】結晶化率の固相成長時間依存性を示したグラフ
図である。

【図５】（ａ）乃至（ｄ）は、基板の表面に凹凸が形成
される半導体用基板の製造方法を工程順に示す断面図で
ある。

【図６】（ａ）乃至（ｄ）は、基板の表面に凹凸が形成
されない半導体用基板の製造方法を示す断面図である。

【図７】（ａ）乃至（ｄ）は、本発明の第２実施例に係
る薄膜トランジスタの製造方法を工程順に示す断面図で
ある。

【図８】本発明の第３実施例に係る液晶表示装置の半導
体膜に凹凸を形成する第１段階を示す模式図である。

【図９】本発明の第３実施例に係る液晶表示装置の半導
体膜に凹凸を形成する第２段階を示す模式図である。

【図１０】本発明の第３実施例に係る液晶表示装置を示
す断面図である。

【図１１】本発明の第４実施例に係る密着型イメージセ
ンサ装置の半導体膜への凹凸形成方法を示す模式図であ
る。

【図１２】（ａ）乃至（ｅ）は、本発明の第４実施例に
係る密着型イメージセンサ装置の製造方法を工程順に示
す断面図である。

【図１３】（ａ）乃至（ｃ）は、図１２に続く工程を工
程順に示す断面図である。

【図１４】（ａ）及び（ｂ）は、図１３に続く工程を工
程順に示す断面図である。

【図１５】（ａ）乃至（ｄ）は、従来のトランジスタの
製造方法を工程順に示す断面図である。

【符号の簡単な説明】

１；半導体用基板２、１０１；基板３；半導体膜３ａ；平坦領域３ｂ；凹凸領域４、１０２；非晶質半導体膜５、１０３；多結晶膜５ａ；小粒径領域５ｂ；大粒径領域６、１０４；ソース・ドレイン領域７、１０５；ゲート絶縁膜８、１０６；ゲート電極９；第１層間絶縁膜１０、１１、２１、３２；コンタクトホール１２、１０８；ソース・ドレイン電極１３、３３；コンタクト電極１４；薄膜トランジスタ１５；第１照射機１５ａ、１９ａ、２３ａ；マスク１６；ゲート信号用駆動回路領域１７；データ信号用駆動回路領域１８；画素スイッチング素子領域１９；第２照射機２０；第２層間絶縁膜２２；透明電極２３；第３照射機２４；駆動回路領域２５；スイッチング画素領域２６；下部電極２７；受光素子２８；ｐ型アモルファスシリコンカーバイト膜２９；上部透明電極３０；バリヤメタル３１；第３層間絶縁膜１００；トランジスタ１０１ａ；凹凸１０７；層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 27/14 Ｃ (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/336 G02F 1/1368 H01L 21/20 H01L 27/146 H01L 29/786

Claims

(57)【特許請求の範囲】

【請求項１】基板上に、半導体膜を堆積する工程と、
前記半導体膜の表面の一部だけ照射強度が５００乃至６
５０ｍＪ／ｃｍ ^２であり前記半導体膜の表面荒れラフネ
スを増大させるようなレーザ照射により表面荒れラフネ
スをレーザ照射により増大させて凹凸を形成する工程
と、前記半導体膜における表面に凹凸を形成した部分上
及び表面に凹凸を形成していない平坦な部分上の双方に
前記半導体膜と比較して不純物濃度が高い非晶質半導体
膜を堆積させる工程と、前記非晶質半導体膜にレーザ照
射を行うか又は前記非晶質半導体膜を固相成長させて前
記凹凸を形成した部分上の前記非晶質半導体膜を前記凹
凸を核として結晶化させると共に前記平坦な部分上の前
記非晶質半導体膜をこの非晶質半導体膜中の不純物を核
として結晶化させる工程と、を有することを特徴とする
半導体用基板の製造方法。
【請求項２】基板と、この基板上に設けられた画素ス
イッチング素子と、前記基板上に設けられた駆動回路と
を有し、前記画素スイッチング素子は第１の薄膜トラン
ジスタを有し、この第１の薄膜トランジスタは、前記基
板上に設けられ表面が平坦である半導体膜と、この半導
体膜上に設けられ結晶化された半導体からなる活性層と
を有し、前記駆動回路は第２の薄膜トランジスタを有
し、この第２の薄膜トランジスタは、前記基板上に設け
られ表面に照射強度が５００乃至６５０ｍＪ／ｃｍ ^２で
ありその表面荒れラフネスを増大させるようなレーザ照
射により凹凸が形成された半導体膜と、この半導体膜上
に設けられ結晶化された半導体からなる活性層とを有す
ることを特徴とする液晶表示装置。
【請求項３】基板と、この基板上に設けられた読みと
り画素スイッチング素子と、前記基板上に設けられた駆
動回路とを有し、前記読みとり画素スイッチング素子は
第１の薄膜トランジスタを有し、この第１の薄膜トラン
ジスタは、前記基板上に設けられ表面が平坦である半導
体膜と、この半導体膜上に設けられ結晶化された半導体
からなる活性層と有し、前記駆動回路はシフトレジスタ
と、出力回路とを有し、前記シフトレジスタ及び出力回
路は夫々第２の薄膜トランジスタを有し、この第２の薄
膜トランジスタは、前記基板上に設けられ表面に照射強
度が５００乃至６５０ｍＪ／ｃｍ ^２でありその表面荒れ
ラフネスを増大させるようなレーザ照射により凹凸が形
成された半導体膜と、この半導体膜上に設けられ結晶化
された半導体からなる活性層とを有することを特徴とす
る密着型イメージセンサ装置。