JP3275097B2

JP3275097B2 - ジャンパ線またはスイッチを用いることなくコンピュータ・バス・アダプタ回路ボードを構成するための方法

Info

Publication number: JP3275097B2
Application number: JP41164690A
Authority: JP
Inventors: ブライアン・アーノルド・ピーターセン; リチャード・エス・レイド
Original assignee: ３シイオーエム・コーポーレーション
Priority date: 1989-12-19
Filing date: 1990-12-19
Publication date: 2002-04-15
Anticipated expiration: 2017-04-15
Also published as: US5371892A; EP0433818A2; EP0433818A3; DE69032758T2; DE69032758D1; JPH06342413A; EP0433818B1

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は、パーソナル・コンピュータ
のようなコンピュータ・システムのバス搭載型の周辺部
に関するものであり、これをより詳細にいえば、コンピ
ュータ・システムとの間での応答をするような、コンピ
ュータ・システムのバスに結合されるアダプタ回路カー
ドを自動的に構成するための技術に関するものである。

【０００２】コンピュータのアダプタ・カードは、中央
処理ユニット（ＣＰＵ）のようなバス・マスタ・ユニッ
トとコンピュータ・アダプタとの間での適切な相互作用
のために、コンピュータ・バスを通す固有のアドレス操
作が可能なものでなければならない。全ての信号線が並
列にされた真のバス・アークテクチュアにおいては、各
アダプタの固有のアドレスまたはいわゆるベース・アド
レスを指定するための手段を設けねばならない。この目
的のために、通常は、アダプタが応答するベース・アド
レスを選択するために、スイッチまたはジャンパ線をア
ダプタ・カード上に設けるようにされている。アダプタ
との相互作用のために書かれており、ＣＰＵ上で操作す
るようにされているソフトウエアは、アダプタのために
選択されたベース・アドレスにおいて、アダプタの予期
をするように命令される。過去において、ドライバと呼
ばれるこのようなソフトウエアは、アダプタのための構
成を選択する能力を備えていなかった。

【０００３】全てのソフトウエア・ドライバで採用され
ている初期化シーケンスは、パワー・オン時にまたはパ
ワー・オンのリセットの間に実行されるものであり、ま
た、ＣＰＵとアダプタを含む任意の周辺部との間での通
信を設定するように意図した情報が含まれている。従来
の設計にかかるアダプタ・カードは予め選択されたアド
レスを有するものであることから、好適なベース・アド
レスに関してアダプタに命令を発する必要がなかった。

【０００４】それにも拘わらず、アダプタ・カード上に
セットされたスイッチとは独立してバスに結合されてい
る各アダプタ・カードに対して、好適なベース・アドレ
スに関する命令をアダプタに発することを可能にするこ
とが必要とされる。

【０００５】過去において示唆された幾つかの解決策に
よれば、真のバスとは異なるアーキテクチュアが必要と
されているために、真の並列なバス構成を排除するよう
に、バス・アーキテクチュアの再設計が必要とされる。
例えば、テキサス州、ダラス在のテキサス・インスツル
メント社によって助長されているNuBus バスはメモリの
ブロックを指定するようにされており、このために、バ
スに対して結合されることができる複数個の潜在的なア
ダプタに対する特定のアドレス空間を指定するようにさ
れている。かくして、NuBus 構成の潜在的なアドレス空
間は、特定されたナンバのアダプタに対して指定されね
ばならず、また、その空間はバスの設計によってセット
されている。これから明らかになるように、この設計は
真の並列バス・アーキテクチュアからはかけ離れたもの
である。

【０００６】別のいわゆる自動的なアダプタ構成の技術
は、ＩＢＭ社のパーソナル・コンピュータおよびワーク
ステーションのあるものについて、同社によって助長さ
れたマイクロ・チャネル・アーキテクチュア（ＭＣＡ）
に関連して採用されている。このマイクロ・チャネル・
アーキテクチュアにおいては、ある特定のアダプタに対
して指定されたスロットを選択するときに用いるため
に、１本のアドレス・ラインが各スロットに対するセッ
トアップの一部として設けられている。このスキームの
下に、各タイプのカードが直列化されて、固有の識別コ
ードが指定される。ＩＢＭによって指定されたコード
は、第３者としての全てのアダプタ・メーカに対して利
用可能なものにされている。このために、各カードのタ
イプは、スロットの位置およびアダプタ・タイプＩＤコ
ードによって、固有のものとして識別される。これらの
特性に加えて、いずれかのアダプタ・カードがバス上で
付加され、取り除かれ、または置換される度に、個別の
コンピュータはセットアップ手順をもって再構成されね
ばならない。

【０００７】必要とされる技術は、スイッチ・ジャンパ
線等を必要とすることなく、真の並列なコンピュータ・
バスを構成するためのものであり、また、このようなア
ダプタとの共同動作を意図するようにされたドライバ・
ソフトウエアをもって、自動的に実施することが可能に
されるものである。

【０００８】

【発明の概要】この発明によれば、真の並列なコンピュ
ータ・バスに結合されているコンピュータ・バスのアダ
プタ・デバイスは、ホスト・プロセスによってバスに与
えられた構成データに応答して、予め定められた構成に
自動的にセットされている。初期化手順のセットアップ
部分の間に、アダプタ・デバイスはデータのシーケンス
を識別し、該識別されたデータのシーケンスに基づく情
報を用いて、そのホスト・プロセスに応答する自己の構
成をする。

【０００９】ある特定の実施例においては、所望の構成
情報が、磁気ファイルまたは不揮発性のランダム・アク
セス・メモリのような、ホスト・プロセスに関連した不
揮発性の記憶部に記憶されている。

【００１０】第１の特定の実施例においては、アダプタ
およびホスト・プロセスの双方は、通常のシード値およ
び通常のアルゴリズムをもって算術的に発生されたシー
ケンスを用いることができる。アダプタは、通常のシー
ド値および通常のアルゴリズムを採用して、算術的なシ
ーケンスを発生させる。ある特定のアドレスにおいて算
術的なシーケンスが識別されたときには、その完了また
は失敗にいたるまで、構成のプロセスが継続される。不
正な組み合わせのデータおよび算術的に発生されるシー
ケンスにおいては期待されないアドレスの受け入れによ
り、プロセスは失敗であったとすることができる。構成
のプロセスに失敗したときには、構成についての多くの
試行をすることができて、適切なベース・アドレスにお
いてアダプタが適切に構成されることを確実にする。

【００１１】第２の特定の実施例においては、ホスト・
プロセスによって、“長い”（３２ないし５０００バイ
ト）の固有なデータ・パターンを所望のベース・アドレ
スに伝送することができる。全てのアドレスをモニタし
ているアダプタにより、データ・シーケンスの識別がな
される。データ・シーケンスではベース・アドレスが用
いられるが、これはアダプタに対するベース・アドレス
として後から用いられる。この長いシーケンスは、ター
ミナルＣＲＣ値を含むランダムなシーケンスである。そ
して、このターミナルＣＲＣ値は、長いシーケンスとの
比較のために、アダプタによって局部的に計算される。

【００１２】

【実施例】添付図面に関する以下の詳細な説明を参照す
ることにより、この発明はより良く理解されよう。図１
を参照すると、並列バス１２が採用された典型的なコン
ピュータ・システム１０がブロック図として示されてい
る。この並列バス１２は個別のライン上にアドレス、デ
ータおよびコントロール情報が搬送されており、また、
これらの情報は、バス１２上の任意の位置またはスロッ
トにおいて、複数個の周辺部またはアダプタに結合され
ている。システム１０に含まれている中央処理ユニット
（ＣＰＵ）のようなバス・マスタ・ユニット１４は、バ
ス・アクセス回路１６を介してバス１２に結合されてい
る。バス・マスタ・ユニット１４と関連付けられている
ものは、ＲＯＭまたはＲＡＭメモリ１８のような、ある
種の形式のデジタル・メモリであって、並列バス１２を
介してバス・マスタ・ユニット１８（１４？）に結合さ
れている。これに加えて、この発明によれば、不揮発性
の読み出し／書き込み記憶部２０が設けられているが、
これは並列バス１２を介してバス・マスタ・ユニット１
４に結合されることができる。この不揮発性の読み出し
／書き込み記憶部は、システム１０の初期化のために必
要とされる、ある種のアドレス情報、構成情報等を記憶
するためのものである。そして、このような情報は時と
ともに変化できるものである。

【００１３】この発明によれば、アダプタ２２、２４、
２６は、その任意のスロットまたは位置において、並列
バス１２に結合されることができる。そして、これらの
アダプタ２２、２４、２６は、メモリ空間内のある特定
のベース・アドレスに応答し、または、ある特定の識別
コードを有するように、予め構成されていることを必要
としない。アダプタ２２、２４、２６は、ビデオ・ディ
スプレイ、大容量記憶デバイス、入力−出力デバイス、
補足的な処理ユニット等に対するインタフェースのよう
なデバイスを含むことができる。不揮発性の記憶手段２
０に含まれているものは、アダプタ識別記憶位置２８に
対する記憶、各アダプタ識別記憶位置２８に関連したベ
ース・アドレス値３０、および、各アダプタ識別記憶位
置２８に関連した構成情報値３２である。

【００１４】これに加えて、回路またはドライバ初期化
コード３４（これは不揮発性の読み出し／書き込み記憶
部２０に記憶されている）のようなドライバの初期化、
および、ドライバ・ソフトウエア３６またはそれと等価
のもののための手段を設けることができる。ドライバ初
期化コード３４およびドライバ・ソフトウエア３６は、
パワー・オンまたはパワー・オンのリセットに応じてメ
モリ１８に転送されて、ドライバ初期化３４’およびド
ライバ・ソフトウエア３６’のために離された位置に記
憶することができる。ドライバ初期化手段３４’は、各
対応のアダプタ・アドレスに対して、ベース・アドレス
情報３８をメモリ１８にロードするために用いられる。
典型的なコンピュータ・システムにおいては、ベース・
アドレス３８は、バス・マスタ・ユニット１４と所与の
ベース・アドレスに対応するアダプタ２２との間のアク
セス・ポイントとして作用するものである。

【００１５】この発明によれば、アダプタ２２には、そ
の特定のアダプタ識別２８’およびそのアダプタ・アド
レスまたはベース・アドレス３８’を、並列バス１２を
介して受け入れるための手段が設けられている。バス・
マスタ・ユニット１４による固有のアドレス操作に対す
るアダプタのセットをするために、バス・マスタ・ユニ
ット１４および各アダプタ２２、２４、２６に対する手
段が設けられている。

【００１６】この発明によれば、コンピュータ・バス・
アダプタ２２、２４、２６を構成するための方法に含ま
れているステップは、不揮発性記憶部２０からの初期化
情報および構成値をバス・マスタ・ユニット１４を通し
て検索するステップ、バス・マスタ・ユニット１４によ
るアダプタ２２、２４、２６への伝送のために、初期化
情報に基づく第１のシーケンスの情報を用意するステッ
プであり、該特定の第１のシーケンスの情報は、ある特
定のアダプタと固有の関連付けがなされている。その後
で、第１のシーケンスの情報がバス・マスタ・ユニット
１４からバス１２を介してアダプタ２２、２４、２６に
伝送されるが、これらの各々は、識別可能な情報のため
に、全体的なアドレス空間をモニタするか、または、あ
る特定のアドレスをモニタするかのいずれかを行ってい
る。アダプタ２２は情報を受け入れて、それが識別され
るまで、第１のシーケンスの情報に対するモニタをす
る。その識別に応じて、アダプタ２２は第１のシーケン
スの情報を用いて、該アダプタ２２に対するシステムの
メモリ（または入力／出力メモリ）空間におけるベース
・アドレスの設定を行い、また、該アダプタに対する識
別の設定をも行う。このベース・アドレスは、システム
１０の更に別の操作のために、バス・マスタ・ユニット
１４によるアダプタ２２の固有のアドレス操作をするよ
うに使用される。その後で、初期の構成情報がある種の
形式の構成値として、バス・マスタ・ユニット１４か
ら、特定のベース・アドレスに対応するアダプタ２２に
向けて伝送される。この結果として、該アダプタはシス
テムによる使用が可能である。

【００１７】この発明によれば、２個の異なるタイプの
識別プロトコルを付与することができる。第１のプロト
コルにおいては、予め設定された手順に従って、算術的
なシーケンスがバス・マスタ・ユニット１４によって計
算される。また、アダプタ２２により同一の特徴を用い
て算術的なシーケンスが計算され、その結果が計算され
て、これら２個の計算されたシーケンス間にマッチング
があるかどうかの決定がなされる。

【００１８】その第２の手順においては、ランダムなシ
ーケンスとシーケンスのチェック値とが計算され、バス
・マスタ・ユニット１４によってアダプタ２２に伝送さ
れる。そして、このアダプタ２２は、ランダムなデータ
または疑似的にランダムなデータを受け入れて、チェッ
ク値が局部的に計算される。これに次いで、伝送された
チェック値との比較がなされて、ある特定の識別コード
に対するマッチングがあるかどうかの決定がなされる。

【００１９】図２および図４には、この発明による算術
的なシーケンスに基づくプロトコルに含まれた手順が例
示されており、また、図３および図５には、この発明に
よるランダムなシーケンスのプロトコルが例示されてい
る。図６は、この発明による算術的なシーケンスに基づ
くプロトコルについての、特定の回路による実現を示す
概略図である。図６における装置のためのステート・マ
シンは、これ以降はマシン・ランゲージ形式のソース・
コードによって例示されている。

【００２０】図２を参照すると、この発明の算術的なシ
ーケンスの形式が例示されている。パワー・オンのリセ
ットに応じて（ステップＡ）、バス・マスタ・ユニット
１４は、不揮発性の記憶部２０からの、ワーキング・メ
モリ１８に対する、シード値、構成情報、および、算術
的なシーケンスのアルゴリズムの検索をする（ステップ
Ｂ）。その後で、バス・マスタ・ユニット１４は、シー
ド値を用いて算術的なシーケンスにおける第１の値を計
算する（ステップＣ）。次に、アダプタのモニタ操作が
あるとすると、その値をバス１２に伝送して（ステップ
Ｄ）、全ての値の伝送に対するテストをカウント操作に
よって行う（ステップＥ）。シーケンスが完了しないと
きには、次の値が計算されて（ステップＦ）、伝送がな
される（ステップＥ）。その後で、バス・マスタ・ユニ
ット１４は、値が所望のベース・アドレスに向けて伝送
されたかどうかのテストをする（ステップＧ）。その応
答がＹＥＳであったときには、伝送アドレスがアダプタ
のベース・アドレスとして用いられ、その他のベース・
アドレス情報はバス・マスタ・ユニット１４によって伝
送される必要はない（ステップＨ）。その応答がＮＯで
あったときには、バス・マスタ・ユニット１４は予め選
択されたアドレスに向けて伝送しているとして理解さ
れ、このために、アダプタに対する所望のベース・アド
レスの構成が算術的なデータのシーケンスに対して付加
され、これに次いで伝送される（ステップＪ）。いずれ
の場合においても、アダプタ２２に対するベース・アド
レスが一旦識別されると、残りの構成データを供給する
ために従来の方法が用いられる（ステップＫ）。

【００２１】図４を参照すると、図２の算術的なシーケ
ンスのプロトコルに応答するアダプタ２２の動作のフロ
ーチャトが示されている。パワー・オンのリセット（ス
テップＬ）の後で、アダプタ２２は“構成”モードに入
って、全てのバスの書き込みをモニタする。即ち、バス
・マスタ・ユニット１４によってバス１２に書き込まれ
る全ての情報をモニタする（ステップＭ）。アダプタの
タイプに対するシード値であって、該アダプタに対して
ハード・ワイアード形式にされているものが用いられ、
予め規定されたアルゴリズムを用いて、バス・マスタ・
ユニット１４によって発生される特定の算術的なシーケ
ンスに対するサーチのスタートをする（ステップＮ）。
アダプタ２２はバス・マスタ・ユニットによるシーケン
スの計算に同期してバス１２からの値を受け入れ、同じ
アルゴリズムを用いて先行の値から次に続く値の計算を
する（ステップＯ）。バス１２上でのデータ値を比較し
て、アダプタ２２は予期される次の値に対するテストを
する（ステップＰ）。次に受け入れた値が計算されたよ
うなものでなかったときには、アダプタ２２は構成サイ
クルを再開する（ステップＭ）。テストが成功裏にパス
したときには、アダプタ２２は、同じアドレスにおい
て、シーケンス内の予期された数の値の受け入れに対す
るテストをする（ステップＱ）。テストに失敗すると、
アダプタは受け入れ操作を継続する（ステップＯ）。テ
ストにパスすると、その特定の実施に依存して、アダプ
タのベース・アドレスとして受け入れたシーケンスによ
って用いられるアドレス、または、アダプタのベース・
アドレスとしてのシーケンスの最終的な要素のいずれか
を用いることによって、アダプタがベース・アドレスの
セットをする（ステップＲ）。

【００２２】図３には、バス・マスタ・ユニット１４に
よる使用のための代替的なプロトコルが例示されてい
る。パワー・オンのリセットに応じて（ステップＡ
Ａ）、バス・マスタ・ユニット１４は、ワーキング・メ
モリ１８に対して、不揮発性の記憶部２０から、スター
ト値、アダプタの識別値、構成情報および疑似的なラン
ダムの算術的なシーケンスのアルゴリズムの検索をする
（ステップＡＢ）。その後で、アダプタのモニタ操作が
あるとして、バス・マスタ・ユニット１４はバス１２に
対してスタート値の伝送をし（ステップＡＣ）、そし
て、アダプタＩＤ値の伝送をする（ステップＡＤ）。次
に、バス・マスタ・ユニット１４はランダムなデータ値
または疑似的なランダムのデータ値を発生して、バス１
２に伝送し（特にスタート値を除外する）（ステップＡ
Ｅ）、これに次いで、（サイクリック・リダンダンシー
・チェック、即ち、ＣＲＣのような）その履歴に基づく
各バイト上のシーケンス・チェック値の計算をする（ス
テップＡＦ）。そして、バス・マスタ・ユニット１４は
全ての値の伝送に対するテストをカウント操作によって
行い（ステップＡＧ）、そして、完了しないときには、
シーケンスの発生を継続する（ステップＡＥ）。これに
次いで、バス・マスタ・ユニットはシーケンスのチェッ
ク値の伝送をし（ステップＡＨ）、その後で、値が所望
のベース・アドレスに対して伝送されたかどうかのテス
トをする（ステップＡＩ）。その応答がＹＥＳであった
ときには、該伝送アドレスがアダプタのベース・アドレ
スとして用いられ、その他のベース・アドレス情報はバ
ス・マスタ・ユニット１４によって伝送される必要はな
い（ステップＡＪ）。その応答がＮＯであったときに理
解されることは、バス・マスタ・ユニット１４はある予
め選択されたアドレスを伝送しており、このために、ア
ダプタに対する所望のベース・アドレス構成が算術的な
データのシーケンスに付加されてから伝送されるという
ことである（ステップＡＫ）。いずれの場合において
も、アダプタ２２に対するベース・アドレスが一旦識別
されると、従来の方法が用いられて、残りの構成データ
を供給するようにされる（ステップＡＬ）。

【００２３】図５は、図３における疑似的なランダム・
シーケンスのプロトコルに応答する、アダプタ２２の動
作のフローチャトである。パワー・オンのリセット（ス
テップＡＭ）の後で、アダプタ２２は“構成”モードに
入って、全てのバスの書き込みをモニタする。即ち、バ
ス・マスタ・ユニット１４によってバス１２に書き込ま
れる全ての情報をモニタする（ステップＡＮ）。アダプ
タのタイプに対して汎用的または特定的なスタート値で
あって、該アダプタに対してハード・ワイアード形式に
されているものが用いられ、該スタート・コードに追従
して、バス・マスタ・ユニット１４によって発生される
シーケンスに対するサーチのスタートをする。アダプタ
２２はバス１２からのスタート値および識別値を受け入
れる（ステップＡＯ）。アダプタ２２は、それが見出さ
れるまで、そのアダプタ識別値の認識のためのテストを
する（ステップＡＰ）。そうでないときには、それは構
成サイクルを再開する（ステップＡＮ）。識別値がスタ
ート値に従って一旦見出されると、アダプタ２２は、ラ
ンダムな値を受け入れることによってシーケンスのサー
チを始めて、シーケンスのチェック値（ＣＲＣ）の計算
をする（ステップＡＱ）。スタート値が受け入れられた
（ステップＡＲ）ときには、アダプタ２２は構成サイク
ルを再開する（ステップＡＮ）。テストが成功裏にパス
したときには、アダプタ２２は、同じアドレスにおい
て、予期された数の値の受け入れに対するテストをする
（ステップＡＳ）。テストに失敗すると、アダプタは受
け入れ操作を継続する（ステップＡＱ）。テストにパス
すると、アダプタは、それ自体で計算したシーケンスの
チェック値を、受け入れたチェック値と比較する（ステ
ップＡＴ）。マッチングがなかったときには、構成サイ
クルが再開する（ステップＡＮ）。マッチングがあった
ときには、その特定の実施に依存して、アダプタのベー
ス・アドレスとして受け入れたシーケンスによって用い
られるアドレス、または、アダプタのベース・アドレス
としてのシーケンスの最終的な要素のいずれかを用いる
ことにより、アダプタ２２はベース・アドレスのセット
をする（ステップＡＵ）。

【００２４】図６に例示されているアダプタ・パターン
・マッチング回路１００は、図４におけるフローチャー
トのハードウエアでの実施を表す、この発明の第１の実
施例のためのものである。同様なタイプの回路は、図５
に例示されている手順による実施のために用いることが
できる。この回路１００を構成するものは、算術的シー
ケンス・ゼネレータ（ＡＳＧ）１１０、比較回路１１
２、シーケンス端部カウンタ１１４、１ビット・ラッチ
１１６、識別ステート・マシン（ＩＤＳＭ）１１８、お
よび、算術的なシーケンスのアルゴリズムを規定する複
数個のゲート１２０、１２２、１２４、１２６、１２８
である。バス１２からデータ・ライン１３０は比較手段
１１２の“Ａ”入力に結合されている。算術的シーケン
ス・ゼネレータ１１０に含まれているものは、ゲートか
らの出力を受け入れるためのデータ入力Ｄ、および、比
較手段１１２の“Ｂ”入力に結合されているデータ出力
Ｑであって、比較手段１１２に対してデータを与えるた
め、および、予め選択された算術的シーケンスによる値
を発生すために、ゲートを通してまたは直接的にデータ
入力Ｄにフィードバックされている。

【００２５】ＡＳＧ１１０はラッチのバンクである。ゲ
ートは例えばデュアル−入力式のＸＯＲゲートであっ
て、１個の入力として共通のビットを有し、また、他の
入力としてフィードバック・データの次ぎに下位のビッ
トを有するようにされている。ラッチの初期化は、ラッ
チ１１６の出力およびバス１２からのライン１３４上の
リセット信号を受け入れるように結合されたＡＮＤゲー
ト１３２を通ってのリセットによってなされる。ライン
１３６上の書き込み信号により、ＡＳＧ１１０、カウン
タ１１４、ラッチ１１６およびＩＤＳＭ１１８に対する
クロックが与えられる。カウンタで生成する信号は、Ｉ
ＤＳＭ１１８に対するシーケンス内の最終のバイトの受
け入れを表している。比較手段１１２では、（“Ｂ”
における）算術的シーケンスと（“Ａ”における）受
け入れデータとの間の、バイト対バイトのマッチングを
指示しており、どのようなミスマッチングであっても、
ラッチ１１６を通しての再開の原因になる。ＩＤＳＭ１
１８は、比較手段１１２、ライン１３４上のクロック信
号およびカウンタ１１４からの“最終”信号のマッチン
グに応答するものであって、アダプタを可能化し（ＢＲ
ＤＥＮＡＢＬＥ）、また、入力／出力ベース・アドレス
をロードする（ＩＯＬＯＡＤ）。ステート・マシンの簡
単な論理的実施としては、“ＭＡＴＣＨ”および“ＬＡ
ＳＴ”の宣言に応じて、ベース・アドレスを識別するシ
ーケンス上での受け入れおよび通過をさせて（ＩＯＬＯ
ＡＤを通して）、ＢＲＤＥＮＡＢＬＥを宣言することで
アダプタを可能化させる。下記は適当なＩＤシーケンス
のステート・マシン１１８のためのソース・コードであ
る。

【００２６】 CHIP IDSM LCA ;Description : ID SEQUENCE STATE MACHINE ;Input pins bclkb ; bus clock idwe ; ID sequencer write enable last ; ID sequence in first state (0xFF) match ; ID sequence state equals write data ;output pins brdenable ; Board IO enable ioload ; IO base address load enable s0 ; state bit 0 s1 ; state bit 1 ;CUPL proqram ; ;FIELD statebits = [s1..0]; ;sdefine wait ´h´0 ;sdefine cnt1 ´h´1 ;sdefine cnt2 ´h´3 ;sdefine done ´h´2 ; ;SEQUENCE statebits ( ;PRESENT wait ; if last & match NEXT cnt1; ; DEFAULT NEXT wait; ;PRESENT cnt1 ; if !last & match NEXT cnt1; ; if last & match NEXT cnt2; ; if last & !match NEXT done; ; DEFAULT NEXT wait; ;PRESENT cnt2 ; if !last & match NEXT cnt2; ; if last OUT ioload; ; if last NEXT done; ; DEFAULT NEXT wait; ;PRESENT done ; OUT brdenable; ; NEXT done; ;) EQUATIONS ioload = last * s0 * s1 brdenable = / s0 * s1 s0 := last * match * / s1 + / last * match * s0 s0.clkf = bclkb s0.ce = idwe s1 := / s0 * s1 + last * s0 + / last * match * s0 * s1 s1.clkf = bclkb s1.ce = idwe

【００２７】ジャンパ線または特別に設計したバス接続
部を必要とすることなく、アダプタを構成する際に下敷
きとなるコンセプトから逸脱することもなしで、別異の
回路をこの発明によって実現することができる。

【００２８】この発明の説明は特定の実施例に関してな
されたものである。別異の実施例は当業者にとって明白
なものであろう。従って、添記されている特許請求の範
囲に示されていることを除いて、この発明を限定すべく
意図することはない。

【図面の簡単な説明】

【図１】この発明によるＣＰＵ、バスおよび種々のアダ
プタを示すコンピュータ・システムのブロック図であ
る。

【図２】この発明の第１の実施例に対するドライバ初期
化コードのシーケンスのためのフローチャートである。

【図３】この発明の第２の実施例に対するドライバ初期
化コードのシーケンスのためのフローチャートである。

【図４】この発明の第１の実施例に対するアダプタ構成
シーケンスのフローチャートである。

【図５】第２の実施例に対するアダプタ構成シーケンス
のためのフローチャートである。

【図６】前記第４図におけるフローチャートのハードウ
エアでの実施を表している、この発明の第１の実施例の
ためのアダプタ・パターン・マッチング回路のブロック
図である。

【符号の説明】

１０コンピュータ・システム、１２並列バス、１４バス・マスタ・ユニット、１６バス・アクセス回路、１８メモリ、２０不揮発性記憶部、２２アダプタ０、２４アダプタ１、２６アダプタ２。

フロントページの続き (72)発明者リチャード・エス・レイドアメリカ合衆国 94943・カリフォルニア州・マウンテンビュー・ナンバ15・スティアリン・465 (56)参考文献特開昭63−29864（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/10 - 13/14

Claims

(57)【特許請求の範囲】

【請求項１】並列バス、バス・マスタ・ユニット、不
揮発性記憶手段、および、前記並列バスに結合された少
なくとも１個のアダプタ手段を備えたコンピュータ・シ
ステムにおけるコンピュータ・バス・アダプタを構成す
るための方法であって：前記不揮発性記憶手段から前記バス・マスタ・ユニット
に対する、前記少なくとも１個のアダプタのための初期
化情報および構成値を検索するステップ；前記バス・マスタ・ユニットによる前記１個のアダプタ
手段への伝送のために、前記初期化情報から第１のシー
ケンスの情報を用意するステップ；前記バス・マスタ・ユニットから前記アダプタ手段に対
して、前記並列バスを介して前記第１のシーケンスの情
報を伝送するステップ；前記第１のシーケンスの情報が前記アダプタ手段によっ
て識別されるまで、前記アダプタ手段において前記並列
バスからの情報を受け入れるステップ；前記第１のシーケンスの情報を使用して、前記アダプタ
手段による前記第１のシーケンスの情報の識別に応じ
て、前記並列バスを介して前記バス・マスタ・ユニット
によって前記アダプタ手段に固有のアドレシング操作を
するベース・アドレスを設定するステップ；を含んでなるコンピュータ・バス・アダプタを構成する
ための方法。
【請求項２】並列バス、バス・マスタ・ユニット、不
揮発性記憶手段、および、前記並列バスに結合された少
なくとも１個のアダプタ手段を備えたコンピュータ・シ
ステムにおけるコンピュータ・バス・アダプタを構成す
るための方法であって：前記不揮発性記憶手段から前記バス・マスタ・ユニット
に対する、前記少なくとも１個のアダプタのための初期
化情報および構成値を検索するステップであって、前記
初期化情報は識別プロセスのためのシード値および識別
プロセスのための手順を含んでおり、；前記バス・マスタ・ユニットによる前記１個のアダプタ
手段への伝送のために、前記初期化情報から第１のシー
ケンスの情報を用意するステップであって、このステッ
プは前記シード値に基づく前記手順に従って前記識別プ
ロセスを実行するステップをさらに含んでおり、；前記バス・マスタ・ユニットから前記アダプタ手段に対
して、前記並列バスを介して前記第１のシーケンスの情
報を伝送するステップ；前記第１のシーケンスの情報が前記アダプタ手段によっ
て識別されるまで、前記アダプタ手段において前記並列
バスからの情報を受け入れるステップ；前記第１のシーケンスの情報を使用して、前記アダプタ
手段による前記第１のシーケンスの情報の識別に応じ
て、前記並列バスを介して前記バス・マスタ・ユニット
によって前記アダプタ手段に固有のアドレシング操作を
するベース・アドレスを設定するステップ；を含んでなるコンピュータ・バス・アダプタを構成する
ための方法。
【請求項３】並列バス、バス・マスタ・ユニット、不
揮発性記憶手段、および、前記並列バスに結合された少
なくとも１個のアダプタ手段を備えたコンピュータ・シ
ステムにおけるコンピュータ・バス・アダプタを構成す
るための方法であって；前記不揮発性記憶手段から前記バス・マスタ・ユニット
に対する、前記少なくとも１個のアダプタのための初期
化情報および構成値を検索するステップであって、前記
初期化情報はスタート値および固有のアダプタ識別コー
ドを含んでおり、；前記バス・マスタ・ユニットによる前記１個のアダプタ
手段への伝送のために、前記初期化情報から第１のシー
ケンスの情報を用意するステップであって、このステッ
プは識別シーケンスの計算および前記識別シーケンスの
ためのチェック値を計算するステップを備えており、；前記バス・マスタ・ユニットから前記アダプタ手段に対
して、前記並列バスを介して、前記識別シーケンスおよ
び前記チェック値を含んでいる、前記第１のシーケンス
の情報を伝送するステップ；前記第１のシーケンスの情報が前記アダプタ手段によっ
て識別されるまで、前記アダプタ手段において前記並列
バスからの情報を受け入れるステップであって、このス
テップは前記識別シーケンスおよび前記チュック値を受
け入れるステップ、前記識別シーケンスに対する検証値
を計算するステップ、および、マッチングのために前記
検証値を前記チェック値と比較するステップを備えてお
り、；前記第１のシーケンスの情報を使用して、前記アダプタ
手段による前記第１のシーケンスの情報の識別に応じ
て、前記並列バスを介して前記バス・マスタ・ユニット
によって前記アダプタ手段に固有のアドレシング操作を
するベース・アドレスを設定するステップ；を含んでなるコンピュータ・バス・アダプタを構成する
ための方法。