JP2000330968A - マイクロコントローラにおける、１つ以上のファンクション回路においてのピン割り当てを再設定する装置および方法 - Google Patents
マイクロコントローラにおける、１つ以上のファンクション回路においてのピン割り当てを再設定する装置および方法Info
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Abstract
(57)【要約】
【課題】マイクロコントローラにおいて、周辺のファン
クション性が２つの異なるピンの間で切り換えることを
可能にするマルチプレクサおよび構成レジスタを用い、
従来のデバイスとの互換性、ならびに同時に２つの周辺
機器を利用することを可能にする装置を提供すること。 【解決手段】プロセス回路および設定可能なピンの配列
を有する電子デバイスであって、（ａ）第１のピンと、
（ｂ）第２のピンと、（ｃ）ファンクション回路と、
（ｄ）（ｉ）フラグを受け取ること、（ｉｉ）該フラグ
が１に等しい場合に該ファンクション回路を該第１のピ
ンに連結すること、および（ｉｉｉ）該フラグが０に等
しい場合に該ファンクション回路を該第２のピンに連結
すること、が動作可能なマルチプレクサと、を含む、電
子デバイス。
クション性が２つの異なるピンの間で切り換えることを
可能にするマルチプレクサおよび構成レジスタを用い、
従来のデバイスとの互換性、ならびに同時に２つの周辺
機器を利用することを可能にする装置を提供すること。 【解決手段】プロセス回路および設定可能なピンの配列
を有する電子デバイスであって、（ａ）第１のピンと、
（ｂ）第２のピンと、（ｃ）ファンクション回路と、
（ｄ）（ｉ）フラグを受け取ること、（ｉｉ）該フラグ
が１に等しい場合に該ファンクション回路を該第１のピ
ンに連結すること、および（ｉｉｉ）該フラグが０に等
しい場合に該ファンクション回路を該第２のピンに連結
すること、が動作可能なマルチプレクサと、を含む、電
子デバイス。
Description
【０００１】
【発明の属する技術分野】本発明は、概してマイクロコ
ントローラに関し、より具体的には、周辺のファンクシ
ョン性（ｆｕｎｃｔｉｏｎａｌｉｔｙ）が２つの異なる
ピンの間で切り換えることを可能にするマルチプレクサ
および構成レジスタを用い、従来のデバイスとの互換
性、ならびに同時に２つの周辺機器を利用することを可
能にするマイクロコントローラに関する。
ントローラに関し、より具体的には、周辺のファンクシ
ョン性（ｆｕｎｃｔｉｏｎａｌｉｔｙ）が２つの異なる
ピンの間で切り換えることを可能にするマルチプレクサ
および構成レジスタを用い、従来のデバイスとの互換
性、ならびに同時に２つの周辺機器を利用することを可
能にするマイクロコントローラに関する。
【０００２】
【従来の技術】近年、コンピュータ分野において重要か
つ急速な技術変化が起こっている。特に、マイクロプロ
セッサおよびマイクロコントローラの速度は、継続的に
増加している。この急速な技術的進展の結果、ミニコン
ピュータシステムの製造者は、それらのシステムが過去
に比べてより頻繁に改良される必要があるとみている。
この改良プロセスは、全く新式のシステムを導入するこ
と、旧式のシステムを改装すること、および時にはその
両方の組合せを含む。
つ急速な技術変化が起こっている。特に、マイクロプロ
セッサおよびマイクロコントローラの速度は、継続的に
増加している。この急速な技術的進展の結果、ミニコン
ピュータシステムの製造者は、それらのシステムが過去
に比べてより頻繁に改良される必要があるとみている。
この改良プロセスは、全く新式のシステムを導入するこ
と、旧式のシステムを改装すること、および時にはその
両方の組合せを含む。
【０００３】顧客は、自分のコンピュータシステムが継
続的に改良されることに伴う利点を望むが、その顧客ら
のうち非常に少数しか、新式のマイクロプロセッサが開
発される毎に全体のシステムを買い換えようとはしない
（またはできない）。従って、チップ製造者およびコン
ピュータシステム製造者は、製造するマイクロプロセッ
サまたはマイクロコントローラに、従来のデバイスとの
互換性をもたせることが重要であると認識している。互
換性はいくつかの種々のアプローチにより達成されてい
る。
続的に改良されることに伴う利点を望むが、その顧客ら
のうち非常に少数しか、新式のマイクロプロセッサが開
発される毎に全体のシステムを買い換えようとはしない
（またはできない）。従って、チップ製造者およびコン
ピュータシステム製造者は、製造するマイクロプロセッ
サまたはマイクロコントローラに、従来のデバイスとの
互換性をもたせることが重要であると認識している。互
換性はいくつかの種々のアプローチにより達成されてい
る。
【０００４】あるアプローチにおいて、互換性はマイク
ロプログラミングを介したエミュレーション（すなわ
ち、オペレーティングシステムの部分を修正すること、
または同様のアーキテクチャを用いること）により達成
されている。そのような互換性が達成されているが、そ
れでもこれらのチップは下方へ（ｄｏｗｎｗａｒｄ）の
ソフトウェアの互換性しか提供できない。これは、例え
ば８ビットまたは１６ビットマイクロプロセッサチップ
用に書かれた同じソフトウェアが、３２ビットチップ上
で実行され得ることを意味する。しかし、チップ設計が
発達され続けながら、ミニコンピュータの製造者は依然
として新式および旧式のミニコンピュータ設計において
用いられるそれらの種々のマイクロプロセッサチップの
インベントリーを維持することを要求される。すなわ
ち、下方へのソフトウェアの互換性は、下方へのハード
ウェアの互換性を必要としない。
ロプログラミングを介したエミュレーション（すなわ
ち、オペレーティングシステムの部分を修正すること、
または同様のアーキテクチャを用いること）により達成
されている。そのような互換性が達成されているが、そ
れでもこれらのチップは下方へ（ｄｏｗｎｗａｒｄ）の
ソフトウェアの互換性しか提供できない。これは、例え
ば８ビットまたは１６ビットマイクロプロセッサチップ
用に書かれた同じソフトウェアが、３２ビットチップ上
で実行され得ることを意味する。しかし、チップ設計が
発達され続けながら、ミニコンピュータの製造者は依然
として新式および旧式のミニコンピュータ設計において
用いられるそれらの種々のマイクロプロセッサチップの
インベントリーを維持することを要求される。すなわ
ち、下方へのソフトウェアの互換性は、下方へのハード
ウェアの互換性を必要としない。
【０００５】実際、反対の場合が通常である。これは、
より旧式のミニコンピュータシステムに新式のチップを
利用させるために、チップピン割当ての互換性はない
が、この新式チップを受け入れるように、システムを再
設計または改装する必要があることを意味する。理由
は、新式チップが、より速いというだけでなく、新しい
ファンクション性を通常有するためである。このこと
は、装置メンテナンスおよびインベントリーの両方の点
から経費がかかるということがわかる。
より旧式のミニコンピュータシステムに新式のチップを
利用させるために、チップピン割当ての互換性はない
が、この新式チップを受け入れるように、システムを再
設計または改装する必要があることを意味する。理由
は、新式チップが、より速いというだけでなく、新しい
ファンクション性を通常有するためである。このこと
は、装置メンテナンスおよびインベントリーの両方の点
から経費がかかるということがわかる。
【０００６】米国特許第４，６７７，５４８号は、旧式
のシステムに変化を加える必要なく、新旧両方のシステ
ムにおいて使用できるチップを開示している。この特許
に開示されているチップは、現存のコンピュータシステ
ムにおいて取り替えられるチップにおいて未使用の多数
のピンにつながる互換性回路を含む。この互換性回路
は、新式チップの、新しく追加された、あるいは変更さ
れたレベルのファンクション性を含む、内部部品につな
がっている。この解決法では、新式チップは従来のチッ
プと同様に、現存のコンピュータシステムにインストー
ルされる。そのようにインストールされる場合、互換性
回路は新式チップが置換されたチップと同じ様式である
が、概してより速い速度において動作することを可能に
する。新式チップが、それのために設計されたシステム
にインストールされた場合、互換性回路はチップが選択
できる新しいファンクション性のレベルと共に動作する
ことを可能にする。この解決法は、後方の（ｂａｃｋｗ
ａｒｄ）互換性を可能にするが、１つ以上のピンの多重
使用を可能にはしないため、入力／出力ピンの使用を最
大限にしない。
のシステムに変化を加える必要なく、新旧両方のシステ
ムにおいて使用できるチップを開示している。この特許
に開示されているチップは、現存のコンピュータシステ
ムにおいて取り替えられるチップにおいて未使用の多数
のピンにつながる互換性回路を含む。この互換性回路
は、新式チップの、新しく追加された、あるいは変更さ
れたレベルのファンクション性を含む、内部部品につな
がっている。この解決法では、新式チップは従来のチッ
プと同様に、現存のコンピュータシステムにインストー
ルされる。そのようにインストールされる場合、互換性
回路は新式チップが置換されたチップと同じ様式である
が、概してより速い速度において動作することを可能に
する。新式チップが、それのために設計されたシステム
にインストールされた場合、互換性回路はチップが選択
できる新しいファンクション性のレベルと共に動作する
ことを可能にする。この解決法は、後方の（ｂａｃｋｗ
ａｒｄ）互換性を可能にするが、１つ以上のピンの多重
使用を可能にはしないため、入力／出力ピンの使用を最
大限にしない。
【０００７】一方、米国特許第５，３７５，２０９号
は、１つ以上のピンの多重使用を可能にするデバイスを
開示している。この特許は、複数の入力／出力ピン、お
よびそれらの入力／出力ピンに接続したプロセス回路を
有するマイクロプロセッサを開示している。この特許
は、１つ以上の入力／出力ピンから、所望のマイクロプ
ロセッサ特性との互換性を与えるために外され得るよう
に、拡張された特性に関連したピンがプロセス回路を選
択的に外すために設けられた回路機構をさらに開示して
いる。従って、この特許は、１つのファンクション性を
不能にして別のファンクション性を可能にすることによ
り、２つの異なるファンクション性間の切換えをする方
法および装置を開示している。しかし、この解決法は、
１つのピンから別のピンへファンクション性を移すこと
を開示しておらず、ひいては単一のピンで機能すること
ができる２つの異なる周辺機器を同時に使用させること
ができない点から限定されている。
は、１つ以上のピンの多重使用を可能にするデバイスを
開示している。この特許は、複数の入力／出力ピン、お
よびそれらの入力／出力ピンに接続したプロセス回路を
有するマイクロプロセッサを開示している。この特許
は、１つ以上の入力／出力ピンから、所望のマイクロプ
ロセッサ特性との互換性を与えるために外され得るよう
に、拡張された特性に関連したピンがプロセス回路を選
択的に外すために設けられた回路機構をさらに開示して
いる。従って、この特許は、１つのファンクション性を
不能にして別のファンクション性を可能にすることによ
り、２つの異なるファンクション性間の切換えをする方
法および装置を開示している。しかし、この解決法は、
１つのピンから別のピンへファンクション性を移すこと
を開示しておらず、ひいては単一のピンで機能すること
ができる２つの異なる周辺機器を同時に使用させること
ができない点から限定されている。
【０００８】
【発明が解決しようとする課題】本発明は、上記した問
題点、ならびに他の現存の技術の欠点および欠陥を、プ
ロセス回路機構および設定可能（ｃｏｎｆｉｇｕｒａｂ
ｌｅ）ピン設定（これは第１のピン、第２のピン、ファ
ンクション回路、およびマルチプレクサを有する）を備
えた電子デバイスを提供することにより克服する。この
マルチプレクサは、フラグを受信し、このフラグが１に
等しい場合、ファンクション回路を第１のピンに接続
し、そしてこのフラグが０に等しい場合、ファンクショ
ン回路を第２のピンに接続するように動作可能である。
好ましい実施形態では、フラグを格納し、かつマルチプ
レクサに接続されている構成レジスタもまた提供され
る。
題点、ならびに他の現存の技術の欠点および欠陥を、プ
ロセス回路機構および設定可能（ｃｏｎｆｉｇｕｒａｂ
ｌｅ）ピン設定（これは第１のピン、第２のピン、ファ
ンクション回路、およびマルチプレクサを有する）を備
えた電子デバイスを提供することにより克服する。この
マルチプレクサは、フラグを受信し、このフラグが１に
等しい場合、ファンクション回路を第１のピンに接続
し、そしてこのフラグが０に等しい場合、ファンクショ
ン回路を第２のピンに接続するように動作可能である。
好ましい実施形態では、フラグを格納し、かつマルチプ
レクサに接続されている構成レジスタもまた提供され
る。
【０００９】１つの代替の実施形態では、第１のピン
は、フラグが０と等しい場合に別のファンクション回路
に接続される。このことは、２つのファンクション回路
が同時に動作することを可能にする。別の代替の実施形
態では、マルチプレクサは、ファンクション回路を電子
デバイス上の任意の入力／出力ピンに接続するように動
作可能である。
は、フラグが０と等しい場合に別のファンクション回路
に接続される。このことは、２つのファンクション回路
が同時に動作することを可能にする。別の代替の実施形
態では、マルチプレクサは、ファンクション回路を電子
デバイス上の任意の入力／出力ピンに接続するように動
作可能である。
【００１０】本発明のさらに別の代替の実施形態では、
多重モードにおいて動作することができる電子デバイス
上にピンを構成する方法が提供されている。この好まし
い方法は、ファンクション回路を第１のピンにデフォル
ト設定として１つの動作モードにおいて割当てる工程、
およびこのファンクション回路を第２のピンに代替の動
作モードにおいて再割当てする工程を含む。この方法
は、別のファンクション回路を第１のピンにその代替の
動作モードにおいて割当て、２つのファンクション回路
がその代替の動作モードにおいて同時に動作することが
できるようにする工程をさらに含み得る。再割当て工程
は、電子デバイスが初期にプログラムされるときか、あ
るいは電子デバイスの通常の動作中のいずれかで実施さ
れ得る。
多重モードにおいて動作することができる電子デバイス
上にピンを構成する方法が提供されている。この好まし
い方法は、ファンクション回路を第１のピンにデフォル
ト設定として１つの動作モードにおいて割当てる工程、
およびこのファンクション回路を第２のピンに代替の動
作モードにおいて再割当てする工程を含む。この方法
は、別のファンクション回路を第１のピンにその代替の
動作モードにおいて割当て、２つのファンクション回路
がその代替の動作モードにおいて同時に動作することが
できるようにする工程をさらに含み得る。再割当て工程
は、電子デバイスが初期にプログラムされるときか、あ
るいは電子デバイスの通常の動作中のいずれかで実施さ
れ得る。
【００１１】さらなる実施形態は、詳細な説明および添
付の図面を参照することにより、当業者には明らかとな
る。
付の図面を参照することにより、当業者には明らかとな
る。
【００１２】
【課題を解決するための手段】本発明の電子デバイス
は、プロセス回路および設定可能なピンの配列を有する
電子デバイスであって、（ａ）第１のピンと、（ｂ）第
２のピンと、（ｃ）ファンクション回路と、（ｄ）
（ｉ）フラグを受け取ること、（ｉｉ）該フラグが１に
等しい場合に該ファンクション回路を該第１のピンに連
結すること、および（ｉｉｉ）該フラグが０に等しい場
合に該ファンクション回路を該第２のピンに連結するこ
と、が動作可能なマルチプレクサと、を含み、このこと
により上記課題が解決される。
は、プロセス回路および設定可能なピンの配列を有する
電子デバイスであって、（ａ）第１のピンと、（ｂ）第
２のピンと、（ｃ）ファンクション回路と、（ｄ）
（ｉ）フラグを受け取ること、（ｉｉ）該フラグが１に
等しい場合に該ファンクション回路を該第１のピンに連
結すること、および（ｉｉｉ）該フラグが０に等しい場
合に該ファンクション回路を該第２のピンに連結するこ
と、が動作可能なマルチプレクサと、を含み、このこと
により上記課題が解決される。
【００１３】１つの実施形態では、本発明の電子デバイ
スは、前記フラグを格納し、前記マルチプレクサに接続
されている設定レジスタをさらに包含する。
スは、前記フラグを格納し、前記マルチプレクサに接続
されている設定レジスタをさらに包含する。
【００１４】１つの実施形態では、本発明の電子デバイ
スは、前記設定レジスタが、単一ビットＥＰＲＯＭおよ
びフラッシュメモリから成る群より選択される。
スは、前記設定レジスタが、単一ビットＥＰＲＯＭおよ
びフラッシュメモリから成る群より選択される。
【００１５】１つの実施形態では、本発明の電子デバイ
スは、前記ファンクション回路が、捕捉（Ｃａｐｔｕｒ
ｅ）、比較（Ｃｏｍｐａｒｅ）、パルス幅変調（ＰＷ
Ｍ）モジュール、タイマー１，タイマー３、およびＵＳ
ＡＲＴから成るグループより選択される。
スは、前記ファンクション回路が、捕捉（Ｃａｐｔｕｒ
ｅ）、比較（Ｃｏｍｐａｒｅ）、パルス幅変調（ＰＷ
Ｍ）モジュール、タイマー１，タイマー３、およびＵＳ
ＡＲＴから成るグループより選択される。
【００１６】１つの実施形態では、本発明の電子デバイ
スは、前記フラグが０に等しい場合、前記第１のピンが
別のファンクション回路に連結される。
スは、前記フラグが０に等しい場合、前記第１のピンが
別のファンクション回路に連結される。
【００１７】１つの実施形態では、本発明の電子デバイ
スは、０あるいは１に等しいフラグを記憶し、前記別の
ファンクション回路に接続される設定ビットをさらに含
む。
スは、０あるいは１に等しいフラグを記憶し、前記別の
ファンクション回路に接続される設定ビットをさらに含
む。
【００１８】１つの実施形態では、本発明の電子デバイ
スは、前記設定ビットに記憶された前記フラグが０に等
しい場合、前記電子デバイスはデフォルト状態にあり、
このため該電子デバイスは従来の電子デバイスと互換性
を持つことができる。
スは、前記設定ビットに記憶された前記フラグが０に等
しい場合、前記電子デバイスはデフォルト状態にあり、
このため該電子デバイスは従来の電子デバイスと互換性
を持つことができる。
【００１９】１つの実施形態では、本発明の電子デバイ
スは、前記設定ビットが、ＲＡＭビットおよび単一ビッ
トＥＰＲＯＭから成るグループより選択される。
スは、前記設定ビットが、ＲＡＭビットおよび単一ビッ
トＥＰＲＯＭから成るグループより選択される。
【００２０】１つの実施形態では、本発明の電子デバイ
スは、前記設定ビットに記憶された前記フラグが１に等
しい場合、前記別のファンクション回路が前記第１のピ
ンに接続される。
スは、前記設定ビットに記憶された前記フラグが１に等
しい場合、前記別のファンクション回路が前記第１のピ
ンに接続される。
【００２１】１つの実施形態では、本発明の電子デバイ
スは、前記設定ビットの前記フラグが１に等しい場合、
２つのファンクション回路が同時に動作可能である。
スは、前記設定ビットの前記フラグが１に等しい場合、
２つのファンクション回路が同時に動作可能である。
【００２２】１つの実施形態では、本発明の電子デバイ
スは、前記別のファンクション回路がタイマー発振器で
ある。
スは、前記別のファンクション回路がタイマー発振器で
ある。
【００２３】１つの実施形態では、本発明の電子デバイ
スは、前記マルチプレクサが、前記電子デバイス上の任
意の入力／出力ピンに前記ファンクション回路を連結す
る動作が可能である。
スは、前記マルチプレクサが、前記電子デバイス上の任
意の入力／出力ピンに前記ファンクション回路を連結す
る動作が可能である。
【００２４】本発明の電子デバイスは、プロセス回路お
よび設定可能なピンの配列を有する電子デバイスであっ
て、（ａ）複数のファンクション回路と、（ｂ）複数の
ピンと、（ｃ）複数の該ファンクション回路の内の任意
の１つを、複数の該ピンの内の任意の１つに接続する動
作が可能なクロスポイント・スイッチと、を含みこのこ
とにより上記課題が解決される。
よび設定可能なピンの配列を有する電子デバイスであっ
て、（ａ）複数のファンクション回路と、（ｂ）複数の
ピンと、（ｃ）複数の該ファンクション回路の内の任意
の１つを、複数の該ピンの内の任意の１つに接続する動
作が可能なクロスポイント・スイッチと、を含みこのこ
とにより上記課題が解決される。
【００２５】１つの実施形態では、本発明の電子デバイ
スは、前記クロスポイント・スイッチに通信するフラグ
を記憶する設定レジスタをさらに包含し、該クロスポイ
ント・スイッチに特定のファンクション回路を特定のピ
ンに接続するよう指示する。
スは、前記クロスポイント・スイッチに通信するフラグ
を記憶する設定レジスタをさらに包含し、該クロスポイ
ント・スイッチに特定のファンクション回路を特定のピ
ンに接続するよう指示する。
【００２６】１つの実施形態では、本発明の電子デバイ
スは、前記設定レジスタがマルチビットＥＰＲＯＭであ
る。
スは、前記設定レジスタがマルチビットＥＰＲＯＭであ
る。
【００２７】本発明の方法によれば、（ａ）１つの動作
モードにおいて、デフォルト設定としてファンクション
回路を第１のピンに割り当てる工程と、（ｂ）代替の
（ａｌｔｅｒｎａｔｅ）動作モードにおいて、該ファン
クション回路を第２のピンに再割り当てする工程と、を
包含する、多数のモードで動作可能な電子デバイスの上
にピンを設定する方法であって、このことにより上記課
題が解決される。
モードにおいて、デフォルト設定としてファンクション
回路を第１のピンに割り当てる工程と、（ｂ）代替の
（ａｌｔｅｒｎａｔｅ）動作モードにおいて、該ファン
クション回路を第２のピンに再割り当てする工程と、を
包含する、多数のモードで動作可能な電子デバイスの上
にピンを設定する方法であって、このことにより上記課
題が解決される。
【００２８】１つの実施形態では、本発明の方法は、２
つのファンクション回路が別の動作モードにおいて同時
に動作できるように、前記代替の動作モードにて前記第
１のピンに別のファンクション回路を割り当てる工程を
さらに包含する。
つのファンクション回路が別の動作モードにおいて同時
に動作できるように、前記代替の動作モードにて前記第
１のピンに別のファンクション回路を割り当てる工程を
さらに包含する。
【００２９】１つの実施形態では、本発明の方法は、前
記電子デバイスが初期にプログラムされた際に前記再割
り当て工程が実行される。
記電子デバイスが初期にプログラムされた際に前記再割
り当て工程が実行される。
【００３０】１つの実施形態では、本発明の方法は、前
記電子デバイスの動作中に前記再割り当て工程が実行さ
れる。
記電子デバイスの動作中に前記再割り当て工程が実行さ
れる。
【００３１】
【発明の実施の形態】ここで図面を参照すると、特定に
図１を参照して、本発明によるマイクロコントローラの
回路機構の一部が、概して参照符号１０として示され
る。回路１０は、ファンクション回路１２を含み、例え
ば、ＣＣＰ２（Ｃａｐｔｕｒｅ、Ｃｏｍｐａｒｅ ａｎ
ｄ ＰＷＭ）モジュール、タイマー１、タイマー３、Ｕ
ＳＡＲＴ、または任意の他のファンクション回路であ
る。ファンクション回路１２は、ピンＰ１またはピンＰ
２のいずれかを介して外界へつながる。ピンＰ１および
Ｐ２は、汎用入力／出力ピンである。
図１を参照して、本発明によるマイクロコントローラの
回路機構の一部が、概して参照符号１０として示され
る。回路１０は、ファンクション回路１２を含み、例え
ば、ＣＣＰ２（Ｃａｐｔｕｒｅ、Ｃｏｍｐａｒｅ ａｎ
ｄ ＰＷＭ）モジュール、タイマー１、タイマー３、Ｕ
ＳＡＲＴ、または任意の他のファンクション回路であ
る。ファンクション回路１２は、ピンＰ１またはピンＰ
２のいずれかを介して外界へつながる。ピンＰ１および
Ｐ２は、汎用入力／出力ピンである。
【００３２】回路１０は、マルチプレクサ１４をさらに
含む。マルチプレクサ１４は、設定レジスタ１６から受
け取ったフラグに応答してファンクション回路１２をピ
ンＰ１またはＰ２に接続する。マルチプレクサ１４は、
通信線１８を介してファンクション回路１２に、通信線
２０を介してピンＰ１に、通信線２２を介してピンＰ２
に、通信線２４を介して設定レジスタ１６に接続されて
いる。マルチプレクサ１４は、設定レジスタ１６から受
け取ったフラグが「１」の場合に、ピンＰ１にファンク
ション回路１２を接続するように動作する。マルチプレ
クサ１４は、設定レジスタ１６から受け取ったフラグが
「０」の場合に、ピンＰ２にファンクション回路１２を
接続するようにさらに動作する。従って、マルチプレク
サ１４および設定レジスタ１６を使用することにより、
回路１０は、ファンクション回路１２に関係するファン
クションを１つのピンから別のピンにユーザが移動する
ことを可能にする。
含む。マルチプレクサ１４は、設定レジスタ１６から受
け取ったフラグに応答してファンクション回路１２をピ
ンＰ１またはＰ２に接続する。マルチプレクサ１４は、
通信線１８を介してファンクション回路１２に、通信線
２０を介してピンＰ１に、通信線２２を介してピンＰ２
に、通信線２４を介して設定レジスタ１６に接続されて
いる。マルチプレクサ１４は、設定レジスタ１６から受
け取ったフラグが「１」の場合に、ピンＰ１にファンク
ション回路１２を接続するように動作する。マルチプレ
クサ１４は、設定レジスタ１６から受け取ったフラグが
「０」の場合に、ピンＰ２にファンクション回路１２を
接続するようにさらに動作する。従って、マルチプレク
サ１４および設定レジスタ１６を使用することにより、
回路１０は、ファンクション回路１２に関係するファン
クションを１つのピンから別のピンにユーザが移動する
ことを可能にする。
【００３３】設定レジスタ１６は、不揮発性メモリ素子
であり、好適には、１ビットＥＰＲＯＭ（消去可能プロ
グラム可能読み出し専用メモリ）またはフラッシュメモ
リ素子である。図１の実施形態の設定レジスタ１６は、
「０」または「１」のいずれかのフラグを格納する。デ
フォルト設定においてフラグは「１」に等しい。デフォ
ルト設定が製造業者により設定され、従来装置において
このマイクロコントローラを使用することが可能にな
る。即ち、このマイクロコントローラが従来装置との互
換性を有する。換言すれば、本発明によるマイクロコン
トローラは、例えばパン焼き器、アンチロックブレー
キ、キーレスエントリなど様々なアプリケーションに多
様な適用性を有する汎用マイクロコントローラである。
このようなアプリケーションでは、マイクロコントロー
ラの進歩が基礎アプリケーションの動作を高めるので、
マイクロコントローラの交換が望ましいことがしばしば
ある。そのような状況では、本発明によるマイクロコン
トローラのように新しく且つ改良されたマイクロコント
ローラを備え、新しいマイクロコントローラが使用され
るシステム内の従来のマイクロコントローラの動作と互
換性を有することが望ましい。デフォルト設定が利用さ
れるのはこの場合である。
であり、好適には、１ビットＥＰＲＯＭ（消去可能プロ
グラム可能読み出し専用メモリ）またはフラッシュメモ
リ素子である。図１の実施形態の設定レジスタ１６は、
「０」または「１」のいずれかのフラグを格納する。デ
フォルト設定においてフラグは「１」に等しい。デフォ
ルト設定が製造業者により設定され、従来装置において
このマイクロコントローラを使用することが可能にな
る。即ち、このマイクロコントローラが従来装置との互
換性を有する。換言すれば、本発明によるマイクロコン
トローラは、例えばパン焼き器、アンチロックブレー
キ、キーレスエントリなど様々なアプリケーションに多
様な適用性を有する汎用マイクロコントローラである。
このようなアプリケーションでは、マイクロコントロー
ラの進歩が基礎アプリケーションの動作を高めるので、
マイクロコントローラの交換が望ましいことがしばしば
ある。そのような状況では、本発明によるマイクロコン
トローラのように新しく且つ改良されたマイクロコント
ローラを備え、新しいマイクロコントローラが使用され
るシステム内の従来のマイクロコントローラの動作と互
換性を有することが望ましい。デフォルト設定が利用さ
れるのはこの場合である。
【００３４】例えば、あるアプリケーションでは、（本
発明のマイクロコントローラと交換を意図されいてい
る）従来マイクロコントローラのファンクション回路１
２が、ピンＰ１から入出力を既に受け取り得ている。こ
の場合、「１」のデフォルトフラグがファンクション回
路１２をピンＰ１に接続するので、ユーザはデフォルト
設定を変更することを望まない。従って、上述のよう
に、デフォルト設定は、本発明のマイクロコントローラ
に従来のものとの互換性を持たせる。
発明のマイクロコントローラと交換を意図されいてい
る）従来マイクロコントローラのファンクション回路１
２が、ピンＰ１から入出力を既に受け取り得ている。こ
の場合、「１」のデフォルトフラグがファンクション回
路１２をピンＰ１に接続するので、ユーザはデフォルト
設定を変更することを望まない。従って、上述のよう
に、デフォルト設定は、本発明のマイクロコントローラ
に従来のものとの互換性を持たせる。
【００３５】ユーザがファンクション回路１２に関連す
るファンクションをピンＰ１からピンＰ２に移動するこ
とを望む場合、ユーザは、単にデフォルト設定から変更
するだけでよい。これは、設定レジスタ１６に格納され
ているフラグを単に「１」から「０」に変更することに
より達成される。当業者が理解するように、フラグは、
少なくとも１つのテーブル書き込みを含む１つ以上のプ
ログラムステップを実行することにより、設定レジスタ
１６において変更できる。好適な実施形態における設定
レジスタ１６のプログラミングメモリは、１６ビット幅
であり、テーブルラッチは僅か８ビットであるので、フ
ラグを「１」から「０」に変更するには２度テーブル書
き込み要する。しかしながら、設定レジスタ１６をプロ
グラミングすることに関する特定のステップは、本発明
を設定するものではない。
るファンクションをピンＰ１からピンＰ２に移動するこ
とを望む場合、ユーザは、単にデフォルト設定から変更
するだけでよい。これは、設定レジスタ１６に格納され
ているフラグを単に「１」から「０」に変更することに
より達成される。当業者が理解するように、フラグは、
少なくとも１つのテーブル書き込みを含む１つ以上のプ
ログラムステップを実行することにより、設定レジスタ
１６において変更できる。好適な実施形態における設定
レジスタ１６のプログラミングメモリは、１６ビット幅
であり、テーブルラッチは僅か８ビットであるので、フ
ラグを「１」から「０」に変更するには２度テーブル書
き込み要する。しかしながら、設定レジスタ１６をプロ
グラミングすることに関する特定のステップは、本発明
を設定するものではない。
【００３６】本発明の１局面において、プログラミング
モードの間、即ちユーザがマイクロコントローラを設定
するとき、デフォルト設定が変更される。このモードの
間、設定レジスタ１６は、マイクロコントローラの外部
から受け取った命令によりプログラミング（または再プ
ログラミング）される。あるいは、設定レジスタ１６
は、マイクロコントローラの通常動作の間に、マイクロ
コントローラの処理回路から内部的に受け取った命令に
より再プログラミングされ得る。この後者の方法は、マ
イクロコントローラの動的な再設定を可能にする。
モードの間、即ちユーザがマイクロコントローラを設定
するとき、デフォルト設定が変更される。このモードの
間、設定レジスタ１６は、マイクロコントローラの外部
から受け取った命令によりプログラミング（または再プ
ログラミング）される。あるいは、設定レジスタ１６
は、マイクロコントローラの通常動作の間に、マイクロ
コントローラの処理回路から内部的に受け取った命令に
より再プログラミングされ得る。この後者の方法は、マ
イクロコントローラの動的な再設定を可能にする。
【００３７】本発明の別の実施形態では、図２に示すよ
うに、第２のファンクション回路２６、即ちタイマ発振
器に関連する内部回路が備えられる。回路１０’は、フ
ァンクション回路１２に関するファンクションがピンＰ
１からピンＰ２に移動されるとき、ファンクション回路
２６に関連するファンクションをピンＰ１に接続し得る
ように設計されている。これは、好適にはＲＡＭビット
である設定ビット２７を用いて達成される。しかしなが
ら、本発明の代替の実施形態では、設定ビット２７は、
プログラミングモードの間に再設定を実行することが可
能である単一ビットＥＰＲＯＭである。設定ビット２７
は、通信線２８を介してファンクション回路２６に通信
された命令（フラグ）を格納する。フラグが「０」に等
しいとき、ファンクション回路２６は、ピンＰ１から切
断される。フラグが「１」に等しいとき、ファンクショ
ン回路２６は、通信線２９を介してピンＰ１に接続され
る。
うに、第２のファンクション回路２６、即ちタイマ発振
器に関連する内部回路が備えられる。回路１０’は、フ
ァンクション回路１２に関するファンクションがピンＰ
１からピンＰ２に移動されるとき、ファンクション回路
２６に関連するファンクションをピンＰ１に接続し得る
ように設計されている。これは、好適にはＲＡＭビット
である設定ビット２７を用いて達成される。しかしなが
ら、本発明の代替の実施形態では、設定ビット２７は、
プログラミングモードの間に再設定を実行することが可
能である単一ビットＥＰＲＯＭである。設定ビット２７
は、通信線２８を介してファンクション回路２６に通信
された命令（フラグ）を格納する。フラグが「０」に等
しいとき、ファンクション回路２６は、ピンＰ１から切
断される。フラグが「１」に等しいとき、ファンクショ
ン回路２６は、通信線２９を介してピンＰ１に接続され
る。
【００３８】デフォルト設定では、フラグが「０」に等
しい。即ち、この設定では、ファンクション回路２６は
動作中ではない。しかしながら、通常動作の間、設定ビ
ット２６に格納されたフラグの値は、ファンクション回
路２６をピンＰ１に接続（またはピンＰ１から切断）す
るように変更し得る。これを達成するステップは上述し
た。しかしながら、この方法の詳細も、本発明にとって
重要ではない。
しい。即ち、この設定では、ファンクション回路２６は
動作中ではない。しかしながら、通常動作の間、設定ビ
ット２６に格納されたフラグの値は、ファンクション回
路２６をピンＰ１に接続（またはピンＰ１から切断）す
るように変更し得る。これを達成するステップは上述し
た。しかしながら、この方法の詳細も、本発明にとって
重要ではない。
【００３９】本発明の代替の実施形態では、ファンクシ
ョン回路１２に関連するファンクションが、ピンＰ１か
ら他の任意の汎用入出力ピンＰ２〜Ｐｎに移動され得
る。図３に示すように、ここでｎは、マイクロコントロ
ーラの汎用入出力ピンの総数である。この実施形態で
は、マルチプレクサ１４’が、ｎ個の出力を有し、設定
レジスタ１６’がｘビットを有する。ここで、２X≧ｎ
である。例えば、マイクロコントローラが４０個のピン
を有する場合、そのうち３３個は汎用入出力ピンｎ＝３
３である。この場合、マルチプレクサ１４’は、３３個
の出力を有し、設定レジスタ１６’は６ビットを有す
る。マルチプレクサ１４’は、通信線１１８を介してフ
ァンクション回路１２に、通信線１２４を介して設定レ
ジスタに、通信線１２０から１３４を介してピンＰ１か
らＰｎに接続されている。
ョン回路１２に関連するファンクションが、ピンＰ１か
ら他の任意の汎用入出力ピンＰ２〜Ｐｎに移動され得
る。図３に示すように、ここでｎは、マイクロコントロ
ーラの汎用入出力ピンの総数である。この実施形態で
は、マルチプレクサ１４’が、ｎ個の出力を有し、設定
レジスタ１６’がｘビットを有する。ここで、２X≧ｎ
である。例えば、マイクロコントローラが４０個のピン
を有する場合、そのうち３３個は汎用入出力ピンｎ＝３
３である。この場合、マルチプレクサ１４’は、３３個
の出力を有し、設定レジスタ１６’は６ビットを有す
る。マルチプレクサ１４’は、通信線１１８を介してフ
ァンクション回路１２に、通信線１２４を介して設定レ
ジスタに、通信線１２０から１３４を介してピンＰ１か
らＰｎに接続されている。
【００４０】さらに別の代替な実施形態では、本発明は
複数のファンクション回路に拡大される。図４に示すよ
うに、この実施形態では、参照符号ＦＣ１、ＦＣ２、Ｆ
Ｃ３、…ＦＣｍで表される複数のファンクション回路
が、汎用入出力ピンＰ１〜Ｐｎの任意の１に接続され得
る。これは、クロスポイントスイッチ３０を使用するこ
とにより達成される。クロスポイントスイッチ３０は、
設定レジスタ１６’のように好適には多重ビットＥＰＲ
ＯＭである設定レジスタ１６”から順番にフラグを受け
取る。この実施形態の１つの可能な変形は、４個のファ
ンクション回路アレイにより４ピンにおいて例えば「０
０００」のような所定のアドレスをフラグが搬送すると
き、クロスポイントスイッチ３０は、ファンクション回
路ＦＣ１をピンＰ１に接続する。この接続は、通信線４
１および５１を介して行われる。この変形の別の実施例
では、フラグが「０００１」であるとき、クロスポイン
トスイッチ３０は、ファンクション回路ＦＣ１をピンＰ
２に接続する。この接続は、通信線４１および５２を介
して行われる。この変形のなお別の実施例において、フ
ラグが「０１００」であるとき、クロスポイントスイッ
チ３０は、ファンクション回路ＦＣ２をピンＰ１に接続
する。この後者の接続は、通信線４２および５１を介し
て行われる。当業者が理解するように、本発明のこの実
施形態には多様の改変が存在する。
複数のファンクション回路に拡大される。図４に示すよ
うに、この実施形態では、参照符号ＦＣ１、ＦＣ２、Ｆ
Ｃ３、…ＦＣｍで表される複数のファンクション回路
が、汎用入出力ピンＰ１〜Ｐｎの任意の１に接続され得
る。これは、クロスポイントスイッチ３０を使用するこ
とにより達成される。クロスポイントスイッチ３０は、
設定レジスタ１６’のように好適には多重ビットＥＰＲ
ＯＭである設定レジスタ１６”から順番にフラグを受け
取る。この実施形態の１つの可能な変形は、４個のファ
ンクション回路アレイにより４ピンにおいて例えば「０
０００」のような所定のアドレスをフラグが搬送すると
き、クロスポイントスイッチ３０は、ファンクション回
路ＦＣ１をピンＰ１に接続する。この接続は、通信線４
１および５１を介して行われる。この変形の別の実施例
では、フラグが「０００１」であるとき、クロスポイン
トスイッチ３０は、ファンクション回路ＦＣ１をピンＰ
２に接続する。この接続は、通信線４１および５２を介
して行われる。この変形のなお別の実施例において、フ
ラグが「０１００」であるとき、クロスポイントスイッ
チ３０は、ファンクション回路ＦＣ２をピンＰ１に接続
する。この後者の接続は、通信線４２および５１を介し
て行われる。当業者が理解するように、本発明のこの実
施形態には多様の改変が存在する。
【００４１】当業者が理解するように、本発明の他の実
施形態も可能である。さらに別の代替の実施形態では、
複数のマルチプレクサが使用され、複数のファンクショ
ン回路をマイクロコントローラの汎用入出力ピンの任意
の１つに接続する。本発明のさらに別の局面では、１つ
以上のデマルチプレクサが使用され得、複数のファンク
ション回路を１つの入出力ピンに接続する。
施形態も可能である。さらに別の代替の実施形態では、
複数のマルチプレクサが使用され、複数のファンクショ
ン回路をマイクロコントローラの汎用入出力ピンの任意
の１つに接続する。本発明のさらに別の局面では、１つ
以上のデマルチプレクサが使用され得、複数のファンク
ション回路を１つの入出力ピンに接続する。
【００４２】従って、当業者が理解するように、本発明
は、上述の目的および利点を実行するだけでなく、本発
明の範囲内の他の目的および利点にも十分適用される。
本発明の特定の実施形態を参照することにより、本発明
を図示、説明および定義してきたが、そのような参照
は、本発明の限定を意図しておらず、そのような限定は
推論されない。本発明は、関連分野の当業者が想起し得
るように、形式およびファンクションにおける多数の改
変、代替および等価例が可能である。図示説明された本
発明の好適な実施形態は、例示のみであり、本発明の範
囲を網羅するものではない。例えば本発明は、マイクロ
コントローラに適用可能なものとして説明しているが、
任意のマイクロプロセッサを含むがこれに限定されない
他の集積回路への適用も意図している。従って、本発明
は、すべての点において、等価例に完全な承認を与える
添付の特許請求の範囲の精神および範囲によってのみ限
定されることを意図する。
は、上述の目的および利点を実行するだけでなく、本発
明の範囲内の他の目的および利点にも十分適用される。
本発明の特定の実施形態を参照することにより、本発明
を図示、説明および定義してきたが、そのような参照
は、本発明の限定を意図しておらず、そのような限定は
推論されない。本発明は、関連分野の当業者が想起し得
るように、形式およびファンクションにおける多数の改
変、代替および等価例が可能である。図示説明された本
発明の好適な実施形態は、例示のみであり、本発明の範
囲を網羅するものではない。例えば本発明は、マイクロ
コントローラに適用可能なものとして説明しているが、
任意のマイクロプロセッサを含むがこれに限定されない
他の集積回路への適用も意図している。従って、本発明
は、すべての点において、等価例に完全な承認を与える
添付の特許請求の範囲の精神および範囲によってのみ限
定されることを意図する。
【００４３】マイクロコントローラ内におけるファンク
ション回路のピン割り当てを再設定する装置および方法
が提供される。装置には、第１のピン、第２のピン、フ
ァンクション回路、およびマルチプレクサが含まれる。
マルチプレクサは、フラグを受け取ること、フラグが１
に等しい場合にファンクション回路を第１のピンに連結
すること、およびフラグが０に等しい場合にファンクシ
ョン回路を第２のピンに連結すること、が動作可能であ
る。フラグを記憶し、マルチプレクサに接続される配置
レジスタもまた提供される。第１のピンは、フラグが０
に等しい場合に別のファンクション回路に連結され得
る。これにより、２つのファンクション回路が同時に動
作することが可能となる。この方法において、ファンク
ション回路は、１つの動作モードにてデフォルト設定と
して第１のピンに割り当てられ、代替の動作モードにて
第２のピンに再割り当てされる。この方法は、２つのフ
ァンクション回路が代替の動作モードにおいて同時に動
作できるように、代替の動作モードにて別のファンクシ
ョン回路を第１のピンに割り当てる工程をさらに含み得
る。電子デバイスが初期にプログラムされた際、あるい
は電子デバイスの通常動作中のいずれかにおいて、再設
定は実行可能である。
ション回路のピン割り当てを再設定する装置および方法
が提供される。装置には、第１のピン、第２のピン、フ
ァンクション回路、およびマルチプレクサが含まれる。
マルチプレクサは、フラグを受け取ること、フラグが１
に等しい場合にファンクション回路を第１のピンに連結
すること、およびフラグが０に等しい場合にファンクシ
ョン回路を第２のピンに連結すること、が動作可能であ
る。フラグを記憶し、マルチプレクサに接続される配置
レジスタもまた提供される。第１のピンは、フラグが０
に等しい場合に別のファンクション回路に連結され得
る。これにより、２つのファンクション回路が同時に動
作することが可能となる。この方法において、ファンク
ション回路は、１つの動作モードにてデフォルト設定と
して第１のピンに割り当てられ、代替の動作モードにて
第２のピンに再割り当てされる。この方法は、２つのフ
ァンクション回路が代替の動作モードにおいて同時に動
作できるように、代替の動作モードにて別のファンクシ
ョン回路を第１のピンに割り当てる工程をさらに含み得
る。電子デバイスが初期にプログラムされた際、あるい
は電子デバイスの通常動作中のいずれかにおいて、再設
定は実行可能である。
【００４４】
【発明の効果】マイクロコントローラにおいて、周辺の
ファンクション性が２つの異なるピンの間で切り換える
ことを可能にするマルチプレクサおよび構成レジスタを
用い、従来のデバイスとの互換性、ならびに同時に２つ
の周辺機器を利用することを可能にする装置を提供する
ことができる。
ファンクション性が２つの異なるピンの間で切り換える
ことを可能にするマルチプレクサおよび構成レジスタを
用い、従来のデバイスとの互換性、ならびに同時に２つ
の周辺機器を利用することを可能にする装置を提供する
ことができる。
【図１】本発明の１つの実施形態の模式的ブロック図で
あり、ユーザが１つのピンから別のピンへ、１つのファ
ンクション回路に関連したファンクション性を移すこと
を可能にする回路機構を示す。
あり、ユーザが１つのピンから別のピンへ、１つのファ
ンクション回路に関連したファンクション性を移すこと
を可能にする回路機構を示す。
【図２】本発明の別の実施形態の模式的ブロック図であ
り、ユーザが１つのピンから別のピンへ１つのファンク
ション回路を再割当てし、その１つのピンへ別のファン
クション回路を割当て、両方のファンクション回路が同
時に動作することを可能にする、回路機構を示す。
り、ユーザが１つのピンから別のピンへ１つのファンク
ション回路を再割当てし、その１つのピンへ別のファン
クション回路を割当て、両方のファンクション回路が同
時に動作することを可能にする、回路機構を示す。
【図３】本発明の別の実施形態の模式的ブロック図であ
り、ユーザが１つのファンクション回路に関連したファ
ンクション性を１つのピンからマイクロコントローラ上
の多数のピンの任意の他のピンに移すことを可能にする
回路機構を示す。
り、ユーザが１つのファンクション回路に関連したファ
ンクション性を１つのピンからマイクロコントローラ上
の多数のピンの任意の他のピンに移すことを可能にする
回路機構を示す。
【図４】本発明の別の実施形態の模式的ブロック図であ
り、ユーザが多数ファンクション回路をマイクロコント
ローラ上の多数のピンの任意のピンに割当ておよび再割
当てすることを可能にする回路機構を示す。
り、ユーザが多数ファンクション回路をマイクロコント
ローラ上の多数のピンの任意のピンに割当ておよび再割
当てすることを可能にする回路機構を示す。
１２、２６ ファンクション回路 １４、１４’ マルチプレクサ
フロントページの続き (72)発明者 ジョセフ ダブリュー． トリース アメリカ合衆国 アリゾナ 85048， フ ェニックス， サウス ７ティーエイチ プレイス 15610 (72)発明者 エドワード ブライアン ボルス アメリカ合衆国 アリゾナ 85215， メ サ， ノース タボー ストリート 4220 (72)発明者 ロドニー ドレイク アメリカ合衆国 アリゾナ 85044， フ ェニックス， サウス 40ティーエイチ ウェイ 14825
Claims (19)
- 【請求項１】 プロセス回路および設定可能なピンの配
列を有する電子デバイスであって、 （ａ）第１のピンと、 （ｂ）第２のピンと、 （ｃ）ファンクション回路と、 （ｄ）（ｉ）フラグを受け取ること、（ｉｉ）該フラグ
が１に等しい場合に該ファンクション回路を該第１のピ
ンに連結すること、および（ｉｉｉ）該フラグが０に等
しい場合に該ファンクション回路を該第２のピンに連結
すること、が動作可能なマルチプレクサと、を含む、電
子デバイス。 - 【請求項２】 前記フラグを格納し、前記マルチプレク
サに接続されている設定レジスタをさらに包含する、請
求項１に記載の電子デバイス。 - 【請求項３】 前記設定レジスタが、単一ビットＥＰＲ
ＯＭおよびフラッシュメモリから成る群より選択され
る、請求項２に記載の電子デバイス。 - 【請求項４】 前記ファンクション回路が、捕捉（Ｃａ
ｐｔｕｒｅ）、比較（Ｃｏｍｐａｒｅ）、パルス幅変調
（ＰＷＭ）モジュール、タイマー１，タイマー３、およ
びＵＳＡＲＴから成るグループより選択される、請求項
１に記載の電子デバイス。 - 【請求項５】 前記フラグが０に等しい場合、前記第１
のピンが別のファンクション回路に連結される、請求項
１に記載の電子デバイス。 - 【請求項６】 ０あるいは１に等しいフラグを記憶し、
前記別のファンクション回路に接続される設定ビットを
さらに含む、請求項５に記載の電子デバイス。 - 【請求項７】 前記設定ビットに記憶された前記フラグ
が０に等しい場合、前記電子デバイスはデフォルト状態
にあり、このため該電子デバイスは従来の電子デバイス
と互換性を持つことができる、請求項６に記載の電子デ
バイス。 - 【請求項８】 前記設定ビットが、ＲＡＭビットおよび
単一ビットＥＰＲＯＭから成るグループより選択され
る、請求項６に記載の電子デバイス。 - 【請求項９】 前記設定ビットに記憶された前記フラグ
が１に等しい場合、前記別のファンクション回路が前記
第１のピンに接続される、請求項６に記載の電子デバイ
ス。 - 【請求項１０】 前記設定ビットの前記フラグが１に等
しい場合、２つのファンクション回路が同時に動作可能
である、請求項９に記載の電子デバイス。 - 【請求項１１】 前記別のファンクション回路がタイマ
ー発振器である、請求項５に記載の電子デバイス。 - 【請求項１２】 前記マルチプレクサが、前記電子デバ
イス上の任意の入力／出力ピンに前記ファンクション回
路を連結する動作が可能である、請求項１に記載の電子
デバイス。 - 【請求項１３】 プロセス回路および設定可能なピンの
配列を有する電子デバイスであって、（ａ）複数のファ
ンクション回路と、（ｂ）複数のピンと、（ｃ）複数の
該ファンクション回路の内の任意の１つを、複数の該ピ
ンの内の任意の１つに接続する動作が可能なクロスポイ
ント・スイッチと、を含む、電子デバイス。 - 【請求項１４】 前記クロスポイント・スイッチに通信
するフラグを記憶する設定レジスタをさらに包含し、該
クロスポイント・スイッチに特定のファンクション回路
を特定のピンに接続するよう指示する、請求項１３に記
載の電子デバイス。 - 【請求項１５】 前記設定レジスタがマルチビットＥＰ
ＲＯＭである、請求項１４に記載の電子デバイス。 - 【請求項１６】 （ａ）１つの動作モードにおいて、デ
フォルト設定としてファンクション回路を第１のピンに
割り当てる工程と、（ｂ）代替の動作モードにおいて、
該ファンクション回路を第２のピンに再割り当てする工
程と、を包含する、多数のモードで動作可能な電子デバ
イスの上にピンを設定する方法。 - 【請求項１７】 ２つのファンクション回路が別の動作
モードにおいて同時に動作できるように、前記代替の動
作モードにて前記第１のピンに別のファンクション回路
を割り当てる工程をさらに包含する、請求項１６に記載
の方法。 - 【請求項１８】 前記電子デバイスが初期にプログラム
された際に前記再割り当て工程が実行される、請求項１
６に記載の方法。 - 【請求項１９】 前記電子デバイスの動作中に前記再割
り当て工程が実行される、請求項１６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US28859899A | 1999-04-08 | 1999-04-08 | |
| US09/288.598 | 1999-04-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000330968A true JP2000330968A (ja) | 2000-11-30 |
Family
ID=23107812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000108694A Withdrawn JP2000330968A (ja) | 1999-04-08 | 2000-04-10 | マイクロコントローラにおける、１つ以上のファンクション回路においてのピン割り当てを再設定する装置および方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP1043662B1 (ja) |
| JP (1) | JP2000330968A (ja) |
| KR (1) | KR20010006971A (ja) |
| CN (1) | CN1276561A (ja) |
| AT (1) | ATE221682T1 (ja) |
| DE (1) | DE60000296T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010231794A (ja) * | 2001-04-24 | 2010-10-14 | Mentor Graphics Corp | ネットワーク接続のスイッチングを用いるエミュレータ |
| JP2013210810A (ja) * | 2012-03-30 | 2013-10-10 | Lapis Semiconductor Co Ltd | 汎用入出力ポート接続制御回路、半導体装置、及び汎用入出力ポート接続制御方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6349058B1 (en) * | 2001-02-16 | 2002-02-19 | Microchip Technology Incorporated | Electronic circuit and method for storing configuration and calibration information in a non-volatile memory array |
| US6816919B2 (en) * | 2001-07-16 | 2004-11-09 | Ge Fanuc Automation North America, Inc. | Method and system for configuring input/output points |
| US7158536B2 (en) | 2004-01-28 | 2007-01-02 | Rambus Inc. | Adaptive-allocation of I/O bandwidth using a configurable interconnect topology |
| GB2411495A (en) * | 2004-02-27 | 2005-08-31 | Cyan Holdings Ltd | Method and apparatus for generating configuration data |
| US8773059B2 (en) | 2011-03-28 | 2014-07-08 | Mediatek Inc. | Controller chip with signal swapping capability for controlling motor device and related method thereof |
| US9921982B2 (en) * | 2014-06-05 | 2018-03-20 | Microchip Technology Incorporated | Device and method to assign device pin ownership for multi-processor core devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644353A (en) * | 1985-06-17 | 1987-02-17 | Intersil, Inc. | Programmable interface |
| US5218707A (en) * | 1988-10-28 | 1993-06-08 | Dallas Semiconductor Corp. | Integrated circuit with remappable interrupt pins |
| GB9508932D0 (en) * | 1995-05-02 | 1995-06-21 | Xilinx Inc | FPGA with parallel and serial user interfaces |
-
2000
- 2000-04-07 AT AT00107116T patent/ATE221682T1/de active
- 2000-04-07 EP EP00107116A patent/EP1043662B1/en not_active Expired - Lifetime
- 2000-04-07 DE DE60000296T patent/DE60000296T2/de not_active Expired - Fee Related
- 2000-04-08 KR KR1020000018440A patent/KR20010006971A/ko not_active Application Discontinuation
- 2000-04-10 CN CN00118161.0A patent/CN1276561A/zh active Pending
- 2000-04-10 JP JP2000108694A patent/JP2000330968A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1043662A1 (en) | 2000-10-11 |
| KR20010006971A (ko) | 2001-01-26 |
| DE60000296D1 (de) | 2002-09-05 |
| EP1043662B1 (en) | 2002-07-31 |
| ATE221682T1 (de) | 2002-08-15 |
| DE60000296T2 (de) | 2003-04-17 |
| CN1276561A (zh) | 2000-12-13 |
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