JP3273112B2 - 多層配線基板および半導体素子収納用パッケージ - Google Patents
多層配線基板および半導体素子収納用パッケージInfo
- Publication number
- JP3273112B2 JP3273112B2 JP10370395A JP10370395A JP3273112B2 JP 3273112 B2 JP3273112 B2 JP 3273112B2 JP 10370395 A JP10370395 A JP 10370395A JP 10370395 A JP10370395 A JP 10370395A JP 3273112 B2 JP3273112 B2 JP 3273112B2
- Authority
- JP
- Japan
- Prior art keywords
- volume
- layer
- glass
- package
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
- H05K3/4676—Single layer compositions
Landscapes
- Inorganic Insulating Materials (AREA)
- Glass Compositions (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、誘電体材料および多層
配線基板並びに半導体素子収納用パッケージに関するも
ので、特に、ガラスセラミックスからなる誘電体材料、
およびこの誘電体材料からなる高誘電体層を有する多層
配線基板、並びに半導体素子収納用パッケージに関する
ものである。
配線基板並びに半導体素子収納用パッケージに関するも
ので、特に、ガラスセラミックスからなる誘電体材料、
およびこの誘電体材料からなる高誘電体層を有する多層
配線基板、並びに半導体素子収納用パッケージに関する
ものである。
【０００２】
【従来技術】従来、半導体素子、特にシリコンで構成さ
れた半導体集積回路素子を搭載する多層配線基板等の絶
縁基体には、一般に電気絶縁性及び耐熱性に優れ、強度
の大なるアルミナセラミックス等の電気絶縁材料が使用
されており、該アルミナセラミックス等から成る基板上
にモリブデン（Ｍｏ），タングステン（Ｗ）等の高融点
金属から成るメタライズ金属層を厚膜印刷して電気配線
回路を形成したものを多層化し、一体化焼成して多層セ
ラミックス配線基板が得られていた。
れた半導体集積回路素子を搭載する多層配線基板等の絶
縁基体には、一般に電気絶縁性及び耐熱性に優れ、強度
の大なるアルミナセラミックス等の電気絶縁材料が使用
されており、該アルミナセラミックス等から成る基板上
にモリブデン（Ｍｏ），タングステン（Ｗ）等の高融点
金属から成るメタライズ金属層を厚膜印刷して電気配線
回路を形成したものを多層化し、一体化焼成して多層セ
ラミックス配線基板が得られていた。
【０００３】しかしながら、このようなアルミナからな
る配線基板は、その比誘電率が９〜１０（室温、１ＭＨ
ｚ）と高く、高周波伝播の遅延時間は誘電率の平方根に
比例することから、絶縁基体に設けたメタライズ金属層
を伝わる信号の伝播速度が遅く、信号の高速伝播のため
にはより誘電率の低い絶縁基体が要求されていた。
る配線基板は、その比誘電率が９〜１０（室温、１ＭＨ
ｚ）と高く、高周波伝播の遅延時間は誘電率の平方根に
比例することから、絶縁基体に設けたメタライズ金属層
を伝わる信号の伝播速度が遅く、信号の高速伝播のため
にはより誘電率の低い絶縁基体が要求されていた。
【０００４】このような要求に対して、近年ではガラス
セラミックスからなる絶縁基体が用いられるようになっ
ている。このガラスセラミックスでは誘電率が４〜５程
度と低いため、信号の伝播速度を速くすることができ
る。
セラミックスからなる絶縁基体が用いられるようになっ
ている。このガラスセラミックスでは誘電率が４〜５程
度と低いため、信号の伝播速度を速くすることができ
る。
【０００５】一方、半導体素子収納用パッケージでは、
半導体ＩＣ（集積回路）は外来ノイズや不要幅射により
誤動作を生じ易いため、近年では、３０〜１００μＦ程
度の容量を持ったセラミックスコンデンサを電源側と接
地側との間に挿入することにより、ノイズを吸収し誤動
作を防止していた。従来はこのコンデンサの接続をパッ
ケージとは別に外付けにより行なっていた。
半導体ＩＣ（集積回路）は外来ノイズや不要幅射により
誤動作を生じ易いため、近年では、３０〜１００μＦ程
度の容量を持ったセラミックスコンデンサを電源側と接
地側との間に挿入することにより、ノイズを吸収し誤動
作を防止していた。従来はこのコンデンサの接続をパッ
ケージとは別に外付けにより行なっていた。
【０００６】
【発明が解決しようとする問題点】しかしながら、従来
では、上記したように外来ノイズや不要幅射による半導
体ＩＣの誤動作を防止するためのセラミックスコンデン
サを、基板やパッケージとは別に外付けにより行ってい
たため、基板やパッケージの実装密度の向上を図ること
ができなかった。
では、上記したように外来ノイズや不要幅射による半導
体ＩＣの誤動作を防止するためのセラミックスコンデン
サを、基板やパッケージとは別に外付けにより行ってい
たため、基板やパッケージの実装密度の向上を図ること
ができなかった。
【０００７】また、ガラスセラミックスからなる基板や
パッケージ内にコンデンサ層を形成することが考えられ
るが、ガラスセラミックスは一般に４〜５程度の低い誘
電率であるため、ガラスセラミックス自体で誘電体を構
成すると、大きな容量を得るために、誘電体の面積を大
きくするとともに電極により挟持される誘電体層を複数
層形成する必要があった。このため、パッケージや基板
が大型化したり、コストが増加するという問題があっ
た。
パッケージ内にコンデンサ層を形成することが考えられ
るが、ガラスセラミックスは一般に４〜５程度の低い誘
電率であるため、ガラスセラミックス自体で誘電体を構
成すると、大きな容量を得るために、誘電体の面積を大
きくするとともに電極により挟持される誘電体層を複数
層形成する必要があった。このため、パッケージや基板
が大型化したり、コストが増加するという問題があっ
た。
【０００８】これまでに、特開平４−８３７３７号公報
で、コージェライト系ガラスにＴｉＯ2 を添加した誘電
体磁器組成物が示されているが、１０００℃以下で緻密
質な焼結体を得るためにＴｉＯ2 の添加量が３０重量％
までに制限され、誘電率９以下の誘電体磁器組成物しか
得られないという問題があった。
で、コージェライト系ガラスにＴｉＯ2 を添加した誘電
体磁器組成物が示されているが、１０００℃以下で緻密
質な焼結体を得るためにＴｉＯ2 の添加量が３０重量％
までに制限され、誘電率９以下の誘電体磁器組成物しか
得られないという問題があった。
【０００９】
【問題点を解決するための手段】本発明者らは、このよ
うな問題点に対して検討を行った結果、硼珪酸ガラスに
ＴｉＯ2 を一定量含有することにより、高誘電率のガラ
スセラミックスを形成することができ、さらに、このガ
ラスセラミックスからなる高誘電体層を電極でん挟持し
たコンデンサ部をガラスセラミックスを絶縁基板とする
多層配線基板や半導体素子収納用パッケージの表面に積
層配設、あるいは内蔵することにより、外来ノイズや不
要幅射による半導体ＩＣの誤動作を防止することができ
ることを見出し、本発明に至った。
うな問題点に対して検討を行った結果、硼珪酸ガラスに
ＴｉＯ2 を一定量含有することにより、高誘電率のガラ
スセラミックスを形成することができ、さらに、このガ
ラスセラミックスからなる高誘電体層を電極でん挟持し
たコンデンサ部をガラスセラミックスを絶縁基板とする
多層配線基板や半導体素子収納用パッケージの表面に積
層配設、あるいは内蔵することにより、外来ノイズや不
要幅射による半導体ＩＣの誤動作を防止することができ
ることを見出し、本発明に至った。
【００１０】
【００１１】本発明の多層配線基板は、ガラス成分とフ
ィラー成分とからなるガラス−セラミックスからなる絶
縁層の表面あるいは絶縁層間にメタライズ配線層が配設
されたセラミック絶縁基板の内部または表面に、高誘電
体層を一対の電極により挟持してなるコンデンサ部を積
層配設してなり、前記絶縁層および前記高誘電体層が同
時焼成によって形成されたものであって、前記高誘電体
層が３０〜７０体積％の硼珪酸ガラスと、１０体積％〜
７０体積％のＴｉＯ2と、０〜６０体積％のフィラーか
らなる誘電率９以上の誘電体材料からなり、前記絶縁層
が、３０〜７０体積％のＴｉＯ2を含有する硼珪酸ガラ
スと、３０〜７０体積％のＡｌ2Ｏ3、石英、コージェラ
イトおよびムライトのうち少なくとも一種のフィラーか
らなることを特徴とするものである。
ィラー成分とからなるガラス−セラミックスからなる絶
縁層の表面あるいは絶縁層間にメタライズ配線層が配設
されたセラミック絶縁基板の内部または表面に、高誘電
体層を一対の電極により挟持してなるコンデンサ部を積
層配設してなり、前記絶縁層および前記高誘電体層が同
時焼成によって形成されたものであって、前記高誘電体
層が３０〜７０体積％の硼珪酸ガラスと、１０体積％〜
７０体積％のＴｉＯ2と、０〜６０体積％のフィラーか
らなる誘電率９以上の誘電体材料からなり、前記絶縁層
が、３０〜７０体積％のＴｉＯ2を含有する硼珪酸ガラ
スと、３０〜７０体積％のＡｌ2Ｏ3、石英、コージェラ
イトおよびムライトのうち少なくとも一種のフィラーか
らなることを特徴とするものである。
【００１２】また、本発明の半導体素子収納用パッケー
ジは、ガラス成分とフィラー成分とからなるガラス−セ
ラミックスからなる絶縁層の表面あるいは絶縁層間にメ
タライズ配線層が配設され、且つ半導体素子を収納する
収納部を有するセラミック絶縁基板の内部または表面に
高誘電体層を一対の電極により挟持してなるコンデンサ
部を積層配設してなり、前記絶縁層および前記高誘電体
層が同時焼成によって形成されたものであって、前記高
誘電体層が、３０〜７０体積％の硼珪酸ガラスと、１０
体積％〜７０体積％のＴｉＯ2と、０〜６０体積％のフ
ィラーからなる誘電率９以上の誘電体材料からなり、前
記絶縁層が、３０〜７０体積％のＴｉＯ2を含有する硼
珪酸ガラスと、３０〜７０体積％のＡｌ2Ｏ3、石英、コ
ージェライトおよびムライトのうち少なくとも一種のフ
ィラーからなることを特徴とするものである。
ジは、ガラス成分とフィラー成分とからなるガラス−セ
ラミックスからなる絶縁層の表面あるいは絶縁層間にメ
タライズ配線層が配設され、且つ半導体素子を収納する
収納部を有するセラミック絶縁基板の内部または表面に
高誘電体層を一対の電極により挟持してなるコンデンサ
部を積層配設してなり、前記絶縁層および前記高誘電体
層が同時焼成によって形成されたものであって、前記高
誘電体層が、３０〜７０体積％の硼珪酸ガラスと、１０
体積％〜７０体積％のＴｉＯ2と、０〜６０体積％のフ
ィラーからなる誘電率９以上の誘電体材料からなり、前
記絶縁層が、３０〜７０体積％のＴｉＯ2を含有する硼
珪酸ガラスと、３０〜７０体積％のＡｌ2Ｏ3、石英、コ
ージェライトおよびムライトのうち少なくとも一種のフ
ィラーからなることを特徴とするものである。
【００１３】
【作用】本発明の誘電体材料では、硼珪酸ガラスと、Ｔ
ｉＯ2 、あるいはこれにフィラー成分を含有させること
により、ガラス−セラミック焼結体としての誘電率を大
幅に向上することができ、これをコンデンサにおける誘
電体として用いることができる。これは、高誘電率のＴ
ｉＯ2 がガラスと反応せずに材料中に分散するからであ
ると考えられる。
ｉＯ2 、あるいはこれにフィラー成分を含有させること
により、ガラス−セラミック焼結体としての誘電率を大
幅に向上することができ、これをコンデンサにおける誘
電体として用いることができる。これは、高誘電率のＴ
ｉＯ2 がガラスと反応せずに材料中に分散するからであ
ると考えられる。
【００１４】特に、この誘電体材料は、ガラス−セラミ
ック材料から構成されるために、ガラスセラミックスか
らなる絶縁基板の表面あるいは内部に積層配設すること
が可能となる。これにより、ガラスセラミックスを絶縁
基板とする多層配線基板及び半導体素子収納用パッケー
ジの作製において、上記誘電体材料を一対の電極により
挟持したものをガラス−セラミック絶縁基板の表面ある
いは内部に積層配設し、同時焼成によりコンデンサ部を
具備した多層配線基板や半導体素子収納用パッケージを
作製することができる。
ック材料から構成されるために、ガラスセラミックスか
らなる絶縁基板の表面あるいは内部に積層配設すること
が可能となる。これにより、ガラスセラミックスを絶縁
基板とする多層配線基板及び半導体素子収納用パッケー
ジの作製において、上記誘電体材料を一対の電極により
挟持したものをガラス−セラミック絶縁基板の表面ある
いは内部に積層配設し、同時焼成によりコンデンサ部を
具備した多層配線基板や半導体素子収納用パッケージを
作製することができる。
【００１５】これにより、ガラスセラミックスを絶縁基
板とする多層配線基板及び半導体素子収納用パッケージ
において、このようなコンデンサ部を具備することが可
能となり、半導体ＩＣ（集積回路）が外来ノイズや不要
輻射により誤動作を生じることを阻止することができ
る。
板とする多層配線基板及び半導体素子収納用パッケージ
において、このようなコンデンサ部を具備することが可
能となり、半導体ＩＣ（集積回路）が外来ノイズや不要
輻射により誤動作を生じることを阻止することができ
る。
【００１６】以下、本発明を次の例で説明する。
【００１７】
【実施例】以下、本発明を図面を参照しながら具体的に
説明する。 （多層配線基板の構造）図１は、本発明における多層配
線基板の一例を示す図である。図１によれば、配線基板
１中の絶縁層２中には、高誘電体層３と一対の電極層
４、５とから構成されるコンデンサ部６が積層内在され
ている。また、絶縁層２の表面あるいは内部には配線層
７が配設されている。また、図１の構成では、電極層４
および５は、スルーホール８、９を通じて基板表面に導
出されている。
説明する。 （多層配線基板の構造）図１は、本発明における多層配
線基板の一例を示す図である。図１によれば、配線基板
１中の絶縁層２中には、高誘電体層３と一対の電極層
４、５とから構成されるコンデンサ部６が積層内在され
ている。また、絶縁層２の表面あるいは内部には配線層
７が配設されている。また、図１の構成では、電極層４
および５は、スルーホール８、９を通じて基板表面に導
出されている。
【００１８】さらに、本発明の多層配線基板は、図１の
態様のようにコンデンサ部６が絶縁層２間に挟持される
他に、例えば、図３に示すように、配線層７が内部に形
成された絶縁層２の最表面に電極層５、高誘電体層３お
よび電極層４を積層形成することもできる。この場合、
コンデンサ部６は、外気と触れないようにその表面に樹
脂などにより保護膜を形成してもよい。
態様のようにコンデンサ部６が絶縁層２間に挟持される
他に、例えば、図３に示すように、配線層７が内部に形
成された絶縁層２の最表面に電極層５、高誘電体層３お
よび電極層４を積層形成することもできる。この場合、
コンデンサ部６は、外気と触れないようにその表面に樹
脂などにより保護膜を形成してもよい。
【００１９】（半導体素子収納用パッケージの構造）ま
た、図２は、本発明における半導体素子収納用パッケー
ジの一例を示す図である。図２によれば、半導体素子収
納用パッケージ１０の基板は、複数の絶縁層１１が積層
され、絶縁層１１の内部あるいは表面には配線層１２が
配設されている。また、絶縁基体の内部には、高誘電体
層１３とこれを挟持する一対の電極層１４、１５とによ
りコンデンサ部１６が形成されている。また、絶縁基体
の上面には半導体素子１７を収納するための凹部（収納
部）１８が形成され、収納部１８は蓋体１９により密閉
されている。また、コンデンサ部１６の電極層１５は、
スルーホール２０を通じて、配線層に接続されている。
さらに、図２の構成では、コンデンサ部１６の電極層１
４は、収納部１８に露出して収納部を底面を形成し、そ
の底面に半導体素子１７が搭載されている。なお、配線
層１２は、スルーホール等を通じて外部端子２１に電気
的に接続されている。
た、図２は、本発明における半導体素子収納用パッケー
ジの一例を示す図である。図２によれば、半導体素子収
納用パッケージ１０の基板は、複数の絶縁層１１が積層
され、絶縁層１１の内部あるいは表面には配線層１２が
配設されている。また、絶縁基体の内部には、高誘電体
層１３とこれを挟持する一対の電極層１４、１５とによ
りコンデンサ部１６が形成されている。また、絶縁基体
の上面には半導体素子１７を収納するための凹部（収納
部）１８が形成され、収納部１８は蓋体１９により密閉
されている。また、コンデンサ部１６の電極層１５は、
スルーホール２０を通じて、配線層に接続されている。
さらに、図２の構成では、コンデンサ部１６の電極層１
４は、収納部１８に露出して収納部を底面を形成し、そ
の底面に半導体素子１７が搭載されている。なお、配線
層１２は、スルーホール等を通じて外部端子２１に電気
的に接続されている。
【００２０】また、半導体素子収納用パッケージとして
は、図４乃至図８のように種々の態様が存在する。図４
のパッケージは、半導体素子１７の下方には、高誘電体
層１３と電極層１４、１５が交互に多層積層されてお
り、これらの電極層１４、１５はスルーホール２０によ
り半導体素子１７と接続されたものである。
は、図４乃至図８のように種々の態様が存在する。図４
のパッケージは、半導体素子１７の下方には、高誘電体
層１３と電極層１４、１５が交互に多層積層されてお
り、これらの電極層１４、１５はスルーホール２０によ
り半導体素子１７と接続されたものである。
【００２１】図５のパッケージは、高誘電体層１３の上
下に電極層１４、１５が形成されたコンデンサ部６が絶
縁層１１により挟まれた構造からなり、電極層１４、１
５はスルーホール２０により半導体素子１７と接続され
ている。
下に電極層１４、１５が形成されたコンデンサ部６が絶
縁層１１により挟まれた構造からなり、電極層１４、１
５はスルーホール２０により半導体素子１７と接続され
ている。
【００２２】図６のパッケージは、半導体素子１７の下
方には、高誘電体層１３の上下に電極層１４、１５が形
成されており、これらの電極層１４、１５はスルーホー
ル２０により半導体素子１７と接続され、さらに、ピン
２１が下面に固定され、これらのピン２１は、電極層１
４、１５および高誘電体層１３を通過し形成されたスル
ーホール２２を介して半導体素子１７と接続されてい
る。
方には、高誘電体層１３の上下に電極層１４、１５が形
成されており、これらの電極層１４、１５はスルーホー
ル２０により半導体素子１７と接続され、さらに、ピン
２１が下面に固定され、これらのピン２１は、電極層１
４、１５および高誘電体層１３を通過し形成されたスル
ーホール２２を介して半導体素子１７と接続されてい
る。
【００２３】図７のパッケージは、高誘電体層１３と電
極層１４、１５が交互に積層されてコンデンサ部６が形
成され、電極層１４、１５はスルーホール２０により半
導体素子１７と接続され、さらに、半導体素子１７はヒ
ートシンク２３に固定されている。
極層１４、１５が交互に積層されてコンデンサ部６が形
成され、電極層１４、１５はスルーホール２０により半
導体素子１７と接続され、さらに、半導体素子１７はヒ
ートシンク２３に固定されている。
【００２４】図８のパッケージは、フラットパッケージ
であり、高誘電体層１３と電極層１４、１５が交互に多
層積層されており、これらの電極層１３、１４はスルー
ホール２０により半導体素子１７と接続されている。
であり、高誘電体層１３と電極層１４、１５が交互に多
層積層されており、これらの電極層１３、１４はスルー
ホール２０により半導体素子１７と接続されている。
【００２５】（高誘電体層）本発明における上記配線基
板および半導体素子収納用パッケージにおいて、コンデ
ンサ部を形成する高誘電体層（図１の番号３、図２の番
号１３）は、３０〜７０体積％の硼珪酸ガラスと、１０
体積％〜７０体積％のＴｉＯ2 と、０〜６０体積％のフ
ィラーからなる混合物を焼結してなるものである。ここ
で、ＴｉＯ2量が１０体積％より少ないか、あるいは硼
珪酸ガラス量が７０体積％を越えると、比誘電率の向上
の効果が小さく誘電率９以上が達成されないためであ
り、ＴｉＯ2 量が７０体積％より多いか、あるいは硼珪
酸ガラス量が３０体積％より少ないと１１００℃以下で
緻密質な焼結体が得られないためである。また、硼珪酸
ガラスとＴｉＯ2 以外に他の金属酸化物からなるフィラ
ーを６０体積％以下の割合で添加することもできる。こ
のフィラーの含有量が６０体積％を越えると比誘電率９
以上が達成されにくいためである。なお、誘電率の向上
効果の点で硼珪酸ガラスは４０〜７０体積％、ＴｉＯ2
は３０〜６０体積％であることが望ましい。
板および半導体素子収納用パッケージにおいて、コンデ
ンサ部を形成する高誘電体層（図１の番号３、図２の番
号１３）は、３０〜７０体積％の硼珪酸ガラスと、１０
体積％〜７０体積％のＴｉＯ2 と、０〜６０体積％のフ
ィラーからなる混合物を焼結してなるものである。ここ
で、ＴｉＯ2量が１０体積％より少ないか、あるいは硼
珪酸ガラス量が７０体積％を越えると、比誘電率の向上
の効果が小さく誘電率９以上が達成されないためであ
り、ＴｉＯ2 量が７０体積％より多いか、あるいは硼珪
酸ガラス量が３０体積％より少ないと１１００℃以下で
緻密質な焼結体が得られないためである。また、硼珪酸
ガラスとＴｉＯ2 以外に他の金属酸化物からなるフィラ
ーを６０体積％以下の割合で添加することもできる。こ
のフィラーの含有量が６０体積％を越えると比誘電率９
以上が達成されにくいためである。なお、誘電率の向上
効果の点で硼珪酸ガラスは４０〜７０体積％、ＴｉＯ2
は３０〜６０体積％であることが望ましい。
【００２６】また、硼珪酸ガラスとしては、ＳｉＯ2 が
７２〜７７重量％、Ｂ2 Ｏ3 が１５〜１８重量％、Ａｌ
2 Ｏ3 が２〜５重量％、ＭｇＯが１．５重量％以下、Ｎ
ａ2Ｏ，Ｋ2 Ｏ，Ｌｉ2 Ｏのうち少なくとも一種が２〜
３重量％含有してなることが望ましい。このような組成
の硼珪酸ガラスでは軟化点が７８０〜８２０℃となり、
焼成時における脱バインダー性を向上することができ
る。
７２〜７７重量％、Ｂ2 Ｏ3 が１５〜１８重量％、Ａｌ
2 Ｏ3 が２〜５重量％、ＭｇＯが１．５重量％以下、Ｎ
ａ2Ｏ，Ｋ2 Ｏ，Ｌｉ2 Ｏのうち少なくとも一種が２〜
３重量％含有してなることが望ましい。このような組成
の硼珪酸ガラスでは軟化点が７８０〜８２０℃となり、
焼成時における脱バインダー性を向上することができ
る。
【００２７】（電極層）一方、上記誘電体層を挟持しコ
ンデンサ部を形成するための一対の電極層は、公知のメ
タライズ層から構成でき、誘電体層および絶縁層と同時
焼成が可能な材質により構成されることが望ましく、
金，銀，銅，銅−タングステン，Ｎｉが挙げられ、これ
らの中でも銅が最もよい。かかる電極層は、およそ３〜
１５μｍの厚みで形成される。この一対の電極層は、半
導体収納用パッケージにおいては、一方が電源層、他方
が接地層として半導体素子と電気的に接続し、このコン
デンサ部をデカップリングコンデンサとして使用される
場合がある。
ンデンサ部を形成するための一対の電極層は、公知のメ
タライズ層から構成でき、誘電体層および絶縁層と同時
焼成が可能な材質により構成されることが望ましく、
金，銀，銅，銅−タングステン，Ｎｉが挙げられ、これ
らの中でも銅が最もよい。かかる電極層は、およそ３〜
１５μｍの厚みで形成される。この一対の電極層は、半
導体収納用パッケージにおいては、一方が電源層、他方
が接地層として半導体素子と電気的に接続し、このコン
デンサ部をデカップリングコンデンサとして使用される
場合がある。
【００２８】（絶縁層）また、絶縁基板を構成する絶縁
層としては、例えば、上記したような硼珪酸ガラスと、
Ａｌ2Ｏ3、石英、コージェライトおよびムライトのうち
少なくとも一種のフィラーからなるものが用いられ、硼
珪酸ガラスを３０〜７０体積％、フィラーは３０〜７０
体積％からなるものが最適である。なお、本発明の構成
によれば、絶縁層を構成する硼珪酸ガラス中にＴｉＯ2
を含有させることが必要である。これはＴｉＯ2の拡散
防止のためである。その場合の絶縁層の硼珪酸ガラス
は、７２〜７６重量％のＳｉＯ2、１５〜１７重量％の
Ｂ2Ｏ3、２〜４重量％のＡｌ2Ｏ3、１．５重量％以下の
ＭｇＯ、１．１〜１．４重量％のＴｉＯ2、Ｎａ2Ｏ、Ｋ
2Ｏ及びＬｉ2Ｏの合計量が２．０〜３．０重量％から成
る硼珪酸ガラスであることが望ましい。
層としては、例えば、上記したような硼珪酸ガラスと、
Ａｌ2Ｏ3、石英、コージェライトおよびムライトのうち
少なくとも一種のフィラーからなるものが用いられ、硼
珪酸ガラスを３０〜７０体積％、フィラーは３０〜７０
体積％からなるものが最適である。なお、本発明の構成
によれば、絶縁層を構成する硼珪酸ガラス中にＴｉＯ2
を含有させることが必要である。これはＴｉＯ2の拡散
防止のためである。その場合の絶縁層の硼珪酸ガラス
は、７２〜７６重量％のＳｉＯ2、１５〜１７重量％の
Ｂ2Ｏ3、２〜４重量％のＡｌ2Ｏ3、１．５重量％以下の
ＭｇＯ、１．１〜１．４重量％のＴｉＯ2、Ｎａ2Ｏ、Ｋ
2Ｏ及びＬｉ2Ｏの合計量が２．０〜３．０重量％から成
る硼珪酸ガラスであることが望ましい。
【００２９】（配線層）また、絶縁層中に配設される配
線層は、絶縁層を構成するガラス−セラミックスと同時
に焼成することができるために、金、銀、銅、銅−タン
グステン、Ｎｉから選ばれる１種の金属により構成する
ことがよく、これらの中でも特に銅が望ましい。この配
線層は、一般にはおよそ３〜５０μｍの厚みで、絶縁層
の層間あるいは表面に形成されるが、高出力が要求され
る場合には、その厚みは数ｍｍに至る場合もある。
線層は、絶縁層を構成するガラス−セラミックスと同時
に焼成することができるために、金、銀、銅、銅−タン
グステン、Ｎｉから選ばれる１種の金属により構成する
ことがよく、これらの中でも特に銅が望ましい。この配
線層は、一般にはおよそ３〜５０μｍの厚みで、絶縁層
の層間あるいは表面に形成されるが、高出力が要求され
る場合には、その厚みは数ｍｍに至る場合もある。
【００３０】（製造方法）本発明における多層配線基板
および半導体素子収納用パッケージは、例えば以下のよ
うにして製造される。先ず、絶縁層成形体を作製するに
あたり、例えば、原料粉末の組成が重量比で７２〜７６
重量％のＳｉＯ2 、１５〜１７重量％のＢ2 Ｏ3 、２〜
４重量％のＡｌ2 Ｏ3 、１．５重量％以下のＭｇＯ、
１．１〜１．４重量％のＴｉＯ2 、Ｎａ2 Ｏ、Ｋ2 Ｏ及
びＬｉ2 Ｏの合計量が２．０〜３．０重量％から成る硼
珪酸ガラス粉末１０〜９０体積％に、アルミナ（Ａｌ2
Ｏ3 ）、石英（ＳｉＯ2 ）、コージェライト（２ＭｇＯ
・２Ａｌ2 Ｏ3 ・５ＳｉＯ2 ）およびムライトのうち少
なくとも１種のフィラー成分を１０〜９０体積％の割合
で添加混合し、該混合粉末をメタノール、トルエンを溶
媒にしてボールミルを用いて湿式混合した後、公知のシ
ート成形用バインダーを加えてシート化する。このよう
なグリーンシートを複数積層して絶縁層成形体を作製す
る。
および半導体素子収納用パッケージは、例えば以下のよ
うにして製造される。先ず、絶縁層成形体を作製するに
あたり、例えば、原料粉末の組成が重量比で７２〜７６
重量％のＳｉＯ2 、１５〜１７重量％のＢ2 Ｏ3 、２〜
４重量％のＡｌ2 Ｏ3 、１．５重量％以下のＭｇＯ、
１．１〜１．４重量％のＴｉＯ2 、Ｎａ2 Ｏ、Ｋ2 Ｏ及
びＬｉ2 Ｏの合計量が２．０〜３．０重量％から成る硼
珪酸ガラス粉末１０〜９０体積％に、アルミナ（Ａｌ2
Ｏ3 ）、石英（ＳｉＯ2 ）、コージェライト（２ＭｇＯ
・２Ａｌ2 Ｏ3 ・５ＳｉＯ2 ）およびムライトのうち少
なくとも１種のフィラー成分を１０〜９０体積％の割合
で添加混合し、該混合粉末をメタノール、トルエンを溶
媒にしてボールミルを用いて湿式混合した後、公知のシ
ート成形用バインダーを加えてシート化する。このよう
なグリーンシートを複数積層して絶縁層成形体を作製す
る。
【００３１】次に、高誘電体層を形成するにあたり、粒
径５μｍ以下のＴｉＯ2 粉末を１０体積％〜７０体積％
と、ＳｉＯ2 が７２〜７７重量％、Ｂ2 Ｏ3 が１５〜１
８重量％、Ａｌ2 Ｏ3 が２〜５重量％、ＭｇＯが１．５
重量％以下、Ｎａ2 Ｏ，Ｋ2Ｏ，Ｌｉ2 Ｏのうち少なく
とも一種が２〜３重量％の割合からなる硼珪酸ガラス１
０〜７０体積％とからなる混合粉末を作製する。この混
合粉末に例えば、ブチラールやアクリル等のバインダー
を添加し、さらにトルエン等の溶剤を添加混合した後、
ドクターブレード法等の公知の方法で厚さ０．０２〜
０．０７ｍｍにシート化し、高誘電体層成形体を作成す
る。
径５μｍ以下のＴｉＯ2 粉末を１０体積％〜７０体積％
と、ＳｉＯ2 が７２〜７７重量％、Ｂ2 Ｏ3 が１５〜１
８重量％、Ａｌ2 Ｏ3 が２〜５重量％、ＭｇＯが１．５
重量％以下、Ｎａ2 Ｏ，Ｋ2Ｏ，Ｌｉ2 Ｏのうち少なく
とも一種が２〜３重量％の割合からなる硼珪酸ガラス１
０〜７０体積％とからなる混合粉末を作製する。この混
合粉末に例えば、ブチラールやアクリル等のバインダー
を添加し、さらにトルエン等の溶剤を添加混合した後、
ドクターブレード法等の公知の方法で厚さ０．０２〜
０．０７ｍｍにシート化し、高誘電体層成形体を作成す
る。
【００３２】そして、この絶縁層成形体にＣｕ粉末とア
クリル系樹脂および溶剤からなるＣｕペーストを用いて
スクリーン印刷法等で配線パターンに印刷し、さらには
高誘電体層成形体及び絶縁層成形体にスルーホールを形
成し、上記と同様なＣｕペーストを充填する。
クリル系樹脂および溶剤からなるＣｕペーストを用いて
スクリーン印刷法等で配線パターンに印刷し、さらには
高誘電体層成形体及び絶縁層成形体にスルーホールを形
成し、上記と同様なＣｕペーストを充填する。
【００３３】また、高誘電体層成形体の上下面には、
金、銀、銅、銅−タングステン、Ｎｉ等を９０〜１００
重量％、必要に応じてＡｌ2 Ｏ3 ，ＳｉＯ2 ，ムライ
ト、コージェライト及びその化合物等を０〜１０重量％
添加含有してなる電極層ペーストを塗布する。
金、銀、銅、銅−タングステン、Ｎｉ等を９０〜１００
重量％、必要に応じてＡｌ2 Ｏ3 ，ＳｉＯ2 ，ムライ
ト、コージェライト及びその化合物等を０〜１０重量％
添加含有してなる電極層ペーストを塗布する。
【００３４】そして、電極層ペーストが塗布された高誘
電体層成形体を、絶縁層成形体の間に介装し、または絶
縁層成形体の表面に電極ペーストが塗布された高誘電体
用成形体を積層配置し、所定圧力で加圧して圧着する。
電体層成形体を、絶縁層成形体の間に介装し、または絶
縁層成形体の表面に電極ペーストが塗布された高誘電体
用成形体を積層配置し、所定圧力で加圧して圧着する。
【００３５】この後、加湿した窒素ガス中で、８５０〜
１１００℃において、１〜２時間普通焼成することによ
り、絶縁層間に高誘電体層が一対の電極層により挟持さ
れたコンデンサ部を配設した多層配線基板及び半導体素
子収納用パッケージが得られる。この時の高誘電体層の
厚みは１５〜５５μｍ、電極層は２〜１５μｍであるこ
とが望ましい。
１１００℃において、１〜２時間普通焼成することによ
り、絶縁層間に高誘電体層が一対の電極層により挟持さ
れたコンデンサ部を配設した多層配線基板及び半導体素
子収納用パッケージが得られる。この時の高誘電体層の
厚みは１５〜５５μｍ、電極層は２〜１５μｍであるこ
とが望ましい。
【００３６】尚、高誘電体層成形体は、上記のようなシ
ートを複数作製し、これらのシートと電極層を交互に積
層して構成しても良い。このような場合には、静電容量
の向上を図ることができる。
ートを複数作製し、これらのシートと電極層を交互に積
層して構成しても良い。このような場合には、静電容量
の向上を図ることができる。
【００３７】尚、コンデンサ部は、高誘電体層と電極層
とを交互に積層して構成してもよく、かかる積層構造に
よって高い静電容量を得ることができる。
とを交互に積層して構成してもよく、かかる積層構造に
よって高い静電容量を得ることができる。
【００３８】また、半導体収納用パッケージを製造する
場合には、上記多層配線基板の製造方法に加え、周知の
方法に基づき、図２における半導体素子を収納するため
の凹部１８を形成すべく絶縁層を積層圧着した後、同時
焼成して配線基板を作製し、その後、別途作製された蓋
体を配線基板の凹部を密閉するように、Ａｕ−Ｓｎろ
う、ハンダ、低融点ガラス、溶接（シームウエルド）な
どにより絶縁基板に密着することにより得ることができ
る。
場合には、上記多層配線基板の製造方法に加え、周知の
方法に基づき、図２における半導体素子を収納するため
の凹部１８を形成すべく絶縁層を積層圧着した後、同時
焼成して配線基板を作製し、その後、別途作製された蓋
体を配線基板の凹部を密閉するように、Ａｕ−Ｓｎろ
う、ハンダ、低融点ガラス、溶接（シームウエルド）な
どにより絶縁基板に密着することにより得ることができ
る。
【００３９】以下、本発明を具体的に次の例で説明す
る。 実施例 原料粉末として、粒径３μｍの硼珪酸ガラスとＴｉＯ2
粉末、フィラー（例えば、アルミナ、シリカ、ムライト
等）を表１の割合に調合し、充分に分散混合し、これに
公知のバインダーを添加し、さらにトルエンとアルコー
ルを添加混合した後、ドクターブレード法によりシート
化し、高誘電体層成形体を得た。なお、硼珪酸ガラス
は、ＳｉＯ2 が７５重量％、Ｂ2 Ｏ3 が１６重量％、Ａ
ｌ2 Ｏ3 が５重量％、ＭｇＯが１重量％、Ｎａ2 Ｏが１
重量％、Ｋ2 Ｏが１重量％、Ｌｉ2Ｏが１重量％の組成
からなるガラスを用いた。
る。 実施例 原料粉末として、粒径３μｍの硼珪酸ガラスとＴｉＯ2
粉末、フィラー（例えば、アルミナ、シリカ、ムライト
等）を表１の割合に調合し、充分に分散混合し、これに
公知のバインダーを添加し、さらにトルエンとアルコー
ルを添加混合した後、ドクターブレード法によりシート
化し、高誘電体層成形体を得た。なお、硼珪酸ガラス
は、ＳｉＯ2 が７５重量％、Ｂ2 Ｏ3 が１６重量％、Ａ
ｌ2 Ｏ3 が５重量％、ＭｇＯが１重量％、Ｎａ2 Ｏが１
重量％、Ｋ2 Ｏが１重量％、Ｌｉ2Ｏが１重量％の組成
からなるガラスを用いた。
【００４０】一方、硼珪酸ガラス粉末（ＳｉＯ2 ７５重
量％、Ｂ2 Ｏ3 １６重量％、Ａｌ2O3 ４重量％、ＭｇＯ
１重量％、ＴｉＯ2 １重量％、Ｎａ2 Ｏ１重量％、Ｋ2
Ｏ１重量％、Ｌｉ2 Ｏ１重量％）を６０体積％と、フィ
ラーとしてアルミナを４０体積％と、バインダーを添加
し、さらにトルエンとアルコールを添加混合した後、ド
クターブレード法によりシート化し、絶縁層成形体を作
製する。
量％、Ｂ2 Ｏ3 １６重量％、Ａｌ2O3 ４重量％、ＭｇＯ
１重量％、ＴｉＯ2 １重量％、Ｎａ2 Ｏ１重量％、Ｋ2
Ｏ１重量％、Ｌｉ2 Ｏ１重量％）を６０体積％と、フィ
ラーとしてアルミナを４０体積％と、バインダーを添加
し、さらにトルエンとアルコールを添加混合した後、ド
クターブレード法によりシート化し、絶縁層成形体を作
製する。
【００４１】そして、この絶縁層成形体及び高誘電体層
成形体にスルーホールを形成し、Ｃｕペーストを充填す
る。この後、高誘電体層成形体の上下面に、金属Ｃｕ
と、この金属に対してアルミナを２重量％と硼珪酸ガラ
スを３重量％含有してなる電極層ペーストをスクリーン
印刷し、厚さ８μｍ程度の電極層を形成した。
成形体にスルーホールを形成し、Ｃｕペーストを充填す
る。この後、高誘電体層成形体の上下面に、金属Ｃｕ
と、この金属に対してアルミナを２重量％と硼珪酸ガラ
スを３重量％含有してなる電極層ペーストをスクリーン
印刷し、厚さ８μｍ程度の電極層を形成した。
【００４２】そして、電極層ペーストが塗布された高誘
電体層成形体を、絶縁層成形体の間に介装する。この
後、加湿した窒素，水素混合ガス（還元性雰囲気）中
で、８５０〜１１００℃で２時間普通焼成して本発明の
多層配線基板を得た。
電体層成形体を、絶縁層成形体の間に介装する。この
後、加湿した窒素，水素混合ガス（還元性雰囲気）中
で、８５０〜１１００℃で２時間普通焼成して本発明の
多層配線基板を得た。
【００４３】高誘電体層成形体のＴｉＯ2 量や硼珪酸ガ
ラスおよびフィラー量をを変化させ、上記のようにして
得られた基板に対して、静電容量を測定しその結果を表
１に示した。また、高誘電体層の誘電率も合わせて測定
した。
ラスおよびフィラー量をを変化させ、上記のようにして
得られた基板に対して、静電容量を測定しその結果を表
１に示した。また、高誘電体層の誘電率も合わせて測定
した。
【００４４】尚、本実験では、電極形状を２５ｍｍ×２
５ｍｍ×６μｍとし、高誘電体層の厚みを２５〜５０μ
ｍとした。また、静電容量はＬＣＲメータ（Ｙ．Ｈ．Ｐ
４２８４Ａ）を用いて行い、１００ＫＨｚ，１．０Ｖｒ
ｍの条件で２５℃において測定した。
５ｍｍ×６μｍとし、高誘電体層の厚みを２５〜５０μ
ｍとした。また、静電容量はＬＣＲメータ（Ｙ．Ｈ．Ｐ
４２８４Ａ）を用いて行い、１００ＫＨｚ，１．０Ｖｒ
ｍの条件で２５℃において測定した。
【００４５】
【表１】
【００４６】表１より、硼珪酸ガラスを３０〜７０体積
％、ＴｉＯ2 を３０〜７０体積％、他のフィラーを０〜
６０体積％の範囲に制御することにより、誘電率９以上
が達成できた。しかし、ガラス量が７０重量％を越える
試料Ｎo.１、２、３では誘電率が低く、ＴｉＯ2 を含ま
ない試料Ｎo.２０、２１、２２でも誘電率９以上は達成
できなかった。なお、表１中、試料Ｎo.１、２、３、
４、６、７、１１、１４について図９にＴｉＯ2 量と誘
電率との関係を示した。
％、ＴｉＯ2 を３０〜７０体積％、他のフィラーを０〜
６０体積％の範囲に制御することにより、誘電率９以上
が達成できた。しかし、ガラス量が７０重量％を越える
試料Ｎo.１、２、３では誘電率が低く、ＴｉＯ2 を含ま
ない試料Ｎo.２０、２１、２２でも誘電率９以上は達成
できなかった。なお、表１中、試料Ｎo.１、２、３、
４、６、７、１１、１４について図９にＴｉＯ2 量と誘
電率との関係を示した。
【００４７】
【発明の効果】以上詳述した通り、本発明の多層配線基
板及び半導体素子収納用パッケージでは、硼珪酸ガラス
に対して、ＴｉＯ2 を所定の割合で添加することにより
ガラスセラミックスとしての誘電率を高めることができ
る。しかも、この誘電体材料は、ガラスセラミックスを
絶縁基板とする多層配線基板や半導体素子収納用パッケ
ージにおけるコンデンサ部の誘電体として用いた場合
に、絶縁層および配線層とともに同時焼成が可能であ
る。これによりガラスセラミックスを絶縁基板とする多
層配線基板及び半導体素子収納用パッケージにおいて、
このようなコンデンサ部を具備することが可能となり、
半導体ＩＣ（集積回路）が外来ノイズや不要輻射により
誤動作を生じることを阻止することができる。
板及び半導体素子収納用パッケージでは、硼珪酸ガラス
に対して、ＴｉＯ2 を所定の割合で添加することにより
ガラスセラミックスとしての誘電率を高めることができ
る。しかも、この誘電体材料は、ガラスセラミックスを
絶縁基板とする多層配線基板や半導体素子収納用パッケ
ージにおけるコンデンサ部の誘電体として用いた場合
に、絶縁層および配線層とともに同時焼成が可能であ
る。これによりガラスセラミックスを絶縁基板とする多
層配線基板及び半導体素子収納用パッケージにおいて、
このようなコンデンサ部を具備することが可能となり、
半導体ＩＣ（集積回路）が外来ノイズや不要輻射により
誤動作を生じることを阻止することができる。
【図１】本発明の多層配線基板の一実施例を示す縦断面
図である。
図である。
【図２】本発明の半導体素子収納用パッケージの一実施
例を示す縦断面図である。
例を示す縦断面図である。
【図３】本発明の多層配線基板の他の実施例を示す縦断
面図である。
面図である。
【図４】本発明の半導体素子収納用パッケージの他の例
を示す縦断面図である。
を示す縦断面図である。
【図５】本発明の半導体素子収納用パッケージのさらに
他の実施例を示す縦断面図である。
他の実施例を示す縦断面図である。
【図６】本発明の半導体素子収納用パッケージのさらに
他の実施例を示す縦断面図である。
他の実施例を示す縦断面図である。
【図７】本発明の半導体素子収納用パッケージのさらに
他の実施例を示す縦断面図である。
他の実施例を示す縦断面図である。
【図８】本発明の半導体素子収納用パッケージのさらに
他の実施例を示す縦断面図である。
他の実施例を示す縦断面図である。
【図９】本発明における誘電体材料のＴｉＯ2 量と誘電
率との関係を示す図である。
率との関係を示す図である。
１ 多層配線基板 ２、１１ 絶縁層 ３、１３ 高誘電体層 ４、５、１４、１５ 電極層 ６、１６ コンデンサ部 ７、１２ 配線層 ８、９、２０、２２ スルーホール １０ 半導体素子収納用パッケージ １８ 凹部（収納部） １９ 蓋体 ２１ 外部端子 ２３ ヒートシンク
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) C03C 1/00 - 14/00 H05K 1/03 H05K 3/46 H01B 3/02 H01B 3/08 H01B 3/12
Claims (2)
- 【請求項１】ガラス成分とフィラー成分とからなるガラ
ス−セラミックスからなる絶縁層の表面あるいは絶縁層
間にメタライズ配線層が配設されたセラミック絶縁基板
の内部または表面に、高誘電体層を一対の電極により挟
持してなるコンデンサ部を積層配設してなり、前記絶縁
層および前記高誘電体層が同時焼成によって形成された
多層配線基板において、前記高誘電体層が３０〜７０体
積％の硼珪酸ガラスと、１０体積％〜７０体積％のＴｉ
Ｏ2と、０〜６０体積％のフィラーからなる誘電率９以
上の誘電体材料からなり、前記絶縁層が、３０〜７０体
積％のＴｉＯ2を含有する硼珪酸ガラスと、３０〜７０
体積％のＡｌ2Ｏ3、石英、コージェライトおよびムライ
トのうち少なくとも一種のフィラーからなることを特徴
とする多層配線基板。 - 【請求項２】ガラス成分とフィラー成分とからなるガラ
ス−セラミックスからなる絶縁層の表面あるいは絶縁層
間にメタライズ配線層が配設され、且つ半導体素子を収
納する収納部を有するセラミック絶縁基板の内部または
表面に高誘電体層を一対の電極により挟持してなるコン
デンサ部を積層配設してなり、前記絶縁層および前記高
誘電体層が同時焼成によって形成された半導体素子収納
用パッケージにおいて、前記高誘電体層が、３０〜７０
体積％の硼珪酸ガラスと、１０体積％〜７０体積％のＴ
ｉＯ2と、０〜６０体積％のフィラーからなる誘電率９
以上の誘電体材料からなり、前記絶縁層が、３０〜７０
体積％のＴｉＯ2を含有する硼珪酸ガラスと、３０〜７
０体積％のＡｌ2Ｏ3、石英、コージェライトおよびムラ
イトのうち少なくとも一種のフィラーからなることを特
徴とする半導体素子収納用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370395A JP3273112B2 (ja) | 1995-04-27 | 1995-04-27 | 多層配線基板および半導体素子収納用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370395A JP3273112B2 (ja) | 1995-04-27 | 1995-04-27 | 多層配線基板および半導体素子収納用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08295533A JPH08295533A (ja) | 1996-11-12 |
| JP3273112B2 true JP3273112B2 (ja) | 2002-04-08 |
Family
ID=14361120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10370395A Expired - Fee Related JP3273112B2 (ja) | 1995-04-27 | 1995-04-27 | 多層配線基板および半導体素子収納用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3273112B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4699769B2 (ja) * | 2005-02-02 | 2011-06-15 | 日本特殊陶業株式会社 | セラミック多層基板の製造方法 |
| JP2011035170A (ja) * | 2009-07-31 | 2011-02-17 | Olympus Corp | 多層積層回路 |
-
1995
- 1995-04-27 JP JP10370395A patent/JP3273112B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08295533A (ja) | 1996-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2367425A (en) | Composite monolithic elctronic component | |
| JP3528037B2 (ja) | ガラスセラミック基板の製造方法 | |
| JP3709752B2 (ja) | 誘電体セラミック組成物及びセラミック多層基板 | |
| JP4748904B2 (ja) | ガラスセラミック焼結体およびそれを用いた配線基板 | |
| JP3273112B2 (ja) | 多層配線基板および半導体素子収納用パッケージ | |
| JP2002193691A (ja) | 低誘電率セラミック焼結体及びその製造方法、並びにそれを用いた配線基板 | |
| JP4794040B2 (ja) | セラミック焼結体およびそれを用いた配線基板 | |
| JP4077625B2 (ja) | 低温焼成磁器組成物および低温焼成磁器の製造方法 | |
| JP2003142804A (ja) | 回路基板 | |
| JP4535801B2 (ja) | セラミック配線基板 | |
| JP2002050869A (ja) | 多層配線基板の製造方法 | |
| JP3329974B2 (ja) | コンデンサ材料および多層配線基板並びに半導体素子収納用パッケージ | |
| JPH01166599A (ja) | 積層セラミック基板の製造方法 | |
| JP2004083373A (ja) | 高熱膨張磁器組成物、高熱膨張磁器およびその製造方法、並びに多層配線基板およびその実装構造 | |
| JP2000226255A (ja) | 誘電体セラミック組成物及びセラミック多層基板 | |
| JP3190111B2 (ja) | 多層配線基板および誘電体層材料 | |
| JP3199596B2 (ja) | 多層配線基板及び半導体素子収納用パッケージ | |
| JP2001143527A (ja) | 導電ペースト及びそれを用いたセラミック配線基板 | |
| JP3323043B2 (ja) | 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造 | |
| JPH0851283A (ja) | 多層配線基板及び半導体素子収納用パッケージ | |
| JP3215009B2 (ja) | 多層配線基板及び半導体素子収納用パッケージ | |
| JP4044752B2 (ja) | 低温焼成磁器組成物および低温焼成磁器の製造方法 | |
| JP3450119B2 (ja) | メタライズ組成物及びそれを用いた配線基板 | |
| JP4623851B2 (ja) | 多層配線基板 | |
| JPH0555079A (ja) | コンデンサー内蔵複合回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |