JP3264031B2 - シフタ - Google Patents
シフタInfo
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- JP3264031B2 JP3264031B2 JP07591693A JP7591693A JP3264031B2 JP 3264031 B2 JP3264031 B2 JP 3264031B2 JP 07591693 A JP07591693 A JP 07591693A JP 7591693 A JP7591693 A JP 7591693A JP 3264031 B2 JP3264031 B2 JP 3264031B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal line
- output signal
- basic unit
- shifter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Description
【０００１】
【産業上の利用分野】本発明は、シフタに関し、特にマ
イクロプロセッサ上で実現されるシフタに関する。
イクロプロセッサ上で実現されるシフタに関する。
【０００２】
【従来の技術】シフタは、ビット幅をもつデータに対し
て指定されたビット数だけ右もしくは左方向へシフトさ
せたり回転させたりする機能を備えた演算器である。
て指定されたビット数だけ右もしくは左方向へシフトさ
せたり回転させたりする機能を備えた演算器である。
【０００３】マイクロプロセッサのシフタとしては、従
来、ＭＯＳトランジスタがスイッチとして動作するクロ
スバスイッチ型のシフタがある。このシフタは規則性が
ありレイアウトが容易である反面、デコードの遅延が高
速化のネックとなる欠点がある。
来、ＭＯＳトランジスタがスイッチとして動作するクロ
スバスイッチ型のシフタがある。このシフタは規則性が
ありレイアウトが容易である反面、デコードの遅延が高
速化のネックとなる欠点がある。
【０００４】これに対して、図６に示すようなセレクタ
を変形した３種類の基本ユニット２１Ｃ，２１Ｍ，２１
Ｌを、図２に示すようにマトリクス状に配列して構成し
たシフタがある。右シフトは左側のデータを、左シフト
では右側のデータを、それ以外のときは同じビット位置
の入力データを出力することによって、シフト動作を行
う。
を変形した３種類の基本ユニット２１Ｃ，２１Ｍ，２１
Ｌを、図２に示すようにマトリクス状に配列して構成し
たシフタがある。右シフトは左側のデータを、左シフト
では右側のデータを、それ以外のときは同じビット位置
の入力データを出力することによって、シフト動作を行
う。
【０００５】２n ビットシフタのシフトビット数Ｓは、
次の式で表される。
次の式で表される。
【０００６】
【０００７】ａi ＝１となっている桁のセレクタは被シ
フトデータを通し、ａi ＝０の桁のセレクタは非シフト
データを通す。右シフトの場合にａi に対応する信号を
Ｒiで表し、左シフトの場合はＬi と表す。
フトデータを通し、ａi ＝０の桁のセレクタは非シフト
データを通す。右シフトの場合にａi に対応する信号を
Ｒiで表し、左シフトの場合はＬi と表す。
【０００８】
【発明が解決しようとする課題】本発明の目的は、図６
に示す基本ユニット回路に対して、ファンアウト数が少
なくより高速で動作し、しかも素子数が少なくより低消
費電力性に優れた基本ユニット回路を用いたシフタを提
供することである。
に示す基本ユニット回路に対して、ファンアウト数が少
なくより高速で動作し、しかも素子数が少なくより低消
費電力性に優れた基本ユニット回路を用いたシフタを提
供することである。
【０００９】
【課題を解決するための手段】本発明のシフタは、一本
の入力信号線と、一本の出力信号線と、第１および第２
の二本の入出力信号線と、互いに反転関係にある第１お
よび第２の制御信号線によってそれぞれ制御される第１
および第２のクロックドインバータ並びに互いに反転関
係にある第３および第４の制御信号線によってそれぞれ
制御される第３および第４のクロックドインバータとを
含み、前記第１のクロックドインバータは、入力端を前
記入力信号線に接続し、出力端を前記第１の入出力信号
線に接続し、前記第２のクロックドインバータは、入力
端を前記入力信号線に接続し、出力端を前記第２の入出
力信号線に接続し、前記第３のクロックドインバータ
は、入力端を前記第１の入出力信号線に接続し、出力端
を前記出力信号線に接続し、前記第４のクロックドイン
バータは、入力端を前記第２の入出力信号線に接続し、
出力端を前記出力信号線に接続するように構成した回路
を基本ユニットとして用いることを特徴とする
の入力信号線と、一本の出力信号線と、第１および第２
の二本の入出力信号線と、互いに反転関係にある第１お
よび第２の制御信号線によってそれぞれ制御される第１
および第２のクロックドインバータ並びに互いに反転関
係にある第３および第４の制御信号線によってそれぞれ
制御される第３および第４のクロックドインバータとを
含み、前記第１のクロックドインバータは、入力端を前
記入力信号線に接続し、出力端を前記第１の入出力信号
線に接続し、前記第２のクロックドインバータは、入力
端を前記入力信号線に接続し、出力端を前記第２の入出
力信号線に接続し、前記第３のクロックドインバータ
は、入力端を前記第１の入出力信号線に接続し、出力端
を前記出力信号線に接続し、前記第４のクロックドイン
バータは、入力端を前記第２の入出力信号線に接続し、
出力端を前記出力信号線に接続するように構成した回路
を基本ユニットとして用いることを特徴とする
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）から（ｃ）は、本発明
の一実施例のシフトレジスタに用いられる基本ユニット
回路の回路図である。また、図２は、上記基本ユニット
回路を用いたシフタのブロック図である。図１（ａ）に
おいて、１Ａ，１Ｂ，１Ｃおよび１Ｄはそれぞれクロッ
クドインバータを、Ｒi はｉ桁目の右シフト信号を、Ｌ
i はｉ桁目の左シフト信号を、Ｙi ＲおよびＹi Ｌはそ
れぞれ被シフト信号転送のための入出力信号を、Ｘi は
非シフト信号を、Ｘi+1 はシフト結果信号を示す。
を参照して説明する。図１（ａ）から（ｃ）は、本発明
の一実施例のシフトレジスタに用いられる基本ユニット
回路の回路図である。また、図２は、上記基本ユニット
回路を用いたシフタのブロック図である。図１（ａ）に
おいて、１Ａ，１Ｂ，１Ｃおよび１Ｄはそれぞれクロッ
クドインバータを、Ｒi はｉ桁目の右シフト信号を、Ｌ
i はｉ桁目の左シフト信号を、Ｙi ＲおよびＹi Ｌはそ
れぞれ被シフト信号転送のための入出力信号を、Ｘi は
非シフト信号を、Ｘi+1 はシフト結果信号を示す。
【００１０】左シフトを行う場合は、ＬＳＢ側からシフ
トビット数分を０にセットする必要がある。同様に、右
シフトを行う場合はＭＳＢ側からシフトビット数分を符
号拡張または０拡張する必要がある。このため、ＭＳＢ
側２i ビットに図１（ｂ）に示すＭＳＢ用基本ユニット
回路２Ｍを、ＬＳＢ側２i ビットに図１（ｃ）に示すＬ
ＳＢ用基本ユニット回路２Ｌを用いる。
トビット数分を０にセットする必要がある。同様に、右
シフトを行う場合はＭＳＢ側からシフトビット数分を符
号拡張または０拡張する必要がある。このため、ＭＳＢ
側２i ビットに図１（ｂ）に示すＭＳＢ用基本ユニット
回路２Ｍを、ＬＳＢ側２i ビットに図１（ｃ）に示すＬ
ＳＢ用基本ユニット回路２Ｌを用いる。
【００１１】以下に、本実施例のシフト動作を、１桁目
（２1 ビット）のデータのセレクト状態を示す図３，図
４および図５を用いて説明する。 シフトしない場合（図３参照） 右シフトも左シフトも行わない場合は、Ｒ1 ＝Ｌ1 ＝０
である。従って、クロックドインバータ１Ｂ／１Ｄが出
力信号線をドライブするので、図３中に黒の太線で示し
たようにデータが流れる。つまり、Ｒ1 ＝Ｌ1 ＝０のと
きは、非シフトデータを通す。 右２ビットシフトの場合（図４参照） 右２ビットシフトを行う場合は、Ｒ1 ＝１，Ｌ1 ＝０で
ある。従って、クロックドインバータ１Ｂ／１Ｃが出力
信号線をドライブするので、図４中に黒の太線および白
の太線で示したようにデータが流れる。Ｘ2 〔７〕，Ｘ
2 〔６〕には符号拡張ビットＳＩＧＮが出力される。つ
まり、右２ビットシフトが行われる。 左２ビットシフトの場合（図５参照） 左２ビットシフトを行う場合は、Ｒ1 ＝０，Ｌ1 ＝１で
ある。従って、クロックドインバータ１Ａ／１Ｄが出力
信号線をドライブするので、図５中に黒の太線および白
の太線で示したようにデータが流れる。Ｘ2
（２1 ビット）のデータのセレクト状態を示す図３，図
４および図５を用いて説明する。 シフトしない場合（図３参照） 右シフトも左シフトも行わない場合は、Ｒ1 ＝Ｌ1 ＝０
である。従って、クロックドインバータ１Ｂ／１Ｄが出
力信号線をドライブするので、図３中に黒の太線で示し
たようにデータが流れる。つまり、Ｒ1 ＝Ｌ1 ＝０のと
きは、非シフトデータを通す。 右２ビットシフトの場合（図４参照） 右２ビットシフトを行う場合は、Ｒ1 ＝１，Ｌ1 ＝０で
ある。従って、クロックドインバータ１Ｂ／１Ｃが出力
信号線をドライブするので、図４中に黒の太線および白
の太線で示したようにデータが流れる。Ｘ2 〔７〕，Ｘ
2 〔６〕には符号拡張ビットＳＩＧＮが出力される。つ
まり、右２ビットシフトが行われる。 左２ビットシフトの場合（図５参照） 左２ビットシフトを行う場合は、Ｒ1 ＝０，Ｌ1 ＝１で
ある。従って、クロックドインバータ１Ａ／１Ｄが出力
信号線をドライブするので、図５中に黒の太線および白
の太線で示したようにデータが流れる。Ｘ2
〔０〕，Ｘ
2 〔１〕は０になる。つまり、左２ビットシフトが行わ
れる。
2 〔１〕は０になる。つまり、左２ビットシフトが行わ
れる。
【００１２】以上の説明から明かなように、図６に示す
基本ユニット回路ではファンアウト数が３であるのに対
して、図１に示す本実施例による基本ユニット回路では
２であるので、動作がより高速になる。
基本ユニット回路ではファンアウト数が３であるのに対
して、図１に示す本実施例による基本ユニット回路では
２であるので、動作がより高速になる。
【００１３】又、本実施例の基本ユニット回路を構成す
るトランジスタ数は、従来技術による基本ユニット回路
におけるよりも大幅に少くなる。すなわち、図２に示す
８ビットのシフタを従来技術による基本ユニット回路を
用いて構成した場合のトランジスタ数は、（１０×１
６）＋（７×１４）＋（７×１８）＝４４４（個）であ
るのに対して、本実施例の基本ユニット回路を用いる
と、（１０×１６）＋（７×８）＋（７×２０）＝３５
６（個）で済み、約２０％減少するので、その分消費電
力が少なくなる。
るトランジスタ数は、従来技術による基本ユニット回路
におけるよりも大幅に少くなる。すなわち、図２に示す
８ビットのシフタを従来技術による基本ユニット回路を
用いて構成した場合のトランジスタ数は、（１０×１
６）＋（７×１４）＋（７×１８）＝４４４（個）であ
るのに対して、本実施例の基本ユニット回路を用いる
と、（１０×１６）＋（７×８）＋（７×２０）＝３５
６（個）で済み、約２０％減少するので、その分消費電
力が少なくなる。
【００１４】更に、クロックドインバータの制御には反
転関係にある制御信号が必要になるので、従来技術によ
る基本ユニット回路では合計６本の制御線が必要になる
のに対して、本実施例では４本で済み、そのレイアウト
に与える効果は大きい。
転関係にある制御信号が必要になるので、従来技術によ
る基本ユニット回路では合計６本の制御線が必要になる
のに対して、本実施例では４本で済み、そのレイアウト
に与える効果は大きい。
【００１５】尚、上述の実施例は８ビットの場合につい
て説明したが、２3 ，２4 ，…を加えることにより、容
易に拡張可能である。又、図１に示す基本ユニット回路
において、クロックドインバータの代りにトランスミッ
ションゲートを用いても同様の効果が得られる。
て説明したが、２3 ，２4 ，…を加えることにより、容
易に拡張可能である。又、図１に示す基本ユニット回路
において、クロックドインバータの代りにトランスミッ
ションゲートを用いても同様の効果が得られる。
【００１６】
【発明の効果】以上説明したように、本発明のシフタに
用いられる基本ユニット回路は、入力端が共通に入力デ
ータ線に接続された２つのクロックドインバータと、出
力端が共通に出力データ線に接続された２つのクロック
ドインバータとを、整流用ダイオードブリッジ形式に接
続して、入力データ線および出力データ線が接続される
一対の節点とは異なる他の一対の節点のそれぞれを被シ
フトデータの入出力点とし、互いに対辺どうしに配置さ
れたクロックドインバータが同時に動作するように制御
する構成となっている。
用いられる基本ユニット回路は、入力端が共通に入力デ
ータ線に接続された２つのクロックドインバータと、出
力端が共通に出力データ線に接続された２つのクロック
ドインバータとを、整流用ダイオードブリッジ形式に接
続して、入力データ線および出力データ線が接続される
一対の節点とは異なる他の一対の節点のそれぞれを被シ
フトデータの入出力点とし、互いに対辺どうしに配置さ
れたクロックドインバータが同時に動作するように制御
する構成となっている。
【００１７】これにより本発明によれば、基本ユニット
回路におけるファンアウト数を従来よりも少なくするこ
とができるので、従来より高速でしかも低消費電力のシ
フタが得られる。
回路におけるファンアウト数を従来よりも少なくするこ
とができるので、従来より高速でしかも低消費電力のシ
フタが得られる。
【図１】本発明のシフタに用いられる基本ユニット回路
の一例の回路図である。
の一例の回路図である。
【図２】図１に示す基本ユニット回路を用いた８ビット
シフタのブロック図である。
シフタのブロック図である。
【図３】本発明の実施例において、シフトしないときの
動作を説明するためのブロック図である。
動作を説明するためのブロック図である。
【図４】本発明の実施例における右２ビットシフトの動
作を説明するためのブロック図である。
作を説明するためのブロック図である。
【図５】本発明の実施例における左２ビットシフトの動
作を説明するためのブロック図である。
作を説明するためのブロック図である。
【図６】従来のシフタに用いられる基本ユニット回路の
一例の回路図である。
一例の回路図である。
１Ａ，１Ｂ，１Ｃ，１Ｄ クロックドインバータ ２Ｃ，２Ｍ，２Ｌ 基本ユニット回路 ２１Ｃ，２１Ｍ，２１Ｌ 基本ユニット回路
Claims (1)
- 【請求項１】 一本の入力信号線と、一本の出力信号線
と、第１および第２の二本の入出力信号線と、互いに反
転関係にある第１および第２の制御信号線によってそれ
ぞれ制御される第１および第２のクロックドインバータ
並びに互いに反転関係にある第３および第４の制御信号
線によってそれぞれ制御される第３および第４のクロッ
クドインバータとを含み、 前記第１のクロックドインバータは、入力端を前記入力
信号線に接続し、出力端を前記第１の入出力信号線に接
続し、 前記第２のクロックドインバータは、入力端を前記入力
信号線に接続し、出力端を前記第２の入出力信号線に接
続し、 前記第３のクロックドインバータは、入力端を前記第１
の入出力信号線に接続し、出力端を前記出力信号線に接
続し、 前記第４のクロックドインバータは、入力端を前記第２
の入出力信号線に接続し、出力端を前記出力信号線に接
続するように構成した回路を基本ユニットとして用いる
ことを特徴とするシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07591693A JP3264031B2 (ja) | 1993-04-01 | 1993-04-01 | シフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07591693A JP3264031B2 (ja) | 1993-04-01 | 1993-04-01 | シフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06290022A JPH06290022A (ja) | 1994-10-18 |
| JP3264031B2 true JP3264031B2 (ja) | 2002-03-11 |
Family
ID=13590129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07591693A Expired - Fee Related JP3264031B2 (ja) | 1993-04-01 | 1993-04-01 | シフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3264031B2 (ja) |
-
1993
- 1993-04-01 JP JP07591693A patent/JP3264031B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06290022A (ja) | 1994-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011127 |
|
| LAPS | Cancellation because of no payment of annual fees |