JP3259446B2 - ディジタルリレーの動作試験回路 - Google Patents
ディジタルリレーの動作試験回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
を用いて保護リレーの機能を実現するディジタルリレー
の出力回路の動作試験を行う際に用いる動作試験回路に
関する。
を用いて保護リレーの機能を実現するディジタルリレー
の出力回路の動作試験を行う際に用いる動作試験回路に
関する。
【０００２】
【従来の技術】ディジタルリレーのリレー要素の動作試
験を行うために用いる動作試験回路の従来例を図２，図
３に示す。図２において、Ｘはディジタルリレー内の電
源母線、Ｊ0 〜ＪN はジャック、Ｄ1 〜ＤN は２値信号
を出力する強制動作信号出力回路、Ｂ1 〜ＢN はＯＲゲ
ート、Ｒ1 〜ＲN はリレー要素であって、ジャックＪ1
〜ＪN はジャックＪ0 を介して電源母線Ｘに接続されて
いる。また、ジャックＪ1 〜ＪN ，強制動作信号出力回
路Ｄ1 〜ＤN ，ＯＲゲートＢ1 〜ＢN はＮ個のリレー要
素Ｒ1 〜ＲN それぞれに対して設けられていて、ジャッ
ク→強制動作信号出力回路→ＯＲゲートの順で各リレー
要素に接続されている。
験を行うために用いる動作試験回路の従来例を図２，図
３に示す。図２において、Ｘはディジタルリレー内の電
源母線、Ｊ0 〜ＪN はジャック、Ｄ1 〜ＤN は２値信号
を出力する強制動作信号出力回路、Ｂ1 〜ＢN はＯＲゲ
ート、Ｒ1 〜ＲN はリレー要素であって、ジャックＪ1
〜ＪN はジャックＪ0 を介して電源母線Ｘに接続されて
いる。また、ジャックＪ1 〜ＪN ，強制動作信号出力回
路Ｄ1 〜ＤN ，ＯＲゲートＢ1 〜ＢN はＮ個のリレー要
素Ｒ1 〜ＲN それぞれに対して設けられていて、ジャッ
ク→強制動作信号出力回路→ＯＲゲートの順で各リレー
要素に接続されている。
【０００３】また、ＯＲゲートＢ1 〜ＢN にはリレー演
算部ｒ1 〜ｒN から系統の電気量に基づく演算出力も導
かれていて、該出力と前記強制動作信号出力回路の出力
との論理和がリレー要素Ｒ1 〜ＲN に入力される。ここ
で、図２におけるリレー要素Ｒ1 を強制的に動作させる
場合を例にとって従来例を説明する。
算部ｒ1 〜ｒN から系統の電気量に基づく演算出力も導
かれていて、該出力と前記強制動作信号出力回路の出力
との論理和がリレー要素Ｒ1 〜ＲN に入力される。ここ
で、図２におけるリレー要素Ｒ1 を強制的に動作させる
場合を例にとって従来例を説明する。
【０００４】リレー要素Ｒ1 の動作試験を行うために、
共通ジャックＪ0 とジャックＪ1 とに試験用プラグを挿
入し、該共通ジャックＪ0 とジャックＪ1 とを介して前
記強制動作信号出力回路Ｄ1 へ通電する。すると強制動
作信号出力回路Ｄ1 からは論理「ハイ」信号が一定時間
出力され、該論理「ハイ」信号の入力を受けるＯＲゲー
トＢ1 からも論理「ハイ」信号が出力され、この論理
「ハイ」信号を直接リレー要素Ｒ1 に対する強制動作信
号としていた。
共通ジャックＪ0 とジャックＪ1 とに試験用プラグを挿
入し、該共通ジャックＪ0 とジャックＪ1 とを介して前
記強制動作信号出力回路Ｄ1 へ通電する。すると強制動
作信号出力回路Ｄ1 からは論理「ハイ」信号が一定時間
出力され、該論理「ハイ」信号の入力を受けるＯＲゲー
トＢ1 からも論理「ハイ」信号が出力され、この論理
「ハイ」信号を直接リレー要素Ｒ1 に対する強制動作信
号としていた。
【０００５】また、図３に示す回路では、前記リレー要
素それぞれに対して強制動作信号出力回路を２重化して
設けている。即ち、ジャックＪ1 を介して強制動作信号
出力回路Ｄ1A，Ｄ1Bを電源母線Ｘに接続し、強制動作信
号出力回路Ｄ1A，Ｄ1Bが出力する信号をＡＮＤゲートＡ
1 に導いて論理積を求め、図２に示した回路と同様にＯ
ＲゲートＢ1 を介してリレー要素Ｒ1 に対する強制動作
信号としていた。同様にジャックＪ2 〜ＪN を介して強
制動作信号出力回路（Ｄ2A，Ｄ2B）〜（ＤNA，ＤNB）を
それぞれ電源母線Ｘに接続し、強制動作信号出力回路
（Ｄ2A，Ｄ2B）〜（ＤNA，ＤNB）が出力する信号をＡＮ
ＤゲートＡ2 〜ＡN に導いて論理積を求め、ＯＲゲート
Ｂ2 〜ＢN を介してリレー要素Ｒ2 〜ＲN に対する強制
動作信号としていた。つまり１つのジャックに対して２
つの強制動作信号出力回路を備えたことにより強制動作
信号出力回路の２重化がなされたことになる。
素それぞれに対して強制動作信号出力回路を２重化して
設けている。即ち、ジャックＪ1 を介して強制動作信号
出力回路Ｄ1A，Ｄ1Bを電源母線Ｘに接続し、強制動作信
号出力回路Ｄ1A，Ｄ1Bが出力する信号をＡＮＤゲートＡ
1 に導いて論理積を求め、図２に示した回路と同様にＯ
ＲゲートＢ1 を介してリレー要素Ｒ1 に対する強制動作
信号としていた。同様にジャックＪ2 〜ＪN を介して強
制動作信号出力回路（Ｄ2A，Ｄ2B）〜（ＤNA，ＤNB）を
それぞれ電源母線Ｘに接続し、強制動作信号出力回路
（Ｄ2A，Ｄ2B）〜（ＤNA，ＤNB）が出力する信号をＡＮ
ＤゲートＡ2 〜ＡN に導いて論理積を求め、ＯＲゲート
Ｂ2 〜ＢN を介してリレー要素Ｒ2 〜ＲN に対する強制
動作信号としていた。つまり１つのジャックに対して２
つの強制動作信号出力回路を備えたことにより強制動作
信号出力回路の２重化がなされたことになる。
【０００６】ここで、リレー要素Ｒ1 を強制的に動作さ
せる場合を例にとって図３に示した従来例を説明する。
ジャックＪ1 に試験用プラグを挿入し２重化された強制
動作信号出力回路Ｄ1AおよびＤ1Bに通電すると強制動作
信号出力回路Ｄ1AおよびＤ1Bから論理「ハイ」信号が一
定時間出力される。該論理「ハイ」信号をＡＮＤゲート
Ａ1 に導いて論理積を求めるとＡＮＤゲートＡ1 の出力
も論理「ハイ」となり、該論理「ハイ」信号の入力を受
けるＯＲゲートＢ1 からも論理「ハイ」信号が出力さ
れ、これをリレー要素Ｒ1 に対する強制動作信号として
いた。
せる場合を例にとって図３に示した従来例を説明する。
ジャックＪ1 に試験用プラグを挿入し２重化された強制
動作信号出力回路Ｄ1AおよびＤ1Bに通電すると強制動作
信号出力回路Ｄ1AおよびＤ1Bから論理「ハイ」信号が一
定時間出力される。該論理「ハイ」信号をＡＮＤゲート
Ａ1 に導いて論理積を求めるとＡＮＤゲートＡ1 の出力
も論理「ハイ」となり、該論理「ハイ」信号の入力を受
けるＯＲゲートＢ1 からも論理「ハイ」信号が出力さ
れ、これをリレー要素Ｒ1 に対する強制動作信号として
いた。
【０００７】
【発明が解決しようとする課題】しかし、図２に示す回
路においては、各リレー要素に設けられた強制動作信号
出力回路が１つであるため、この強制動作信号出力回路
の動作不良でリレー要素に誤って論理「ハイ」信号が出
力された場合、これが強制動作信号となって遮断機にト
リップ信号が出力され不要の停電を招くという問題があ
り、さらに強制動作信号出力回路の不良を監視する手段
がないという問題があった。
路においては、各リレー要素に設けられた強制動作信号
出力回路が１つであるため、この強制動作信号出力回路
の動作不良でリレー要素に誤って論理「ハイ」信号が出
力された場合、これが強制動作信号となって遮断機にト
リップ信号が出力され不要の停電を招くという問題があ
り、さらに強制動作信号出力回路の不良を監視する手段
がないという問題があった。
【０００８】また、図３に示す回路においては、各リレ
ー要素に対し強制動作信号出力回路を２重化して設け、
該２重化した強制動作信号出力回路の出力をＡＮＤゲー
トに導いて論理積を求め、該ＡＮＤゲート出力が論理
「ハイ」となった場合のみリレー要素に対する強制動作
信号とするため、仮に２重化した強制動作信号出力回路
のうちどちらか一方の強制動作信号出力回路が動作不良
を起こし、誤って論理「ハイ」信号が出力された場合で
も強制動作信号は出力されず、遮断機に対してトリップ
信号が誤って出力されることがない。また、２重化した
強制動作信号出力回路双方の出力の不一致監視により強
制動作信号出力回路の不良監視も行うことができる。し
かし、ジャックＪ1 〜ＪN に内部短絡などの不良によっ
て強制動作信号出力回路に通電された場合、図２に示し
た回路と同様の問題が生じる。
ー要素に対し強制動作信号出力回路を２重化して設け、
該２重化した強制動作信号出力回路の出力をＡＮＤゲー
トに導いて論理積を求め、該ＡＮＤゲート出力が論理
「ハイ」となった場合のみリレー要素に対する強制動作
信号とするため、仮に２重化した強制動作信号出力回路
のうちどちらか一方の強制動作信号出力回路が動作不良
を起こし、誤って論理「ハイ」信号が出力された場合で
も強制動作信号は出力されず、遮断機に対してトリップ
信号が誤って出力されることがない。また、２重化した
強制動作信号出力回路双方の出力の不一致監視により強
制動作信号出力回路の不良監視も行うことができる。し
かし、ジャックＪ1 〜ＪN に内部短絡などの不良によっ
て強制動作信号出力回路に通電された場合、図２に示し
た回路と同様の問題が生じる。
【０００９】本発明は、上記従来技術の問題点に鑑みて
なされたものであり、強制動作信号出力回路が動作不良
を起こしても遮断機を誤トリップさせることなく、かつ
確実にディジタルリレーのリレー要素の強制動作試験を
行うことができるディジタルリレーの動作試験回路の提
供を目的とする。
なされたものであり、強制動作信号出力回路が動作不良
を起こしても遮断機を誤トリップさせることなく、かつ
確実にディジタルリレーのリレー要素の強制動作試験を
行うことができるディジタルリレーの動作試験回路の提
供を目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明においては、複数のリレー要素を備えた
ディジタルリレーの動作試験を行う動作試験回路におい
て、リレー要素を強制的に動作させる強制動作信号を一
定時間Ｔ１だけ出力する第１の強制動作信号出力回路を
各リレー要素に対して設け、リレー要素を強制的に動作
させる強制動作信号を一定時間Ｔ２だけ出力する第２の
強制動作信号出力回路を全てのリレー要素に対して共通
に１つ設け、第１，第２の強制動作信号出力回路に通電
したときの出力の論理積をリレー要素に対する強制動作
信号とする。
に、第１の発明においては、複数のリレー要素を備えた
ディジタルリレーの動作試験を行う動作試験回路におい
て、リレー要素を強制的に動作させる強制動作信号を一
定時間Ｔ１だけ出力する第１の強制動作信号出力回路を
各リレー要素に対して設け、リレー要素を強制的に動作
させる強制動作信号を一定時間Ｔ２だけ出力する第２の
強制動作信号出力回路を全てのリレー要素に対して共通
に１つ設け、第１，第２の強制動作信号出力回路に通電
したときの出力の論理積をリレー要素に対する強制動作
信号とする。
【００１１】またリレー要素には、該強制動作信号と系
統からの電気量に基づく演算出力とがＯＲゲートを介し
て入力される。さらに第２の発明においては、前記強制
動作信号出力回路の出力信号の継続時間を監視する監視
タイマを各強制動作信号出力回路に対してそれぞれ備
え、該出力信号の継続時間を前記監視タイマによって監
視する。
統からの電気量に基づく演算出力とがＯＲゲートを介し
て入力される。さらに第２の発明においては、前記強制
動作信号出力回路の出力信号の継続時間を監視する監視
タイマを各強制動作信号出力回路に対してそれぞれ備
え、該出力信号の継続時間を前記監視タイマによって監
視する。
【００１２】
【作用】第１の発明においては、前記第１の強制動作信
号出力回路を各リレー要素に対して設け、また前記第２
の強制動作信号出力回路を複数の全リレー要素に対して
共通に１つ設け、前記２つの強制動作信号出力回路の出
力の論理積をリレー要素に対する強制動作信号としたこ
とにより、第１の強制動作信号出力回路が出力する信号
と、前記第２の強制動作信号出力回路の出力信号の論理
積をとり、該論理積信号が論理「ハイ」となった場合の
み前記動作試験を行うリレー要素に対して強制動作信号
が前記ＯＲゲートを介して出力される。
号出力回路を各リレー要素に対して設け、また前記第２
の強制動作信号出力回路を複数の全リレー要素に対して
共通に１つ設け、前記２つの強制動作信号出力回路の出
力の論理積をリレー要素に対する強制動作信号としたこ
とにより、第１の強制動作信号出力回路が出力する信号
と、前記第２の強制動作信号出力回路の出力信号の論理
積をとり、該論理積信号が論理「ハイ」となった場合の
み前記動作試験を行うリレー要素に対して強制動作信号
が前記ＯＲゲートを介して出力される。
【００１３】また、第２の発明においては、強制動作信
号出力回路より出力される信号の継続時間を前記監視タ
イマによって監視することにより、各強制動作信号出力
回路の動作チェックがなされる。即ち、強制動作信号出
力回路より前記監視タイマに一定時間以上継続して出力
された場合、この強制動作信号出力回路が不良と判断さ
れる。
号出力回路より出力される信号の継続時間を前記監視タ
イマによって監視することにより、各強制動作信号出力
回路の動作チェックがなされる。即ち、強制動作信号出
力回路より前記監視タイマに一定時間以上継続して出力
された場合、この強制動作信号出力回路が不良と判断さ
れる。
【００１４】
【実施例】図１は、リレー要素の強制動作信号出力回路
の実施例を示す図であって、図２に示した従来例と同様
の構成については同じ符号を付して説明を省略してい
る。図１において、Ｊ0 〜ＪN はジャック、Ｄ0 〜ＤN
は強制動作信号出力回路、Ａ1 〜ＡN はＡＮＤゲート、
Ｂ1 〜ＢN はＯＲゲート、Ｔ0 〜ＴN は監視タイマであ
る。
の実施例を示す図であって、図２に示した従来例と同様
の構成については同じ符号を付して説明を省略してい
る。図１において、Ｊ0 〜ＪN はジャック、Ｄ0 〜ＤN
は強制動作信号出力回路、Ａ1 〜ＡN はＡＮＤゲート、
Ｂ1 〜ＢN はＯＲゲート、Ｔ0 〜ＴN は監視タイマであ
る。
【００１５】前記強制動作信号出力回路Ｄ0 〜ＤN はジ
ャックＪ0 〜ＪN を介して電源母線Ｘに接続されてい
る。また、ジャックＪ0 および強制動作信号出力回路Ｄ
0 はＮ個のリレー要素Ｒ1 〜ＲN 全てに共通に設けら
れ、ジャックＪ1 〜ＪN および強制動作信号出力回路Ｄ
1 〜ＤN は前記リレー要素Ｒ1 〜ＲN それぞれに設けら
れている。ＡＮＤゲートＡ1 〜ＡN では強制動作信号出
力回路Ｄ0 の出力と強制動作信号出力回路Ｄ1 〜ＤN そ
れぞれとの論理積が求められ、該ＡＮＤゲートＡ1〜Ａ
N の出力はＯＲゲートＢ1 〜ＢN に導かれている。ま
た、監視タイマＴ0 〜ＴN にも強制動作信号出力回路Ｄ
0 〜ＤN の出力が導かれている。この監視タイマＴ0 〜
ＴN の動作については後述する。
ャックＪ0 〜ＪN を介して電源母線Ｘに接続されてい
る。また、ジャックＪ0 および強制動作信号出力回路Ｄ
0 はＮ個のリレー要素Ｒ1 〜ＲN 全てに共通に設けら
れ、ジャックＪ1 〜ＪN および強制動作信号出力回路Ｄ
1 〜ＤN は前記リレー要素Ｒ1 〜ＲN それぞれに設けら
れている。ＡＮＤゲートＡ1 〜ＡN では強制動作信号出
力回路Ｄ0 の出力と強制動作信号出力回路Ｄ1 〜ＤN そ
れぞれとの論理積が求められ、該ＡＮＤゲートＡ1〜Ａ
N の出力はＯＲゲートＢ1 〜ＢN に導かれている。ま
た、監視タイマＴ0 〜ＴN にも強制動作信号出力回路Ｄ
0 〜ＤN の出力が導かれている。この監視タイマＴ0 〜
ＴN の動作については後述する。
【００１６】ここで、第１の発明をリレー要素Ｒ1 を強
制的に動作させる場合を例にとって説明する。まず、ジ
ャックＪ0 とジャックＪ1 とに試験用プラグを挿入して
強制動作信号出力回路Ｄ0 ，Ｄ1 に通電する。すると強
制動作信号出力回路Ｄ0 ，Ｄ1 からそれぞれ論理「ハ
イ」信号がＡＮＤゲートＡ1 に対して出力され、該ＡＮ
ＤゲートＡ1 からは論理「ハイ」信号が出力される。該
論理「ハイ」信号はＯＲゲートＢ 1 を介して強制動作信
号としてリレー要素Ｒ1 に入力される。
制的に動作させる場合を例にとって説明する。まず、ジ
ャックＪ0 とジャックＪ1 とに試験用プラグを挿入して
強制動作信号出力回路Ｄ0 ，Ｄ1 に通電する。すると強
制動作信号出力回路Ｄ0 ，Ｄ1 からそれぞれ論理「ハ
イ」信号がＡＮＤゲートＡ1 に対して出力され、該ＡＮ
ＤゲートＡ1 からは論理「ハイ」信号が出力される。該
論理「ハイ」信号はＯＲゲートＢ 1 を介して強制動作信
号としてリレー要素Ｒ1 に入力される。
【００１７】リレー要素Ｒ1 以外のリレー要素を強制的
に動作させる場合も同様に、共通ジャックＪ0 と強制動
作信号の出力対象となるリレー要素Ｒ2 〜ＲN に備えら
れたジャックＪ2 〜ＪN とに試験用プラグを挿入するこ
とにより強制動作信号出力回路Ｄ0 およびＤ2 〜ＤN か
ら論理「ハイ」信号がＡＮＤゲートＡ2 〜ＡN に出力さ
れる。そして、該論理「ハイ」信号はＯＲゲートＢ2 〜
ＢN を介して強制動作信号としてリレー要素Ｒ2 〜ＲN
に入力される。
に動作させる場合も同様に、共通ジャックＪ0 と強制動
作信号の出力対象となるリレー要素Ｒ2 〜ＲN に備えら
れたジャックＪ2 〜ＪN とに試験用プラグを挿入するこ
とにより強制動作信号出力回路Ｄ0 およびＤ2 〜ＤN か
ら論理「ハイ」信号がＡＮＤゲートＡ2 〜ＡN に出力さ
れる。そして、該論理「ハイ」信号はＯＲゲートＢ2 〜
ＢN を介して強制動作信号としてリレー要素Ｒ2 〜ＲN
に入力される。
【００１８】また、第２の発明においては、図１に示す
ように強制動作信号出力回路Ｄ0 〜ＤN それぞれに対し
て監視タイマＴ0 〜ＴN を設け、強制動作信号出力回路
Ｄ0〜ＤN より出力される信号を監視する。前記監視タ
イマＴ0 〜ＴN にはＡＮＤゲートＡ1 〜ＡN によって論
理積を求める前の強制動作信号出力回路Ｄ0 〜ＤN の出
力信号が入力され、該出力信号の継続時間を監視する。
ように強制動作信号出力回路Ｄ0 〜ＤN それぞれに対し
て監視タイマＴ0 〜ＴN を設け、強制動作信号出力回路
Ｄ0〜ＤN より出力される信号を監視する。前記監視タ
イマＴ0 〜ＴN にはＡＮＤゲートＡ1 〜ＡN によって論
理積を求める前の強制動作信号出力回路Ｄ0 〜ＤN の出
力信号が入力され、該出力信号の継続時間を監視する。
【００１９】前記監視タイマＴ0 〜ＴN には、あらかじ
め強制動作信号出力回路が通電されたときに出力する一
定時間Ｔが設定されていて、前記出力信号が該時間Ｔ以
上継続して出力された場合、この出力信号を継続して出
力した強制動作信号出力回路を不良と判断し、動作不良
を示す警報を外部に出力する。
め強制動作信号出力回路が通電されたときに出力する一
定時間Ｔが設定されていて、前記出力信号が該時間Ｔ以
上継続して出力された場合、この出力信号を継続して出
力した強制動作信号出力回路を不良と判断し、動作不良
を示す警報を外部に出力する。
【００２０】
【発明の効果】第１の発明においては、各複数のリレー
要素それぞれに強制動作信号出力回路およびジャックを
備え、さらに前記複数のリレー要素全てに対して共通に
１つの強制動作信号出力回路および１つのジャックを備
え、前記２つの強制動作信号出力回路出力の論理積を求
めたことにより、各リレーに対する強制動作信号出力回
路およびジャックが２系統備えられたことにより、１つ
の強制動作信号出力回路の不良や、１つのジャックの内
部短絡などの不良により遮断機のトリップ信号が誤って
出力されることがなくなり、不要な停電を回避すること
ができる。
要素それぞれに強制動作信号出力回路およびジャックを
備え、さらに前記複数のリレー要素全てに対して共通に
１つの強制動作信号出力回路および１つのジャックを備
え、前記２つの強制動作信号出力回路出力の論理積を求
めたことにより、各リレーに対する強制動作信号出力回
路およびジャックが２系統備えられたことにより、１つ
の強制動作信号出力回路の不良や、１つのジャックの内
部短絡などの不良により遮断機のトリップ信号が誤って
出力されることがなくなり、不要な停電を回避すること
ができる。
【００２１】また、第２の発明においては、２重化して
設けた強制動作信号出力回路のそれぞれに対して監視タ
イマを設け、強制動作信号出力回路の出力の継続時間を
監視することにより、前記監視タイマに一定時間以上継
続して出力された場合、この強制動作信号出力回路が不
良と判断される。
設けた強制動作信号出力回路のそれぞれに対して監視タ
イマを設け、強制動作信号出力回路の出力の継続時間を
監視することにより、前記監視タイマに一定時間以上継
続して出力された場合、この強制動作信号出力回路が不
良と判断される。
【図１】本発明によるディジタルリレーの動作試験回路
を示す図
を示す図
【図２】従来のディジタルリレーの動作試験回路を示す
図
図
【図３】従来のディジタルリレーの動作試験回路を示す
図
図
Ｘ 電源母線 Ｒ1 〜ＲN リレー要素 ｒ1 〜ｒN リレー演算部 Ｊ0 〜ＪN ジャック Ｄ0 〜ＤN 強制動作信号出力回路 Ａ1 〜ＡN ＡＮＤゲート Ｔ0 〜ＴN 監視タイマ Ｄ1A，Ｄ1B〜ＤNA，ＤNB 強制動作信号出力回路
Claims (2)
- 【請求項１】複数のリレー要素を備えたディジタルリレ
ーの動作試験を行うディジタルリレーの動作試験回路に
おいて、 前記複数のリレー要素それぞれについて設けられ、リレ
ー要素を強制的に動作させるための信号を一定時間Ｔ１
だけ出力する第１の強制動作信号出力回路と、 前記複数のリレー要素に対して共通に１つ設けられ、リ
レー要素を強制的に動作させるための信号を一定時間Ｔ
２だけ出力する第２の強制動作信号出力回路とを備え、 前記複数のリレー要素のうち、動作試験の対象となるリ
レー要素に接続された第１の強制動作信号出力回路に通
電したときの出力信号と、前記第２の強制動作信号出力
回路に通電したときとの出力信号の論理積を求め、該論
理積信号を前記動作試験の対象となるリレー要素に対す
る強制動作信号とすることを特徴とするディジタルリレ
ーの動作試験回路。 - 【請求項２】前記第１、第２の強制動作信号出力回路の
出力信号の継続時間を監視する監視タイマを前記第１、
第２の強制動作信号出力回路に対してそれぞれ備え、 該出力信号の継続時間を前記監視タイマによって監視
し、前記出力信号が前記一定時間Ｔ１もしくはＴ２以上
継続して出力された場合、この出力信号を出力した強制
動作信号出力回路を不良と判断することを特徴とする、
請求項１に記載のディジタルリレーの動作試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15830593A JP3259446B2 (ja) | 1993-06-29 | 1993-06-29 | ディジタルリレーの動作試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15830593A JP3259446B2 (ja) | 1993-06-29 | 1993-06-29 | ディジタルリレーの動作試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715860A JPH0715860A (ja) | 1995-01-17 |
| JP3259446B2 true JP3259446B2 (ja) | 2002-02-25 |
Family
ID=15668727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15830593A Expired - Fee Related JP3259446B2 (ja) | 1993-06-29 | 1993-06-29 | ディジタルリレーの動作試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259446B2 (ja) |
-
1993
- 1993-06-29 JP JP15830593A patent/JP3259446B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715860A (ja) | 1995-01-17 |
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