JP3255554B2

JP3255554B2 - 画像処理装置

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Publication number: JP3255554B2
Application number: JP06861195A
Authority: JP
Inventors: 真昭岡田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-03-02
Filing date: 1995-03-02
Publication date: 2002-02-12
Anticipated expiration: 2017-02-12
Also published as: JPH08242372A; US5909287A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、原稿画像をイメージセ
ンサで読み取り、電気的に処理する画像処理装置に関す
る。

【０００２】

【従来の技術】図６は、従来のこの種の画像処理装置の
構成を示すブロック図であり、同図において、１は原稿
画像を読み取るイメージセンサ（原稿読み取り手段）と
してのＣＣＤ（電荷結合素子）センサで、読み取った原
稿画像の光量を電気量に変換する。２はドライバー回路
で、ＣＣＤセンサ１を駆動するためのクロック信号を供
給する。３はアンプ回路で、ＣＣＤセンサ１の出力を適
切なレベルまで増幅する。４はサンプルホールド回路
で、ＣＣＤセンサ１から１ビット（１画素）毎に出力さ
れる出力信号から原稿画像に対する出力部分だけを抜き
出す。５は直流再生回路で、サンプルホールド回路４に
よりサンプルホールドされた信号に対して原稿画像の黒
出力レベルを処理回路のバイアス電圧に一致させる。６
はピークホールドＡＢＣ（ＡＢＣ：ＡＵＴＯＢＡＣＫ
ＧＲＯＵＮＤＣＯＮＴＲＯＬ）回路で、原稿画像の下
地の濃度を考慮して画像二値化処理を行うために１ライ
ンの読み取りの中で出力のピーク値を検出する。７はシ
ェーディング補正回路で、ＣＣＤセンサ１の受光感度の
ばらつきや読み取り機構系の偏りのために出力信号が不
均一になるため（シェーディング歪）、これを電気的に
補正する。８はＡ（アナログ）／Ｄ（デジタル）コンバ
ータで、ピークホールドＡＢＣ回路６及びシェーディン
グ補正回路７によって作られるリファレンス信号を用い
て、直流再生回路５で処理後のビデオ信号を二値化して
画像データを出力する。９は読み取り制御部で、上記各
部のクロックタイミングや制御信号タイミングを管理制
御し、最終的にＡ／Ｄコンバータ８で二値化された画像
データを受け取り画像処理する。１０はＭＰＵ（超小型
演算処理装置）で、読み取り制御部９を含む本装置全体
を制御する。

【０００３】図７は、図６の画像処理装置におけるピー
クホールドＡＢＣ回路６及びシェーディング補正回路７
の構成を示すブロック図である。同図において、１１は
ビデオ信号で、図６の直流再生回路５から出力されてく
る。１２、１３は入力されたビデオ信号１１を分圧する
分圧抵抗である。１４はＡＢＣ範囲において閉成される
第１のアナログスイッチである。１５は入力されたビデ
オ信号１１と現在のピーク値とを比較する第１のコンパ
レータ（ＣＯＭ）である。１６は入力されたビデオ信号
１１のピーク値をホールドするピークホールドコンデン
サである。１７はピークホールドコンデンサ１６に充電
するための第１の充電抵抗である。１８はピークホール
ドコンデンサ１６に充電する際に閉成される第２のアナ
ログスイッチである。１９はピークホールドコンデンサ
１６から放電するための第１の放電抵抗である。２０は
ピークホールドコンデンサ１６に現れるピーク値信号で
ある。

【０００４】２１はピーク値信号２０をバッファするバ
ッファアンプ（ＡＭＰ）である。２２はシェーディング
コンデンサ、２３はシェーディングコンデンサ２２に充
電するための第２の充電抵抗である。２４はシェーディ
ングコンデンサ２２に充電する際に閉成される第３のア
ナログスイッチである。２５はシェーディングコンデン
サ２２から放電する際に閉成される第４のアナログスイ
ッチである。２６はメモリ読み出しデータ信号３１を反
転するためのインバータである。２７はシェーディング
コンデンサ２２から放電するための第２の放電抵抗であ
る。２８は入力されたビデオ信号１１とリファレンス信
号とを比較する第２のコンパレータ（ＣＯＭ）である。
２９は第２のコンパレータ２８の出力データであるメモ
リ書き込みデータ信号である。

【０００５】３０はシェーディング補正データが蓄積さ
れるシェーディングメモリである。３１は前記シェーデ
ィング補正データに従って第３及び第４のアナログスイ
ッチ２４、２５を開閉するためのメモリ読み出しデータ
信号である。３２はシェーディングコンデンサ２２に現
れるリファレンス信号で、図６におけるＡ／Ｄコンバー
タ８のリファレンス（ＲＥＦ）入力に接続される。３３
は図６における読み取り制御部９からの制御出力信号
で、ＡＢＣ範囲においてオン（ＯＮ）するＡＢＣ範囲信
号である。３４も図６における読み取り制御部９からの
制御出力信号で、シェーディングメモリ３４の読み出し
／書き込み制御を行うメモリ制御信号である。３５は第
１のコンパレータ１５の（−）入力への入力信号をピー
ク値信号２０とリファレンス信号３２とで切り換えるた
めの第５のアナログスイッチである。３６は図６におけ
る読み取り制御部９からの制御出力信号で、第５のアナ
ログスイッチ３５を切り換えるためのスイッチ切換信号
である。

【０００６】次に図６及び図７に示す画像処理装置の動
作を説明する。まず、１ページの原稿画像の読取りに先
立って、シェーディング補正を行うためのシェーディン
グ波形を記憶するために装置内に設けられた読み取り白
地（基準白地）の読み取り動作であるプリスキャン動作
を行う。

【０００７】即ち、図７においてＡＢＣ範囲信号３３に
よって第１のアナログスイッチ１４が閉成され、ビデオ
信号１１が第１のコンパレータ１５の（＋）入力に入力
される。一方、スイッチ切換信号３６によって第５のア
ナログスイッチ３５はＰ側（ピーク値信号２０側）に設
定されるため、第１のコンパレータ１５の（−）入力に
はホールドされたピーク値信号２０が入力されており、
この比較によって「ビデオ信号＞ピーク値信号」ならば
第２のアナログスイッチ１８は閉成され、第１の充電抵
抗１７を介してピークホールドコンデンサ１６に充電を
行い、ピーク値信号２０を上昇させる。逆に、「ビデオ
信号＜ピーク値信号」ならば第２のアナログスイッチ１
８は開成したままでピーク値信号２０は変化しない。こ
の結果、最終的にピーク値信号２０はビデオ信号１１の
ピーク値に一致する。

【０００８】このピーク値信号２０はバッファアンプ２
１を介して以降に伝達される。ここで、第２のコンパレ
ータ２８は、その（＋）入力に入力されているビデオ信
号１１と（−）入力に入力されているリファレンス信号
３２とを比較して「ビデオ信号＞リファレンス信号」な
らばメモリ書き込みデータ信号２９は１（Ｈｉｇｈ）と
なり、逆に、「ビデオ信号＜リファレンス信号」ならば
第２のコンパレータ２８の出力であるメモリ書き込みデ
ータ信号２９は０（Ｌｏｗ）となる。

【０００９】このプリスキャンモードの場合は、メモリ
制御信号３４によって第２のコンパレータ２８の出力で
あるメモリ書き込みデータ信号２９はシェーディングメ
モリ３０に書き込まれると同時に、メモリ読み出しデー
タ信号３１として出力される。これにより、メモリ読み
出しデータ信号３１が１（Ｈｉｇｈ）の場合は第３のア
ナログスイッチ２４は閉成され、第４のアナログスイッ
チ２５は開成され、ピーク値信号２０はバッファアンプ
２１及び第２の充電抵抗２３を介してシェーディングコ
ンデンサ２２に充電を行う。逆に、メモリ読み出しデー
タ信号３１が０（Ｌｏｗ）の場合は第３のアナログスイ
ッチ２４は開成され、第４のアナログスイッチ２５は閉
成され、シェーディングコンデンサ２２から第２の放電
抵抗２７を介して放電が行われる。

【００１０】以上のようにシェーディングコンデンサ２
２への充放電を繰り返すことにより、リファレンス信号
３２上に現在の読み取りラインのビデオ信号波形をシェ
ーディングコンデンサ２２の充放電で近似した波形が現
れると同時に、シェーディングメモリ３０にこの充放電
データ（シェーディングデータ）が蓄積される。通常、
ピークホールドコンデンサ１６へのピーク値の充電に時
間を要することから、以上のプリスキャン動作は、数ラ
インに亘って繰り返され、シェーディングデータを得る
ようにしている。シェーディングメモリ３０であるが、
バックアップは可能であるがシステム全体のデータバス
と接続されていないため、ＭＰＵ１０とは直接アクセス
できない。よって、プロテクトはかけられない。

【００１１】図８は、読み取り白地（基準白地）のプリ
スキャン動作により、読み取り光源の光量のばらつきや
読み取りセンサの感度のばらつきを含んだシェーディン
グ波形を得る動作を概略的に示す図であり、同図の
（Ａ）は読み取り白地を、（Ｂ）はシェーディング波形
をそれぞれ示す。

【００１２】次に実際に原稿画像の読取り動作に入る。
即ち、ＡＢＣ範囲信号３３は原稿幅に対してＡＢＣ範囲
内で第１のアナログスイッチ１４を閉成するが、本例で
は「原稿幅＝ＡＢＣ範囲」として原稿読み取り中は第１
のアナログスイッチ１４は閉成しているものとする。

【００１３】よって、ビデオ信号１１は第１のコンパレ
ータ１５の（＋）入力に至るが、原稿読み取り時はスイ
ッチ切換信号３６により第５のアナログスイッチ３５は
Ｒ側（リファレンス信号３２側）に設定され、第１のコ
ンパレータ１５の（−）入力にはリファレンス信号３２
が入力され、両者の比較により上記と同様に第２のアナ
ログスイッチ１８の開閉によってビデオ信号１１とリフ
ァレンス信号３２とが一致するように動作する。

【００１４】一方、メモリ制御信号３４によって読み取
りライン毎にラインに同期して先に蓄積したシェーディ
ング補正データをシェーディングメモリ３０から読み出
して、その１（Ｈｉｇｈ）、０（Ｌｏｗ）シェーディン
グデータに従って第３及び第４のアナログスイッチ２
４、２５を開閉して、シェーディングンデンサ２２の充
放電によってリファレンス信号３２にプリスキャン時に
得たシェーディング波形を再現する。

【００１５】以上のようにして得られたリファレンス信
号３２は、図６のＡ／Ｄコンバータ８のリファレンス
（ＲＥＦ）入力に入力され、一方、ビデオ信号１１はＡ
／Ｄコンバータ８のアナログ（Ｖｉｎ）入力に入力され
るので、シェーディング補正された正確な二値化画像デ
ータが得られ、これが読み取り制御部９に送られる。

【００１６】従って、図９（Ａ）に示すように、ａ、ｂ
部が黒情報の原稿の場合、原稿読み取り時のリファレン
ス信号３２は、図９（Ｂ）に示すように、ビデオ信号１
１のピーク値に沿った曲線波形となり、図６の読み取り
制御部９においてリファレンス信号３２の６０％をスラ
イスレベルとすれば、図９（Ａ）に示す、ａ、ｂ部が黒
情報の原稿の場合、ａ、ｂ部は図９（Ｃ）に示すように
スライスレベルより低いため、黒情報部と判断される。

【００１７】以上の１ラインの動作を副走査方向に繰り
返すことにより、１ページの読み取りが行われる。

【００１８】

【発明が解決しようとする課題】しかしながら、上述し
た従来装置にあっては、読み取り白地（基準白地）等の
プリスキャン動作のための読み取り機構が装置内に設け
てあるので、構成が複雑になっており、原稿通紙（例え
ば、ＡＤＦ：オートドキュメントフィーダー）の信頼性
が低い。また、１回のプリスキャン動作によって得られ
たシェーディングデータをシェーディングメモリ３０に
保持し、そのシェーディングデータを永久に使用する画
像処理装置では、異常電圧（雷サージ、静電気等）によ
ってシェーディングメモリ３０の内部データの破壊が発
生した場合、正常な中間調画像が得られないという問題
点があった。

【００１９】本発明は上述した従来の技術の有するこの
ような問題点に鑑みてなされたものであり、その目的と
するところは、構成が簡単で、原稿通紙に対する信頼性
が高く、また、シェーディングデータの破壊が発生した
場合、二値画像に対しては正常な画像を出力することが
でき、更に中間調の画像に対しても正常な画像を出力す
ることができる画像処理装置を提供しようとするもので
ある。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１に記載の画像処理装置は、ラインセ
ンサにより原稿を読み取ることにより得られる画像信号
の処理を行う画像処理装置において、シェーディングデ
ータを保持する第１のメモリと、前記シェーディングデ
ータのチェックサムを行うチェックサム手段と、前記チ
ェックサム手段により行われた前記シェーディングデー
タのチェックサム値を保持する第２のメモリと、前記第
２のメモリをプロテクトするメモリプロテクト手段と、
前記シェーディングデータに基づいて前記画像信号を二
値化することで前記画像信号にシェーディング補正を施
すＡ／Ｄ変換手段と、プリスキャンモードにおいてプリ
スキャンで得られたシェーディングデータを前記第１の
メモリに書き込むと共に前記チェックサム手段により前
記プリスキャンで得られたシェーディングデータのチェ
ックサムを行ってそのチェックサム値を前記第２のメモ
リに書き込むように制御する第１の制御手段と、原稿読
み取りモードにおいて原稿読み取り前に前記第１のメモ
リに保持されているシェーディングデータを読み出し且
つ読み出されたシェーディングデータに対して前記チェ
ックサム手段によりチェックサムを行い且つそのチェッ
クサム値と前記第２のメモリに保持されているチェック
サム値とを比較することで前記第１のメモリに保持され
ているシェーディングデータが破壊されているか否かを
確認し且つ破壊されている場合に前記Ａ／Ｄ変換手段の
リファレンスを一定値に固定して前記画像信号を二値化
するように制御する第２の制御手段とを備えたことを特
徴とするものである。

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１は、本発明の一実施例に係る画像処理装置の
構成を示すブロック図であり、同図において、上述した
従来例の図６と同一部分については同一符号を付して、
その説明を省略する。図１において図６と異なる点は、
原稿読み取り手段として図６のＣＣＤセンサ１に代えて
ＣＳセンサ１ａを設けたことと、図６の構成にシェーデ
ィングデータ確認手段３７、メモリプロテクト手段３
８、チェックサムメモリ３９及び表示手段４０を付加し
たことである。本発明において原稿読み取り手段として
ＣＳセンサ１ａを設けた理由は、本発明が主に等倍読み
取りセンサへの性能改善であるためである。

【００２６】シェーディングデータ確認手段３７は、原
稿読み取り動作を開始する前にシェーディングメモリ内
のシェーディングデータのチェックサムを行い、その値
がチェックサムメモリ３９内に保持されている値と一致
するか否かを確認するもので、その確認結果は読み取り
制御部９に入力される。メモリプロテクト手段３８は、
チェックサムメモリ３９内に保持されているデータをプ
ロテクトする（メモリにチップセレクトが出力されない
ようにする）ものである。チェックサムメモリ３９は、
前記チェックサムを行った結果のデータを保持するもの
である。表示手段４０は、液晶表示器等からなり、各種
の情報を画面に表示するものである。

【００２７】図２は、図１におけるピークホールドＡＢ
Ｃ回路６、シェーディング補正回路７及びシェーディン
グデータ確認手段３７の構成を示すブロック図である。
同図において、上述した従来例の図７と同一部分につい
ては同一符号を付して、その説明を省略する。

【００２８】図２において、４１はＳ（シリアル）／Ｐ
（パラレル）変換回路で、図１における読み取り制御部
９内にあり、シリアルデータである原稿読み取り時の二
値画像データ４２或はシェーディングデータ３１をパラ
レルデータに変換するものである。４３はバッファメモ
リで、Ｓ／Ｐ変換回路４１からの出力データを保持する
ものである。チェックサムメモリ３９は、バッファメモ
リ４３内のシェーディングデータに対して図１のＭＰＵ
１０によってチェックサムを行い、その結果を示すデー
タを保持するもので、ソフトウェアが暴走しても内部デ
ータが破壊しないように図１のメモリプロテクト手段３
８によってプロテクトがかけられる構造になっている。
４４は８ビットデータバスで、図１のＭＰＵ１０を含め
たシステム全体とつながっている。

【００２９】シェーディングデータ確認手段３７は、第
１及び第２のバッファ４５、４６、第１及び第２のＡＮ
Ｄゲート４７、４８を有している。第１及び第２のバッ
ファ４５、４６は、原稿読み取り動作開始前にチェック
サムメモリ３９内のチェックサムデータとシェーディン
グメモリ３０内のシェーディングデータのチェックサム
データとの比較を行う場合に、一旦データを保持するた
めのものであり、第１のバッファ４５は、チェックサム
メモリ３９内のチェックサムデータを保持する。第２の
バッファ４６は、シェーディングメモリ３０内のシェー
ディングデータのチェックサムデータを保持する。

【００３０】第１のＡＮＤゲート４７は、第１及び第２
のバッファ４５、４６のデータを比較するための１６個
（チェックサムデータは、２バイトである）のＡＮＤゲ
ートである。第２のＡＮＤゲート４８は、第１のＡＮＤ
ゲート４７の比較結果を判定結果信号４９として図１の
読み取り制御部９へ出力するためのＡＮＤゲートであ
る。

【００３１】５０は第６のアナログスイッチで、図１の
読み取り制御部９からのシェーディングデータ切換信号
５１により、シェーディングデータと＋Ｖｃｃ（１；Ｈ
ｉｇｈ）を切り換えて第２及び第３のアナログスイッチ
２４、２５に入力する。

【００３２】次に本実施例の画像処理装置の動作を説明
する。

【００３３】まず、シェーディングデータ生成動作につ
いてであるが、従来同様プリスキャンモードにて行う。
このプリスキャンモードの動作を図３のフローチャート
に基づき説明する。まず、図１の読み取り制御部９をプ
リスキャンモードに設定し（ステップＳ３０１）、白基
準となる原稿を読み取ると、ＣＳセンサ１ａからビデオ
信号１１が出力され、該ビデオ信号１１は直流再生回路
５により処理された後、ピークホールドＡＢＣ回路６に
入力される。プリスキャンモードのため第５のアナログ
スイッチ３５はＰ側（ピーク値信号２０側）に切り換わ
っており（ステップＳ３０２）、シェーディングメモリ
３０にビデオ信号１１のピーク値に相当するリファレン
ス信号３２とビデオ信号１１との比較結果、つまりシェ
ーディングデータ（レターサイズの原稿の場合１７２８
ｂｉｔ）を書き込む。これと同時にメモリ読み出しデー
タ信号３１として出力されてＳ／Ｐ変換回路４１に入力
され、ここでシリアルデータであるシェーディングデー
タをパラレルデータにしてバッファメモリ４３に転送す
る。ここでチェックサムを行い、その結果をチェックサ
ムメモリ３９に入力するものである（ステップＳ３０
３）。

【００３４】白基準原稿の読み取りが終了し、シェーデ
ィングメモリ３０へのシェーディングデータの書き込み
（ステップＳ３０４）と、チェックサムメモリ３９への
チェックサムデータの書き込み（ステップＳ３０５）が
完了したところでプリスキャンモード終了となる。その
後、チェックサムメモリ３９を図１のメモリプロテクト
手段３８によってプロテクト状態に設定する（ステップ
Ｓ３０６）。

【００３５】次にシェーディングメモリ３０内のシェー
ディングデータが破壊されているか否かを確認する動作
について、図４のフローチャートに基づき説明する。こ
の確認動作は、原稿読み取り動作を行う前に常時行う。

【００３６】まず、ステップＳ４０１で原稿をセット
し、次にステップＳ４０２で図１の読み取り制御部９を
読み取りモードに設定し、次にステップＳ４０３で第４
のアナログスイッチ３５をＲ側へ切り換える。すると、
読み取り制御部９から出力するメモリ制御信号３４によ
ってシェーディングメモリ３０からメモリ読み出し信号
３１としてシェーディングデータが出力される。このシ
ェーディングデータは、ステップＳ４０４でＳ／Ｐ変換
回路４１によりパラレルデータに変換してチェックサム
を行い、その結果を第２のバッファ４６に保持する。更
に、チェックサムメモリ３９内のチェックサムデータを
第１のバッファ４５に転送する。第１及び第２のバッフ
ァ４５、４６内のチェックサムデータ（２バイト）は、
第１のＡＮＤゲート４７で比較し、次のステップＳ４０
５でそれらのデータが一致しているか否かのチェックを
行う。ここで、全てのデータのビットが一致しているな
らば第２のＡＮＤゲート４８の出力は１（Ｈｉｇｈ）と
なり、１ビットでもデータが異なっているならば第２の
ＡＮＤゲート４８の出力は０（Ｌｏｗ）となり、このデ
ータは、読み取り制御部９に入力される。

【００３７】前記ステップＳ４０５において、全てのデ
ータのビットが一致していない場合は次のステップＳ４
０６で読み取りモードが二値か否かを判別し、二値の場
合は次のステップＳ４０７で読み取り制御部９からシェ
ーディングデータ切換信号５１を出力して第６のアナロ
グスイッチ５０を＋Ｖｃｃ側へ切り換え、第３のアナロ
グスイッチ２４に１（Ｈｉｇｈ）を入力する。こうする
ことによって、ピークホールドコンデンサ１６に充電さ
れる原稿（画像）のピーク値が第３のアナログスイッチ
２４を介してシェーディングコンデンサ２２に充電され
る。つまり、シェーディング補正を行うためのシェーデ
ィング波形が原稿のピーク値を直線にした一定値の波形
（直線波形）となる。従って、図５（Ａ）に示すよう
に、ａ、ｂ部が黒情報の原稿の場合、原稿読み取り時の
リファレンス信号３２は、図５（Ｂ）に示したようにビ
デオ信号１１のピーク値に対して直線波形になり、図１
の読み取り制御部９においてリファレンス信号の６０％
をスライスレベルとすれば、図５（Ａ）に示すａ、ｂ部
が黒情報の原稿の場合、ａ、ｂ部は図５（Ｃ）に示すよ
うにスライスレベルより低いため黒情報と判断される。

【００３８】次にステップＳ４０８で原稿読み取り動作
を開始し、ＣＳセンサ１ａからのビデオ信号１１に対し
て画像のピーク値による直線的なシェーディング波形を
用いて画像処理を行う。次にステップＳ４０９で原稿の
読み取るべき次のページがあるか否かを判別し、あれば
前記ステップＳ４０８へ戻り、なければ本処理動作を終
了する。

【００３９】一方、前記ステップＳ４０５において、全
てのデータのビットが一致しているならば、前記ステッ
プＳ４０８へ進んで原稿読み取り動作を開始する。

【００４０】また、前記ステップＳ４０６において読み
取りモードが二値モードではなく、中間モードの場合
は、ステップＳ４１０で図１の表示手段４０に“中間調
モードエラー”を表示し、次にステップＳ４１１で図３
に示すプリスキャン動作を再度行って、新たにシェーデ
ィングデータを作成し、シェーディングメモリ３０にシ
ェーディングデータを、また、チェックサムメモリ４３
にチェックサムデータをそれぞれ書き込む。その後、前
記ステップＳ４０１へ戻って原稿読み取りを行うように
する。

【００４１】

【発明の効果】以上詳述したように本発明の画像処置装
置によれば、メモリに保持されているシェーディングデ
ータが雷サージ、静電気等により破壊された場合でも、
正常な二値画像を出力することができるという効果を奏
する。

【図面の簡単な説明】

【図１】本発明の一実施例に係る画像処理装置の構成を
示すブロック図である。

【図２】同実施例に係る画像処理装置におけるピークホ
ールドＡＢＣ回路、シェーディング補正回路及びシェー
ディングデータ確認手段の構成を示すブロック図であ
る。

【図３】同実施例に係る画像処理装置におけるプリスキ
ャン動作を示すフローチャートである。

【図４】同実施例に係る画像処理装置における原稿読み
取り動作動作を示すフローチャートである。

【図５】同実施例に係る画像処理装置における固定シェ
ーディングデータ使用時のリファレンス信号とビデオ信
号とスライスレベルを示す図である。

【図６】従来の画像処理装置の構成を示すブロック図で
ある。

【図７】同従来の画像処理装置におけるピークホールド
ＡＢＣ回路とシェーディング補正回路の構成を示すブロ
ック図である。

【図８】同従来の画像処理装置における読み取り白地
（基準白地）のプリスキャン動作により、読み取り光源
の光量のばらつきや読み取りセンサの感度のばらつきを
含んだシェーディング波形を得る動作を概略的に示す図
である。

【図９】同従来の画像処理装置におけるリファレンス信
号とビデオ信号とスライスレベルを示す図である。

【符号の説明】

１ａＣＳセンサ（原稿読み取り手段）１０ＭＰＵ（第１及び第２制御手段、チェックサム
手段）３０シェーディングメモリ（シェーディングデータ
記憶手段）３９チェックサムメモリ（チェックサムデータ記憶
手段）４０表示手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−178103（ＪＰ，Ａ) 特開昭60−242772（ＪＰ，Ａ) 特開平３−23772（ＪＰ，Ａ) 特開平５−292317（ＪＰ，Ａ) 特開昭64−11472（ＪＰ，Ａ) 特開昭62−232272（ＪＰ，Ａ) 特開平４−137973（ＪＰ，Ａ) 実開平４−85959（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/40 - 1/409 H04N 1/46 H04N 1/60

Claims

(57)【特許請求の範囲】

【請求項１】ラインセンサにより原稿を読み取ること
により得られる画像信号の処理を行う画像処理装置にお
いて、シェーディングデータを保持する第１のメモリと、前記シェーディングデータのチェックサムを行うチェッ
クサム手段と、前記チェックサム手段により行われた前記シェーディン
グデータのチェックサム値を保持する第２のメモリと、前記第２のメモリをプロテクトするメモリプロテクト手
段と、前記シェーディングデータに基づいて前記画像信号を二
値化することで前記画像信号にシェーディング補正を施
すＡ／Ｄ変換手段と、プリスキャンモードにおいてプリスキャンで得られたシ
ェーディングデータを前記第１のメモリに書き込むと共
に前記チェックサム手段により前記プリスキャンで得ら
れたシェーディングデータのチェックサムを行ってその
チェックサム値を前記第２のメモリに書き込むように制
御する第１の制御手段と、原稿読み取りモードにおいて、原稿読み取り前に前記第
１のメモリに保持されているシェーディングデータを読
み出し且つ読み出されたシェーディングデータに対して
前記チェックサム手段によりチェックサムを行い且つそ
のチェックサム値と前記第２のメモリに保持されている
チェックサム値とを比較することで前記第１のメモリに
保持されているシェーディングデータが破壊されている
か否かを確認し且つ破壊されている場合に前記Ａ／Ｄ変
換手段のリファレンスを一定値に固定して前記画像信号
を二値化するように制御する第２の制御手段と、を備えたことを特徴とする画像処理装置。