JP3251052B2 - 縦横変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリを使用して画
像の縦横を変換する回路に関する。

【０００２】

【従来の技術】ビデオカメラを使用することにより、動
画の他に静止画の撮像も可能である。しかし、ビデオカ
メラの解像度はフォトカメラ（フィルムカメラ）の解像
度に比較して低く、ビデオカメラと共にフォトカメラの
使用を希望することも多い。例えば、ビデオカメラにフ
ォトカメラを固定し、ビデオカメラで動画を撮像しなが
ら、フォトカメラによって写真撮影をすることが考えら
れる。

【０００３】

【発明が解決しようとする課題】このようにビデオカメ
ラにフォトカメラを固定して使用する際、横長で写真を
撮るときは（図１９Ｃに図示）、ビューファインダに表
示される画像は横長となり（同図Ａに図示）、ビデオカ
メラからのテレビ信号が供給されるテレビモニタに表示
される画像も横長となる（同図Ｂに図示）。

【０００４】一方、縦長で写真を撮るときは（図２０Ｃ
に図示）、ビューファインダに表示される画像は縦長と
なるが（同図Ａに図示）、テレビモニタに表示される画
像は横向きとなって（同図Ｂに図示）、非常に見苦しい
ものとなる。

【０００５】そこで、この発明では、ビデオカメラで縦
長で撮像しても、テレビモニタに表示される画像が横向
きとなるのを防止することを目的とする。また、この発
明では、少ないメモリ容量でもって縦横変換処理をする
ことを目的とする。

【０００６】

【課題を解決するための手段】この発明は、ビデオ信号
を画面単位で記憶するメモリと、このメモリに対する書
き込み読み出しの方向を制御して画像の縦横を変換する
制御手段とを備えるものである。そして、メモリを複数
のメモリ部で構成し、一のメモリ部にビデオ信号を書き
込むと同時に他のメモリ部よりビデオ信号を読み出すよ
うに制御するものである。

【０００７】

【作用】メモリを構成する複数のメモリ部より読み出さ
れるビデオ信号は、画像の縦横が変換されたものとな
る。そのため、例えばビデオカメラの出力側に付加する
ことにより、縦長で撮像してもテレビモニタの表示画像
が横向きとなることはない。

【０００８】また、メモリを複数のメモリ部で構成し、
一のメモリ部にビデオ信号を書き込むと同時に他のメモ
リ部よりビデオ信号を読み出すように制御するため、１
画面分（１フィールド分または１フレーム分）のメモリ
容量で充分となり、少ないメモリ容量で画像の縦横変換
処理が可能となる。

【０００９】

【実施例】以下、図面を参照しながら、この発明の一実
施例について説明する。本例は、ビデオカメラとフォト
カメラとを一体的に形成したものである。

【００１０】図１は全体構成を示す斜視図である。同図
において、１はキャビネットである。図示せずも、キャ
ビネット１内には、撮像素子、信号処理回路等からなる
ビデオカメラ部と、フィルム装填機構、フィルム駆動機
構等からなるフォトカメラ部とが内蔵される。

【００１１】２はビデオカメラ部の撮像レンズであり、
３はフォトカメラ部の撮像レンズである。つまり、ビデ
オカメラ部とフォトカメラ部の光学系は別個に構成され
る。撮像レンズ２として、焦点距離ｆが７ｍｍ〜４２ｍ
ｍの６倍ズームレンズが使用される。一方、撮像レンズ
３として、焦点距離ｆが５５ｍｍの固定焦点レンズが使
用される。

【００１２】また、本例ではキャビネット１内には、小
型ＣＲＴよりなる電子ビューファインダが設けられ、Ｃ
ＲＴには撮像レンズ２を介してビデオカメラ部で撮像さ
れる画面が表示される。４はアイカップである。なお、
撮像レンズ３を介してフォトカメラ部で撮像される画面
を直接確認するファインダーは設けられていない。

【００１３】また、５Ｔ，５Ｗは、それぞれＴＥＬＥ方
向、ＷＩＤＥ方向にズーム操作をするズーム操作釦であ
る。６はビデオカメラ部より出力されるビデオ信号のＶ
ＴＲへの録画操作をする録画釦、７はフォトカメラ部の
シャッター釦である。さらに、８はフィルム巻戻し操作
釦である。

【００１４】図２は、ビデオカメラ部の構成を示すブロ
ック図である。被写体からの像光は撮像レンズ２および
アイリス１１を介して補色市松方式の色フィルタを有す
る単板式のＣＣＤ固体撮像素子１２に供給される。

【００１５】撮像レンズ２のズーム倍率の調整はズーム
ドライバ４１によって行なわれる。図７は、ズームドラ
イバ４１の具体構成を示すものである。同図において、
４１１は撮像レンズ２を構成するレンズであり、ズーム
倍率を調整するためのものである。このレンズ４１１の
位置を回転駆動でもって前後に移動させることにより、
ズーム倍率が調整される。例えば、Ｔ側に回転させるこ
とでＴＥＬＥ方向に調整され、一方Ｗ側に回転させるこ
とでＷＩＤＥ方向に調整される。

【００１６】このレンズ４１１の回転駆動はＤＣモータ
４１２によって行なわれる。このモータ４１２の一端お
よび他端は、それぞれズームドライバ部４１３の出力端
子ｑ１，ｑ２に接続される。ズームドライバ部４１３の
入力端子ｐ１，ｐ２は、それぞれズーム操作スイッチ４
２のＴ側、Ｗ側の固定端子に接続される。

【００１７】この場合、端子ｐ１にハイレベル「Ｈ」の
信号が供給されるときは、端子ｑ１から端子ｑ２の方向
でもってモータ４１２に電流が流れ（実線図示）、レン
ズ４１１はＴ方向に回転駆動される。逆に、端子ｐ２に
ハイレベル「Ｈ」の信号が供給されるときは、端子ｑ２
から端子ｑ１の方向でもってモータ４１２に電流が流れ
（破線図示）、レンズ４１１はＷ方向に回転駆動され
る。なお、端子ｐ１，ｐ２のいずれにもハイレベル
「Ｈ」の信号が供給されないときは、モータ４１２に電
流が流れることがなく、レンズ４１１はいずれの方向に
も回転駆動されず、その位置が保持される。

【００１８】ズーム操作スイッチ４２の可動端子は電源
端子に接続される。上述したキャビネットの操作釦５
Ｔ，５Ｗを押圧するとき、ズーム操作スイッチ４２はそ
れぞれＴ側、Ｗ側に接続される。ズーム操作スイッチ４
２がＴ側、Ｗ側に接続されるとき、それぞれズームドラ
イバ部４１３の端子ｐ１，ｐ２にハイレベル「Ｈ」の信
号が供給され、ＴＥＬＥ方向、ＷＩＤＥ方向にズーム調
整が行なわれる。

【００１９】図３は、撮像素子１２のカラーコーディン
グ模式図である。同図に示すように、フィールド読み出
しが行なわれる。ＡフィールドではＡ１，Ａ２のような
ペアで電荷が混合され、ＢフィールドではＢ１，Ｂ２の
ようなペアで電荷が混合される。そして、水平シフトレ
ジスタＨｒｅｇより、ＡフィールドではＡ１，Ａ２，・
・・の順に、ＢフィールドではＢ１，Ｂ２，・・・の順
に電荷が出力される。

【００２０】ここで、電荷の順番ａ，ｂ，・・・は、図
４に示すように、Ａ１ラインにおいては、（Ｃｙ＋
Ｇ），（Ｙｅ＋Ｍｇ），・・・となり、Ａ２ラインにお
いては、（Ｃｙ＋Ｍｇ），（Ｙｅ＋Ｇ），・・・とな
り、Ｂ１ラインにおいては、（Ｇ＋Ｃｙ），（Ｍｇ＋Ｙ
ｅ），・・・となり、Ｂ２ラインにおいては、（Ｍｇ＋
Ｃｙ），（Ｇ＋Ｙｅ），・・・となる。

【００２１】撮像素子１２の出力信号は信号分離用のＣ
ＤＳ回路（相関二重サンプリング回路）１３に供給され
る。このＣＤＳ回路１３を使用することにより、周知の
ようにリセット雑音を低減することができる。

【００２２】撮像素子１２およびＣＤＳ回路１３で必要
なタイミングパルスは、タイミング発生器１４より供給
される。タイミング発生器１４には、発振器１５より８
ｆsc（ｆscは色副搬送波周波数）の基準クロックＣＫ０
が供給されると共に、同期発生器１６より水平、垂直の
同期信号ＨＤ，ＶＤが供給される。一方、同期発生器１
６にはタイミング発生器１４より４ｆscのクロックＣＫ
１が供給される。

【００２３】ＣＤＳ回路１３より出力される撮像信号は
レベル検出回路１７に供給され、この検出回路１７の出
力信号がアイリスドライバ１８に供給される。そして、
アイリスドライバ１８でアイリス１１の絞りが自動的に
制御される。

【００２４】ここで、ＣＤＳ回路１３より出力される撮
像信号より輝度信号Ｙとクロマ信号（色差信号）を得る
ための処理について説明する。

【００２５】輝度信号Ｙに関しては、隣どうしの信号を
加算処理して求められる。図４において、ａ＋ｂ，ｂ＋
ｃ，ｃ＋ｄ，ｄ＋ｅ，・・・の加算信号が順に形成され
る。

【００２６】例えば、Ａ１ラインでは、次式のように近
似される。ここで、Ｃｙ＝Ｂ＋Ｇ，Ｙｅ＝Ｒ＋Ｇ，Ｍｇ
＝Ｂ＋Ｒである。

【００２７】 Ｙ＝｛（Ｃｙ＋Ｇ）＋（Ｙｅ＋Ｍｇ））｝×１／２ ＝（２Ｂ＋３Ｇ＋２Ｒ）×１／２ また、Ａ２ラインでは、次式のように近似される。

【００２８】 Ｙ＝｛（Ｃｙ＋Ｍｇ）＋（Ｙｅ＋Ｇ））｝×１／２ ＝（２Ｂ＋３Ｇ＋２Ｒ）×１／２ Ａフィールドのその他のライン、Ｂフィールドのライン
についても同様に近似される。

【００２９】クロマ信号に関しては、隣どうしの信号を
減算処理して求められる。

【００３０】例えば、Ａ１ラインでは、次式のように近
似される。

【００３１】 Ｒ−Ｙ＝（Ｙｅ＋Ｍｇ）−（Ｃｙ＋Ｇ） ＝（２Ｒ−Ｇ） また、Ａ２ラインでは、次式のように近似される。

【００３２】 −（Ｂ−Ｙ）＝（Ｙｅ＋Ｇ）−（Ｃｙ−Ｍｇ） ＝−（２Ｂ−Ｇ） Ａフィールドのその他のライン、Ｂフィールドのライン
についても、同様にして赤色差信号Ｒ−Ｙおよび青色差
信号−（Ｂ−Ｙ）が線順次に交互に得られる。

【００３３】図２に戻って、ＣＤＳ回路１３より出力さ
れる撮像信号は、ＡＧＣ回路１９を介して輝度処理部を
構成するローパスフィルタ２０に供給される。ローパス
フィルタ２０では、隣どうしの信号の加算処理（平均
化）が行なわれる。そのため、このローパスフィルタ２
０からは、輝度信号Ｙが出力される。

【００３４】また、ＡＧＣ回路１９より出力される撮像
信号は、クロマ処理部を構成するサンプルホールド回路
２１，２２に供給される。サンプルホールド回路２１，
２２には、タイミング発生器１４よりサンプリングパル
スＳＨＰ１，ＳＨＰ２（図５、図６のＥ，Ｆに図示）が
供給される。なお、図５ＡはＡ１ラインの信号、図６Ａ
はＡ２ラインの信号を示している。

【００３５】サンプルホールド回路２１からは、（Ｃｙ
＋Ｇ）または（Ｃｙ＋Ｍｇ）の連続した信号Ｓ１が出力
されて減算器２３に供給される（図５Ｂ，図６Ｂに図
示）。サンプルホールド回路２２からは、（Ｙｅ＋Ｍ
ｇ）または（Ｙｅ＋Ｇ）の連続した信号Ｓ２が出力され
て減算器２３に供給される（図５Ｃ，図６Ｃに図示）。

【００３６】減算器２３では信号Ｓ２より信号Ｓ１が減
算される。そのため、この減算器２３からは、それぞれ
赤色差信号Ｒ−Ｙ，青色差信号−（Ｂ−Ｙ）が線順次に
交互に出力される（図５Ｄ，図６Ｄに図示）。

【００３７】減算器２３より出力される色差信号は、直
接切換スイッチ２４のｂ側の固定端子および切換スイッ
チ２５のａ側の固定端子に供給されると共に、１水平期
間の遅延時間を有する遅延回路２６を介して切換スイッ
チ２４のａ側の固定端子および切換スイッチ２５のｂ側
の固定端子に供給される。

【００３８】切換スイッチ２４，２５の切り換えは、コ
ントローラ２７によって制御される。すなわち、減算器
２３より赤色差信号Ｒ−Ｙが出力される１水平期間はｂ
側に接続され、一方青色差信号−（Ｂ−Ｙ）が出力され
る１水平期間はａ側に接続される。なお、コントローラ
２７には、同期発生器１６より同期信号ＨＤ，ＶＤが基
準同期信号として供給されると共に、タイミング発生器
１４よりクロックＣＫ１が供給される。

【００３９】上述のように切換スイッチ２４，２５は切
り換えられるため、切換スイッチ２４からは各水平期間
で赤色差信号Ｒ−Ｙが出力され、切換スイッチ２５から
は各水平期間で青色差信号−（Ｂ−Ｙ）が出力される。

【００４０】ローパスフィルタ２０より出力される輝度
信号Ｙと、切換スイッチ２４，２５より出力される色差
信号（Ｒ−Ｙ），−（Ｂ−Ｙ）はエンコーダ２８に供給
される。このエンコーダ２８には同期発生器１６より複
合同期信号ＳＹＮＣ、ブランキング信号ＢＬＫ、バース
トフラグ信号ＢＦおよび色副搬送波信号ＳＣが供給され
る。

【００４１】エンコーダ２８では、周知のように輝度信
号Ｙに関しては同期信号ＳＹＮＣが付加され、色差信号
に関しては直角２相変調されて搬送色信号Ｃが形成され
ると共に、カラーバースト信号が付加される。そして、
これら輝度信号Ｙと搬送色信号Ｃとが加算されて、例え
ばＮＴＳＣ方式のカラービデオ信号ＳＣＶが形成され
る。

【００４２】エンコーダ２８より出力されるカラービデ
オ信号ＳＣＶは、直接切換スイッチ３１のａ側の固定端
子に供給されると共に、縦横変換回路３２を介して切換
スイッチ３１のｂ側の固定端子に供給される。そして、
切換スイッチ３１の出力信号が出力端子２９に導出され
る。

【００４３】切換スイッチ３１および縦横変換回路３２
にはコントローラ２７より制御信号ＳＩが供給され、切
換スイッチ３１の切り換えおよび縦横変換回路３２の動
作が制御される。すなわち、コントローラ２７に接続さ
れる変換設定スイッチ３３がオフのとき、切換スイッチ
３１はａ側に接続されると共に、縦横変換回路３２は非
動作状態となる。一方、設定スイッチ３３がオンのと
き、切換スイッチ３１はｂ側に接続されると共に、縦横
変換回路３２は動作状態となる。

【００４４】そのため、出力端子２９には、設定スイッ
チ３３がオフのときはエンコーダ２８からのカラービデ
オ信号ＳＣＶがそのまま導出され、一方、設定スイッチ
３３がオンのときは縦横変換回路３２からの画像の縦横
が変換されたカラービデオ信号ＳＣＶ′が導出される。

【００４５】また、エンコーダ２８からは白黒ビデオ信
号ＳＶ（同期信号ＳＹＮＣが付加された輝度信号Ｙ）が
出力され、この白黒ビデオ信号ＳＶは電子ビューファイ
ンダ３０に供給され、小型ＣＲＴに撮像画面が表示され
る。

【００４６】次に、縦横変換回路３２の詳細を説明す
る。この変換回路３２では、図８Ａに示すような画像
が、同図Ｂに示すような画像に変換される。この場合、
変換後の画像は、変換前の画像の全てを含んだものとさ
れる。

【００４７】このような変換をするために、以下のよう
な処理が行なわれる。

【００４８】図９に示すように、有効画面１００が水平
方向に４８０クロック分、垂直方向に２４０ライン／フ
ィールドに分割される。つまり、奇数フィールドのビデ
オ信号より有効画面１００を構成するａ11，ａ12，・・
・，ａnm，・・・，ａ240,480の４８０×２４０の画素
信号が順次サンプリングされると共に、偶数フィールド
のビデオ信号より有効画面１００を構成するｂ11，ｂ1
2，・・・，ｂnm，・・・，ｂ240,480の４８０×２４０
の画素信号が順次サンプリングされる。

【００４９】そして、奇数フィールドではａ11〜ａ240,
480の画素信号がメモリに書き込まれ、偶数フィールド
ではｂ11〜ｂ240,480の画像信号がメモリに書き込まれ
る。

【００５０】なお、有効画面比が８３．３％とすると、
１水平期間における書き込みクロックＷＣＬＫは、４８
０／０．８３３≒５７６個となる。図９において、Ｔは
クロック周期である。

【００５１】縦横変換をするには、有効画面１００の垂
直方向が２４０ライン／フィールドフレームであるの
で、水平方向の４８０クロック分から奇数フィールドお
よび偶数フィールドのそれぞれ２４０ラインが形成され
る。ここで、図１０Ａに示すように画面上で縦横の長さ
が等しくなる６クロック分×４ライン／フィールドの正
方形ブロックを考える。

【００５２】縦横変換に際して、偶数フィールドのビデ
オ信号の出力時においては第１、第３および第５のクロ
ックに対応する奇数、偶数フィールドの第１〜第４ライ
ンの画素信号［ａ41，ｂ41，・・・，ａ11，ｂ11］、
［ａ43，ｂ43，・・・，ａ13，ｂ13］および［ａ45，ｂ
45，・・・，ａ15，ｂ15］が読み出されて、それぞれ第
１、第２および第３ラインの信号とされると共に、奇数
フィールドのビデオ信号の出力時においては第２、第４
および第６のクロックに対応する奇数、偶数フィールド
の第１〜第４ラインの画素信号［ａ42，ｂ42，・・・，
ａ12，ｂ12］、［ａ44，ｂ44，・・・，ａ14，ｂ14］お
よび［ａ46，ｂ46，・・・，ａ16，ｂ16］が読み出され
て、それぞれ第１、第２および第３ラインの信号とされ
る。これにより８クロック分×３ライン／フィールドの
正方形ブロックが形成される（図１０Ｂに図示）。

【００５３】ここで、３ライン／フィールドに対応する
水平方向の時間は６Ｔ×３／４＝９Ｔ／２であるので、
正方形ブロックを構成するためには、読み出しクロック
ＲＣＬＫの周期は９Ｔ／１６とされる。

【００５４】有効画面１００は、６クロック分×４ライ
ン／フィールドの正方形ブロック（図１０Ａに図示）が
８０×６０個で構成されるが、各ブロックに対して上述
したように８クロック分×３ライン／フィールドの正方
形ブロック（同図Ｂに図示）に変換処理され、縦横変換
画像が形成される（図１１に図示）。

【００５５】読み出しクロックＲＣＬＫの周期が９Ｔ／
１６であるので、変換後の有効画面１００の水平方向の
クロック数は４８０Ｔ／（９Ｔ／１６）≒８５４個とな
る。そして、１水平期間におけるクロック数は、５７６
Ｔ／（９Ｔ／１６）＝１０２４個となる。

【００５６】図１２は、縦横変換回路３２の具体構成を
示す図である。

【００５７】同図において、入力端子５１に供給される
ビデオ信号ＳＣＶ（図１６Ａに図示）は輝度信号／色信
号の分離回路５２に供給される。分離回路５２で分離さ
れる輝度信号Ｙは、Ａ／Ｄ変換器５３でディジタル信号
に変換された後にフレームメモリ部５４に供給される。
図示せずも、Ａ／Ｄ変換器５３には書き込みクロック
（１水平期間で５７６クロック）ＷＣＬＫが供給され、
このクロックＷＣＬＫによって輝度信号Ｙのサンプリン
グが行なわれる。

【００５８】また、分離回路５２で分離される色信号Ｃ
は色復調器５５に供給されて復調され、赤色差信号Ｒ−
Ｙおよび青色差信号Ｂ−Ｙが取り出される。これら色差
信号Ｒ−Ｙ、Ｂ−ＹはＡ／Ｄ変換器５６でディジタル信
号に変換された後にフレームメモリ部５４に供給され
る。図示せずも、Ａ／Ｄ変換器５６には書き込みクロッ
クＷＣＬＫが供給され、このクロックＷＣＬＫによって
色差信号Ｒ−ＹおよびＢ−Ｙのサンプリングが交互に行
なわれる。

【００５９】また、入力端子５１に供給されるビデオ信
号ＳＣＶは、同期検出回路６２に供給される。同期検出
回路６２より出力される複合同期信号ＣＳＹＮＣ（図１
６Ｂに図示）、垂直同期信号ＶＤ（同図Ｃに図示）およ
び水平同期信号ＨＤ（同図Ｄに図示）は、コントローラ
６３に供給される。

【００６０】コントローラ６３によってフレームメモリ
部５４の動作が制御される。本例において、フレームメ
モリ部５４は、図１３に示すように構成される。

【００６１】図において、輝度信号Ｙは切換スイッチ１
０１の可動端子に供給される。この切換スイッチ１０１
のａ側の固定端子に得られる輝度信号Ｙは切換スイッチ
１０３の可動端子に供給される。この切換スイッチ１０
３のａ側の固定端子に得られる輝度信号ＹはメモリＭ１
に書き込み信号として供給されると共に、そのｂ側の固
定端子に得られる輝度信号ＹはメモリＭ２に書き込み信
号として供給される。

【００６２】また、切換スイッチ１０１のｂ側の固定端
子に得られる輝度信号Ｙは切換スイッチ１０５の可動端
子に供給される。この切換スイッチ１０５のａ側の固定
端子に得られる輝度信号ＹはメモリＭ３に書き込み信号
として供給されると共に、そのｂ側の固定端子に得られ
る輝度信号ＹはメモリＭ４に書き込み信号として供給さ
れる。

【００６３】また、色差信号Ｒ−Ｙ，Ｂ−Ｙは切換スイ
ッチ１０２の可動端子に供給される。この切換スイッチ
１０２のａ側の固定端子に得られる色差信号Ｒ−Ｙ，Ｂ
−Ｙはは切換スイッチ１０４の可動端子に供給される。
この切換スイッチ１０４のａ側の固定端子に得られる色
差信号Ｒ−Ｙ，Ｂ−ＹはメモリＭ１に書き込み信号とし
て供給されると共に、そのｂ側の固定端子に得られる色
差信号Ｒ−Ｙ，Ｂ−ＹはメモリＭ２に書き込み信号とし
て供給される。

【００６４】また、切換スイッチ１０２のｂ側の固定端
子に得られる色差信号Ｒ−Ｙ，Ｂ−Ｙは切換スイッチ１
０６の可動端子に供給される。この切換スイッチ１０６
のａ側の固定端子に得られる色差信号Ｒ−Ｙ，Ｂ−Ｙは
メモリＭ３に書き込み信号として供給されると共に、そ
のｂ側の固定端子に得られる色差信号Ｒ−Ｙ，Ｂ−Ｙは
メモリＭ４に書き込み信号として供給される。

【００６５】切換スイッチ１０１，１０２にはサブコン
トローラ１０７より切換制御信号ＷＣＴ１が供給される
（図１６Ｉに図示）。切換スイッチ１０１，１０２は、
各フィールドの前半期間（有効画面を構成する第１〜第
１２０ラインを含む）はａ側に接続され、その後半期間
（有効画面を構成する第１２１〜第２４０ラインを含
む）はｂ側に接続される。

【００６６】また、切換スイッチ１０３〜１０６にはサ
ブコントローラ１０７より切換制御信号ＷＣＴ２が供給
される（図１７Ｇに図示）。切換スイッチ１０３〜１０
６は、各ラインの前半期間（有効画面を構成する第１〜
第２４０の画素を含む）はａ側に接続され、その後半期
間（有効画面を構成する第２４１〜第４８０の画素を含
む）はｂ側に接続される。

【００６７】メモリＭ１〜Ｍ４は、それぞれ輝度信号Ｙ
および色差信号Ｒ−Ｙ，Ｂ−Ｙを１／４フレーム分だけ
書き込むことができる記憶容量を持っており、メモリＭ
１〜Ｍ４によってフレームメモリが構成される。メモリ
Ｍ１〜Ｍ４には、それぞれサブコントローラ１０７より
書き込みイネーブル信号、アウトプットイネーブル信
号、カラムアドレスおよびローアドレスが供給される。
なお、サブコントローラ１０７には、コントローラ２７
より書き込みクロックＷＣＬＫ、読み出しクロックＲＣ
ＬＫ、同期信号ＨＤ，ＶＤが供給される。

【００６８】また、メモリＭ１より読み出される輝度信
号Ｙは切換スイッチ１０８のａ側の固定端子に供給され
ると共に、このメモリＭ１より読み出される色差信号Ｒ
−Ｙ，Ｂ−Ｙは切換スイッチ１１０のａ側の固定端子に
供給される。また、メモリＭ２より読み出される輝度信
号Ｙは切換スイッチ１０９のａ側の固定端子に供給され
ると共に、このメモリＭ２より読み出される色差信号Ｒ
−Ｙ，Ｂ−Ｙは切換スイッチ１１１のａ側の固定端子に
供給される。

【００６９】また、メモリＭ３より読み出される輝度信
号Ｙは切換スイッチ１０８のｂ側の固定端子に供給され
ると共に、このメモリＭ３より読み出される色差信号Ｒ
−Ｙ，Ｂ−Ｙは切換スイッチ１１０のｂ側の固定端子に
供給される。また、メモリＭ４より読み出される輝度信
号Ｙは切換スイッチ１０９のｂ側の固定端子に供給され
ると共に、このメモリＭ４より読み出される色差信号Ｒ
−Ｙ，Ｂ−Ｙは切換スイッチ１１１のｂ側の固定端子に
供給される。

【００７０】切換スイッチ１０８より出力される輝度信
号Ｙは切換スイッチ１１２のａ側の固定端子に供給され
ると共に、切換スイッチ１０９より出力される輝度信号
Ｙは切換スイッチ１１２のｂ側の固定端子に供給され
る。この切換スイッチ１１２より出力される輝度信号Ｙ
がフレームメモリ部５４の出力とされる。また、切換ス
イッチ１１０より出力される色差信号Ｒ−Ｙ，Ｂ−Ｙは
切換スイッチ１１３のａ側の固定端子に供給されると共
に、切換スイッチ１１１より出力される色差信号Ｒ−
Ｙ，Ｂ−Ｙは切換スイッチ１１３のｂ側の固定端子に供
給される。この切換スイッチ１１３より出力される色差
信号Ｒ−Ｙ，Ｂ−Ｙがフレームメモリ部５４の出力とさ
れる。

【００７１】切換スイッチ１１２，１１３にはサブコン
トローラ１０７より切換制御信号ＲＣＴ１が供給される
（図１６Ｉに図示）。切換スイッチ１１２，１１３は、
各フィールドの前半期間（有効画面を構成する第１〜第
１２０ラインを含む）はａ側に接続され、その後半期間
（有効画面を構成する第１２１〜第２４０ラインを含
む）はｂ側に接続される。

【００７２】また、切換スイッチ１０８〜１１１にはサ
ブコントローラ１０７より切換制御信号ＲＣＴ２が供給
される（図１８Ｇに図示）。切換スイッチ１０８〜１１
１は、各フィールドのラインの前半期間（有効画面を構
成する第１〜第２４０の画素を含む）はａ側に接続さ
れ、その後半期間（有効画面を構成する第２４１〜第４
８０の画素を含む）はｂ側に接続される。

【００７３】図１４には、メモリＭ１〜Ｍ４にそれぞれ
書き込まれる画素信号を示している。各フィールドの前
半期間では切換スイッチ１０１，１０２がａ側に接続さ
れるため、メモリＭ１，Ｍ２に画素信号の書き込みが行
なわれる（図１６Ｅ参照）。

【００７４】そして、各ラインの前半期間では切換スイ
ッチ１０３〜１０６がａ側に接続され、メモリＭ１に
は、奇数フィールドの第１〜第１２０ラインの前半の画
素信号（ａ11〜ａ1,240、ａ21〜ａ2,240、・・・、ａ12
0,1〜ａ120,240）が書き込まれると共に、偶数フィール
ドの第１〜第１２０ラインの前半の画素信号（ｂ11〜ｂ
1,240、ｂ21〜ｂ2,240、・・・、ｂ120,1〜ｂ120,240）
が書き込まれる。

【００７５】一方、各ラインの後半期間では切換スイッ
チ１０３〜１０６がｂ側に接続され、メモリＭ２には、
奇数フィールドの第１〜第１２０ラインの後半の画素信
号（ａ1,241〜ａ1,480、ａ2,241〜ａ2,480、・・・、ａ
120,241〜ａ120,480）が書き込まれると共に、偶数フィ
ールドの第１〜第１２０ラインの後半の画素信号（ｂ1,
241〜ｂ1,480、ｂ2,241〜ｂ2,480、・・・、ｂ120,241
〜ｂ120,480）が書き込まれる。

【００７６】また、各フィールドの後半期間では切換ス
イッチ１０１，１０２がｂ側に接続されるため、メモリ
Ｍ３，Ｍ４に画素信号の書き込みが行なわれる（図１６
Ｇに図示）。

【００７７】そして、各ラインの前半期間では切換スイ
ッチ１０３〜１０６がａ側に接続され、メモリＭ３に
は、奇数フィールドの第１２１〜第２４０ラインの前半
の画素信号（ａ121,1〜ａ121,240、ａ122,1〜ａ122,24
0、・・・、ａ240,1〜ａ240,240）が書き込まれると共
に、偶数フィールドの第１２１〜第２４０ラインの前半
の画素信号（ｂ121,1〜ｂ121,240、ｂ122,1〜ｂ122,24
0、・・・、ｂ240,1〜ｂ240,240）が書き込まれる。

【００７８】一方、各ラインの後半期間では切換スイッ
チ１０３〜１０６がｂ側に接続され、メモリＭ４には、
奇数フィールドの第１２１〜第２４０ラインの後半の画
素信号（ａ121,241〜ａ121,480、ａ122,241〜ａ122,48
0、・・・、ａ240,241〜ａ240,480）が書き込まれると
共に、偶数フィールドの第１２１〜第２４０ラインの後
半の画素信号（ｂ121,241〜ｂ121,480、ｂ122,241〜ｂ1
22,480、・・・、ｂ240,241〜ｂ240,480）が書き込まれ
る。

【００７９】ここで、図１７図を使用して、書き込み時
におけるメモリＭ１〜Ｍ４のアドレス制御について述べ
る。図１７Ａはビデオ信号ＳＣＶ、同図Ｂは書き込みク
ロックＷＣＬＫを示している。各フィールドの前半期間
では、メモリＭ１に図１７Ｃに示す書き込みイネーブル
信号ＷＥ１が供給されると共に、メモリＭ２に同図Ｄに
示す書き込みイネーブル信号ＷＥ２が供給される。そし
て、各フィールドの後半期間では、メモリＭ３に同図Ｃ
に示すイネーブル信号ＷＥ１が供給されると共に、メモ
リＭ４に同図Ｄに示すイネーブル信号ＷＥ２が供給され
る。すなわち、イネーブル信号ＷＥ１によって、第７９
クロックから第３１８クロックまでで２４０クロック分
の書き込みが行なわれる。また、イネーブル信号ＷＥ２
によって、第３１９クロックから第５５８クロックまで
で２４０クロック分の書き込みが行なわれる。

【００８０】この場合、ロー（列）アドレスｎ（同図Ｅ
に図示）は、奇数フィールドでは第１、第２、・・・、
第１２０ラインおよび第１２１、第１２２、・・・、第
２４０ラインのそれぞれで、２，４，・・・，２４０に
変化するように制御され、偶数フィールドでは第１、第
２、・・・、第１２０ラインおよび第１２１、第１２
２、・・・、第２４０ラインのそれぞれで、１，３，・
・・，２３９に変化するように制御される。

【００８１】一方、カラム（行）アドレスは、各ライン
の第７９〜第３１８クロックおよび第３１９〜第５５８
クロックでそれぞれ１〜２４０に変化するように制御さ
れる（同図Ｆに図示）。

【００８２】また、上述したように画素信号が書き込ま
れたメモリＭ１〜Ｍ４より、以下のように画素信号の読
み出しが行なわれて縦横変換が行なわれる。すなわち、
各フィールドの前半期間ではメモリＭ３，Ｍ１より画素
信号の読み出しが行なわれる（図１６Ｆに図示）。

【００８３】そして、メモリＭ３より、奇数フィールド
の第１〜第１２０ラインの前半の画素信号としてａ240,
2〜ｂ121,2、ａ240,4〜ｂ121,4、・・・、ａ240,240〜
ｂ121,240の画素信号が読み出されると共に、偶数フィ
ールドの第１〜第１２０ラインの前半の画素信号として
ａ240,1〜ｂ121,1、ａ240,3〜ｂ121,3、・・・、ａ240,
239〜ｂ121,239の画素信号が読み出される。

【００８４】一方、メモリＭ１より、奇数フィールドの
第１〜第１２０ラインの後半の画素信号としてａ120,2
〜ｂ12、ａ120,4〜ｂ14、・・・、ａ120,240〜ｂ1,240
の画素信号が読み出されると共に、偶数フィールドの第
１〜第１２０ラインの後半の画素信号としてａ120,1〜
ｂ11、ａ120,3〜ｂ13、・・・、ａ120,239〜ｂ1,239の
画素信号が読み出される。

【００８５】また、各フィールドの後半期間ではメモリ
Ｍ４，Ｍ２より画素信号の読み出しが行なわれる（図１
６Ｈに図示）。

【００８６】そして、メモリＭ４より、奇数フィールド
の第１２１〜第２４０ラインの前半の画素信号としてａ
240,242〜ｂ121,242、ａ240,244〜ｂ121,244、・・・、
ａ240,480〜ｂ121,480の画素信号が読み出されると共
に、偶数フィールドの第１２１〜第２４０ラインの前半
の画素信号としてａ240,241〜ｂ121,241、ａ240,243〜
ｂ121,243、・・・、ａ240,479〜ｂ121,479の画素信号
が読み出される。

【００８７】一方、メモリＭ２より、奇数フィールドの
第１２１〜第２４０ラインの後半の画素信号としてａ12
0,242〜ｂ1,242、ａ120,244〜ｂ1,244、・・・、ａ120,
480〜ｂ1,480の画素信号が読み出されると共に、偶数フ
ィールドの第１２１〜第２４０ラインの後半の画素信号
としてａ120,241〜ｂ1,241、ａ120,243〜ｂ1,243、・・
・、ａ120,479〜ｂ1,479の画素信号が読み出される。

【００８８】ここで、図１８図を使用して、読み出し時
におけるメモリＭ１〜Ｍ４のアドレス制御について述べ
る。図１８Ａは複合同期信号ＣＳＹＮＣ、同図Ｂは読み
出しクロックＲＣＬＫを示している。各フィールドの前
半期間では、メモリＭ３に図１８Ｄに示すアウトプット
イネーブル信号ＯＥ１が供給されると共に、メモリＭ１
に同図Ｅに示すアウトプットイネーブル信号ＯＥ２が供
給される。そして、各フィールドの後半期間では、メモ
リＭ４に同図Ｄに示すイネーブル信号ＯＥ１が供給され
ると共に、メモリＭ２に同図Ｅに示すイネーブル信号Ｏ
Ｅ２が供給される。すなわち、イネーブル信号ＯＥ１に
よって、第３２７クロックから第５６６クロックまでで
２４０クロック分の読み出しが行なわれる。また、イネ
ーブル信号ＯＥ２によって、第５６７クロックから第８
０６クロックまでで２４０クロック分の読み出しが行な
われる。

【００８９】この場合、カラムアドレスｍ（同図Ｃに図
示）は、奇数フィールドでは第１、第２、・・・、第１
２０ラインおよび第１２１、第１２２、・・・、第２４
０ラインのそれぞれで、２，４，・・・，２４０に変化
するように制御され、偶数フィールドでは第１、第２、
・・・、第１２０ラインおよび第１２１、第１２２、・
・・、第２４０ラインのそれぞれで、１，３，・・・，
２３９に変化するように制御される。一方、ロウアドレ
スは、各ラインの第３２７〜第５６６クロックおよび第
５６７〜第８０６クロックでそれぞれ２４０〜１に変化
するように制御される（同図Ｆに図示）。

【００９０】図１５は、上述のメモリＭ１〜Ｍ４に対す
る書き込み方向（実線図示）および読み出し方向（二点
鎖線図示）を示している。図示のように書き込み方向と
読み出し方向とが直交するように制御されるため、縦横
の変換が行なわれる。なお、Ｈ（Ｗ），Ｖ（Ｗ）は書き
込み時における水平方向、垂直方向を示しており、Ｈ
（Ｒ），Ｖ（Ｒ）は読み出し時における水平方向、垂直
方向を示している。

【００９１】この場合、上述したように、メモリＭ１が
書き込み状態とされるときメモリＭ３が読み出し状態と
され、メモリＭ２が書き込み状態とされるときメモリＭ
１が読み出し状態とされ、メモリＭ３が書き込み状態と
されるときメモリＭ４が読み出し状態とされ、メモリＭ
４が書き込み状態とされるときメモリＭ２が読み出し状
態とされる。

【００９２】図１３において、切換スイッチ１０８〜１
１１は各ラインの前半期間ではｂ側に接続され、その後
半期間ではａ側に接続される。そして、各フィールドの
前半期間では切換スイッチ１１２，１１３がａ側に接続
されるため、この切換スイッチ１１２，１１３からはメ
モリＭ３，Ｍ１より読み出される輝度信号Ｙおよび色差
信号Ｒ−Ｙ，Ｂ−Ｙが出力される。一方、各フィールド
の後半期間では切換スイッチ１１２，１１３がｂ側に接
続されるため、この切換スイッチ１１２，１１３からは
メモリＭ４，Ｍ２より読み出される輝度信号Ｙおよび色
差信号Ｒ−Ｙ，Ｂ−Ｙが出力される。

【００９３】図１２に戻って、フレームメモリ部５４よ
り出力される縦横変換処理された輝度信号ＹはＤ／Ａ変
換器６４でアナログ信号に変換された後、加算器６５で
複合同期信号ＣＳＹＮＣが付加されて加算器６６に供給
される。また、フレームメモリ部５４より出力される縦
横変換処理された色差信号Ｒ−Ｙ，Ｂ−ＹはＤ／Ａ変換
器６７でアナログ信号に変換された後、色変調器６８に
供給されて周知の直角２相変調が行なわれ、色信号Ｃが
形成される。

【００９４】色変調器６８より出力される色信号Ｃは、
加算器６６に供給されて輝度信号Ｙと加算され、カラー
ビデオ信号が形成される。このカラービデオ信号はマス
キング回路６９に供給され、有効画面１００でフレーム
メモリ部５８，５９より信号が読み出されない期間（図
１１の斜線領域参照）は、信号レベルがペデスタルレベ
ルとなるようにマスキング処理される。この場合、コン
トローラ６３よりマスキング回路６９に、読み出し期間
とブランキング期間以外はハイレベルとなるマスク信号
ＳＭＳＫ（図１８Ｉに図示）が供給され、マスク信号Ｓ
ＭＳＫがハイレベルとなる期間では信号レベルがペデス
タルレベルとされる。なお、図１８Ｈはフレームメモリ
部５４の読み出し信号を示している。

【００９５】以上の動作によって、マスキング回路６９
からは、図８Ｂに示すように、ビデオ信号のない部分で
はマスキング処理されると共に、画像の縦横が変換され
たカラービデオ信号ＳＣＶ′が出力され（図１６Ｊ参
照）、出力端子７０に導出される。

【００９６】なお、上述せずもコントローラ６３にはコ
ントローラ２７（図２に図示）より制御信号ＳＩが供給
されて、上述したような縦横変換動作が制御される。す
なわち、変換設定スイッチ３３（図２に図示）がオンと
されるときのみ上述した変換動作が行なわれ、出力端子
７０にカラービデオ信号ＳＣＶ′が導出される。

【００９７】このように本例によれば、変換設定スイッ
チ３３をオンとすることで、縦横変換回路３２が変換動
作をすると共に、切換スイッチ３１がｂ側に接続される
ため、出力端子２９には画像の縦横が変換されたカラー
ビデオ信号ＳＣＶ′が導出される。そのため、縦長で撮
像しても、テレビモニタに表示される画像は横向きとな
ることはなく、良好な画像を得ることができる（図８Ｂ
参照）。

【００９８】また、縦横変換回路３２のフレームメモリ
部５４は、それぞれ１／４フレーム分の記憶容量を有す
る４個のメモリＭ１〜Ｍ４を使用して構成されるため、
例えばフレームメモリを２個使用して１フレーム毎に交
互に書き込み読み出しをするものに比べて半分のメモリ
容量で済み、安価に構成することができる。

【００９９】また、縦横変換回路３２のフレームメモリ
部５４を構成するメモリＭ１〜Ｍ４の記憶内容はフィー
ルド毎にその１／２（１フィールド分）が更新されるた
め、メモリＭ１〜Ｍ４より各フィールド毎に読み出され
る輝度信号Ｙ、色差信号Ｒ−Ｙ，Ｂ−Ｙはフィールド毎
の連続した時間情報を有するものとなり、自然な動きの
画像を得ることができる。

【０１００】なお、上述実施例においては、縦横変換回
路３２のフレームメモリ部５４を構成するメモリＭ１〜
Ｍ４の総容量を１フレーム分とし、奇数フィールドおよ
び偶数フィールドの双方を使用して変換後のビデオ信号
の各ラインの画素信号を形成するものであるが（図１０
Ａ、図１１参照）、Ｍ１〜Ｍ４の総容量を１フィールド
分とし、一方のフィールドのみを使用して変換後のビデ
オ信号の各ラインの画素信号を形成するようにしてもよ
い。その場合には、変換後のビデオ信号の各ラインの画
素信号の数が少なくなるため、解像度は劣化する。

【０１０１】また、上述実施例においては、フレームメ
モリ部５４を４個のメモリＭ１〜Ｍ４で構成したもので
あるが、これ以上の個数、例えば４の倍数のメモリで構
成することもできる。

【０１０２】また、上述した縦横変換回路３２における
書き込み、読み出しのタイミングおよびクロック速度は
一例であり、これに限定されるものではない。また、書
き込み時には、有効画面１００の水平方向を４８０クロ
ック分に分割したものであるが、これに限定されるもの
ではない。

【０１０３】さらに、上述実施例においては、縦横変換
回路をビデオカメラ部の出力側に付加したものである
が、例えばＶＴＲの再生出力側に付加して使用すること
もできる。これにより、縦長で撮像したビデオ信号の再
生時に縦横変換してテレビモニタに表示することができ
る。

【０１０４】

【発明の効果】この発明によれば、メモリより読み出さ
れるビデオ信号は、画像の縦横が変換されたものとなる
ため、例えばビデオカメラの出力側に付加することによ
り、縦長で撮像してもテレビモニタの表示画像が横向き
となることを回避できる。

【０１０５】また、複数のメモリ部でメモリを構成し、
一のメモリ部にビデオ信号を書き込むと同時に他のメモ
リ部よりビデオ信号を読み出すように制御するため、１
画面分（１フィールド分または１フレーム分）のメモリ
容量で縦横変換処理を行なうことができ、安価に構成で
きる。

【図面の簡単な説明】

【図１】実施例の外観を示す斜視図である。

【図２】ビデオカメラ部の構成を示すブロック図であ
る。

【図３】撮像素子のカラーコーディング模式図である。

【図４】撮像素子の水平出力レジスタの出力を示す図で
ある。

【図５】色信号処理の説明のための図である。

【図６】色信号処理の説明のための図である。

【図７】ズームドライバの構成を示す図である。

【図８】縦横変換の例を示す図である。

【図９】縦横変換処理（書き込み）の説明のための図で
ある。

【図１０】縦横変換処理の説明のための図である。

【図１１】縦横変換処理（読み出し）の説明のための図
である。

【図１２】縦横変換回路の具体構成を示すブロック図で
ある。

【図１３】フレームメモリ部の具体構成を示すブロック
図である。

【図１４】各メモリに書き込まれる画素信号を説明する
ための図である。

【図１５】各メモリに対する書き込みおよび読み出しの
方向を示す図である。

【図１６】垂直方向のタイミングチャートである。

【図１７】水平方向のタイミングチャート（書き込み）
である。

【図１８】水平方向のタイミングチャート（読み出し）
である。

【図１９】横長での撮像を説明するための図である。

【図２０】縦長での撮像を説明するための図である。

【符号の説明】

１ キャビネット ２，３ 撮像レンズ １２ ＣＣＤ固体撮像素子 １４ タイミング発生器 １６ 同期発生器 ２７，６３ コントローラ ２８ エンコーダ ２９，７０ 出力端子 ３０ 電子ビューファインダ ３１，１０１〜１０６，１０８〜１１３ 切換スイッチ ３２ 縦横変換回路 ３３ 変換設定スイッチ ５４ フレームメモリ部 ６９ マスキング回路 １０７ サブコントローラ Ｍ１〜Ｍ４ メモリ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ビデオ信号を画面単位で記憶するメモリ
   と、上記メモリに対する書き込み読み出しの方向を制御
   して画像の縦横を変換する制御手段とを備え、 上記メモリを複数のメモリ部で構成し、一のメモリ部に
   上記ビデオ信号を書き込むと同時に他のメモリ部より上
   記ビデオ信号を読み出すように制御することを特徴とす
   る縦横変換回路。