JP3244023U - パワー半導体デバイスおよびパワーモジュール - Google Patents

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Abstract

少なくとも１つの実施形態において、パワー半導体デバイス（１）は、半導体本体（２）と、半導体本体（２）にある保護層（３）と、を備え、保護層（３）は、最大０．１ｍＪ／ｍ２の表面エネルギーを有する材料を含み、保護層（３）は、保護層（３）の上から見て、少なくとも０．０４μｍおよび最大０．１ｍｍの特徴サイズ（Ｆ）を有する幾何学的構造（３３）を備える。

Description

パワー半導体デバイスが提供される。このようなパワー半導体デバイスを備えるパワーモジュールも提供される。
文献ＷＯ２００３／００１６１２Ａ１は、半導体チップが収容される凹部と、凹部内に設置された封止部材とを有するパッケージについて言及している。
文献ＥＰ１０１８１５８Ａ１は、疎水性ポリマーコーティングについて言及している。
文献Ｃ．Ｚｏｒｎ ａｎｄ Ｎ．Ｋａｍｉｎｓｋｉ、「Ａｃｃｅｌｅｒａｔｉｏｎ ｏｆ ｔｅｍｐｅｒａｔｕｒｅ ｈｕｍｉｄｉｔｙ ｂｉａｓ（ＴＨＢ）ｔｅｓｔｉｎｇ ｏｎ ＩＧＢＴ ｍｏｄｕｌｅｓ ｂｙ ｈｉｇｈ ｂｉａｓ ｌｅｖｅｌｓ」、２０１５ ＩＥＥＥ ２７ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ＆ＩＣ’ｓ（ＩＳＰＳＤ）、香港、２０１５、３８５～３８８ページ、ＤＯＩ：１０．１１０９／ＩＳＰＳＤ．２０１５．７１２３４７０、は、ＩＧＢＴモジュールに対する湿度の影響について言及している。
解決されるべき課題は、比較的高湿度環境下で動作可能なパワー半導体デバイスを提供することである。
この目的は、とりわけ、独立請求項に規定されるパワー半導体デバイスおよびパワーモジュールによって達成される。例示的なさらなる発展形態は、従属請求項の主題を構成する。
例えば、パワー半導体デバイスは、保護層が超疎水性であるように幾何学的構造を有する保護層を備える。したがって、電極間のパワー半導体デバイスの表面に沿った連続した水膜を回避することができ、その結果、パワー半導体デバイスの電気化学的劣化および損傷を低減または回避することができる。
少なくとも１つの実施形態では、パワー半導体デバイスは、半導体本体と、半導体本体にある保護層とを備える。保護層は、最大０．１ｍＪ／ｍ２の表面エネルギーを有する材料を含み、保護層は、保護層の上から見て、少なくとも０．０４μｍおよび最大０．１ｍｍの特徴サイズを有する幾何学的構造を備える。
例えば、表面エネルギーは、接触角計を使用することができる接触角実験によって決定される。表面エネルギーおよび／または接触角は、室温、すなわち３００Ｋおよび標準圧力、すなわち１０１３ｈＰａで測定することができる。例えば、表面エネルギーおよび／または接触角は、空気中で測定される。例えば、ポリテトラフルオロエチレン、略してＰＴＦＥは、１９ｍＪ／ｍ２の表面エネルギーを有し、ガラスは、特定のガラスに応じて約０．０８Ｊ／ｍ２の表面エネルギーを有し、炭酸カルシウムは、２３ｍＪ／ｍ２の表面エネルギーを有する。半導体本体に用いられ得る表面エネルギーの高い材料は、例えば、表面エネルギーが１．２Ｊ／ｍ２のシリコンである。
パワー半導体デバイスを製造する場合、いくつかの製造ステップおよび動作環境は、パワー半導体デバイスの性能に問題を引き起こす可能性がある。例えば、ダイシングおよびはんだ付けは、ダイヤモンドライクカーボン層、略してＤＬＣ層、またはポリイミド層、略してＰＩであり得るパッシベーション層に付着することができる多数の粒子を生成する。そのような粒子は、例えば、高温はんだ付け粒子の場合のように除去するのが非常に困難であり得る。
そのような粒子は、パワー半導体デバイスの阻止電圧を低下させる可能性があり、電気的終端の正確な機能を変える可能性があり、製造の歩留まりに影響を及ぼす可能性がある。例えば、バイポーラ金属酸化物半導体（ＢｉＭＯＳ）デバイスの場合、電気的終端に対する粒子の影響を低減するために、厚く高価なポリイミド層を使用することができる。
湿度もまた、パワー半導体デバイスおよびパワーモジュールにおいて問題である。例えば、単層電解液などの閉じた水膜の形成によって、カソードを意味する負極である活性領域のチップメタライゼーションと、アノードである正極であるチャネルストッパメタライゼーションとを連結し、腐食セルが構築され得る。相対湿度、略してＲＨ、を増加させると、水の追加の単層の蓄積を引き起こす可能性があり、したがって、吸着した水分膜の導電率を増加させる可能性がある。
半導体パッケージでは、水蒸気凝縮が腐食につながるため、湿度も懸念される。
幾何学的構造を有する保護層を有する本明細書に記載のパワー半導体デバイスによって、パワー半導体デバイスの製造および動作中の表面保護を達成することができる。保護層の低表面エネルギー材料とともに幾何学的構造は、超疎水性の表面を提供することができる。
超疎水性表面では、水滴は、その球形を保持しながらわずかな傾斜で前後に転がり、残留物を残すことなく汚れ粒子を収集および除去する。この効果は一般にロータスの葉から知られており、したがってロータス効果とも呼ばれる。ロータスの葉の超疎水性は、ナノスコープのワックス毛を有する微細なこぶの特別な階層的表面プロファイルに起因する。
さらに、パワー半導体デバイスのための保護層を製造するための方法が提供される。本方法は、幾何学的構造を有する保護層を適用することを含む。パターン化保護層は超疎水性であってもよい。さらに、本方法は、以下に記載される実施形態のいずれかの特徴による方法ステップを含むことができる。
したがって、本明細書に記載のパワー半導体デバイスの一態様は、パワー半導体デバイスおよびモジュールのコーティングまたはパッシベーション層の中、上、またはそこに特別にパターン化された表面を提供することである。表面は、例えば、周期的に構造化されてもランダムに構造化されてもよい微細パターン化構造を含むか、または微細パターン化構造からなり、例えば、０．０４μｍ～１００μｍの範囲の特徴サイズを有し、その結果、保護層によって超疎水性表面が生じる。
パワー半導体デバイスは、例えば、以下の群、すなわち、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、ゲートターンオフサイリスタ（ＧＴＯ）またはゲート転流サイリスタ（ＧＣＴ）のようなサイリスタ、ダイオードの群から選択されるデバイスである。例えば、半導体本体は、ＳｉＣ、Ｓｉ、ＧａＮ、または他のワイドバンドギャップ材料に基づくことができる。
例えば、パワー半導体デバイスは、シリコン絶縁ゲートバイポーラトランジスタ（Ｓｉ ＩＧＢＴ）または炭化ケイ素金属酸化物半導体電界効果トランジスタ（ＳｉＣ ＭＯＳＦＥＴ）などのトランジスタである。炭化ケイ素は、ケイ素と比較して、いくつかの利点を提供し、それらは、例えば、より高い効率、より高いスイッチング周波数およびより高い動作温度である。
ＭＯＳＦＥＴまたはＭＩＳＦＥＴは、ゲート、ソースおよびドレインである電極を意味する少なくとも３つの電気端子を備えることができる能動電子部品である。いくつかの設計では、バルクまたは基板である追加の端子は、パワー半導体デバイスの外部に導かれてもよく、パワー半導体デバイスを含む、またはパワー半導体デバイスである、チップの裏面に接続されてもよい。チップの裏面の電圧は、トランジスタ構造のチャネルに作用する追加の電界を生成するので、裏面端子の電圧を変化させると、ＭＯＳＦＥＴの閾値電圧がシフトする可能性がある。しかしながら、ほとんどの場合、基板はソースに内部接続される。
保護層から得られる超疎水性表面は、例えば、水噴霧ガンによる半導体本体の簡単で効果的な洗浄および粒子除去を可能にする。さらに、保護層は、例えば、太陽電池用途およびアンテナコーティングで実証されているように、湿度および腐食などの環境の影響からパワー半導体デバイスおよびパワーモジュールを保護する。超疎水性保護層は、水が表面を濡らさず、ダイシングおよびはんだ付けステップで生成された汚染粒子をすべて容易に除去するので、水スプレーで容易に洗浄することができる。これにより、製造プロセスにおける歩留まりを向上させることができる。したがって、本明細書に記載のパワー半導体デバイスは、製造コストを大幅に低減することができる。
さらに、いくつかの場合、保護層の表面は、強力な歩留まり悪化要因であるダイシングおよびはんだ付けステップによる、例えばパッシベーション層の自己洗浄および粒子の除去を可能にする。自己洗浄表面では、水滴は１０°未満の傾斜角で傾斜面上を移動することができる。水滴は、必ずしも滑らないが、転がることができ、転がるときに汚れを拾い上げることができる。
加えて、保護層は、パワー半導体デバイスに適用されるポリイミド層の厚さを低減することができ、またはそのような層の省略も可能であり、それによって製造コストを低減することができる。
少なくとも１つの実施形態によれば、パワー半導体デバイスは、少なくとも１０Ａまたは少なくとも５０Ａの電流に対して構成される。オプションとして、前記電流は最大５００Ａである。代替的または追加的に、パワー半導体デバイスは、少なくとも０．６ｋＶまたは少なくとも１．２ｋＶの電圧に対して構成される。オプションとして、前記電圧は最大６．５ｋＶであってもよい。
少なくとも１つの実施形態によれば、保護層は、半導体本体の上面を部分的にまたは完全に覆う。上面は、半導体本体の主面、すなわち、最大の面であってもよい。オプションとして、上面には、１つの電気接触領域または複数の電気接触領域が設けられる。少なくとも１つの電気接触領域は、例えば溶接またははんだ付けによって電気的に接続されるように構成される。上面は、少なくとも１つの電気接触領域とともに保護層によって完全に覆われることが可能であり、少なくとも１つの電気接触領域は、部分的に保護層によって覆われてもよい。
上面の上から見て、半導体本体のエッジ長さは、少なくとも１ｍｍおよび／または最大２ｃｍであってもよい。したがって、電気接触領域間の距離は、少なくとも０．５ｍｍおよび／または最大１．５ｃｍであってもよい。
少なくとも１つの実施形態によれば、保護層と清浄水との接触角は、空気中３００Ｋおよび１０１３ｈＰａで、少なくとも１５０°または少なくとも１６０°または少なくとも１７０°である。したがって、少なくとも通常の室温および圧力などの通常の圧力条件および温度の環境では、保護層は超疎水性の表面を提供することができる。例えば、清浄水は、脱イオン水または蒸留水を指す。
少なくとも１つの実施形態によれば、幾何学的構造は複数のピラーを備える。例えば、ピラーの高さは、ピラーの直径を少なくとも３０倍、または少なくとも５０倍、および／または最大３００倍、または最大２００倍超える。
少なくとも１つの実施形態によれば、ピラーの直径は、少なくとも５０ｎｍおよび／または最大２００ｎｍである。ピラーの断面が円形でない場合、直径は、４倍の断面積をπで割ったものの平方根として計算することができる。例えば、断面積は、円形または長方形または六角形または正方形である。ピラーは、角錐、角錐台、角柱または円錐形状であってもよい。
少なくとも１つの実施形態によれば、幾何学的構造は、１つの格子または複数の格子を備える。例えば、少なくとも１つの格子は壁によって形成される。上から見て、格子はハニカム形または長方形であってもよい。
少なくとも１つの実施形態によれば、少なくとも１つの格子の高さは、壁の幅を少なくとも５倍、または少なくとも１０倍、および／または最大２００倍、または最大１００倍、または最大５０倍超える。断面で見て、例えば、壁は、長方形、三角形、台形、または両凸形状であってもよい。
少なくとも１つの実施形態によれば、保護層はベース層を備える。例えば、ベース層は、空隙または孔のない連続した一体の層である。これは、例えば、ピラーおよび／または少なくとも１つの格子の領域に適用される。
ベース層およびピラーおよび／または少なくとも１つの格子が存在する場合、ベース層およびピラーおよび／または少なくとも１つの格子は、同じ材料であってもよいし、異なる材料であってもよい。例えば、ピラーおよび／または少なくとも１つの格子は、ベース層をエッチングすることによって生成され、ベース層は、保護層全体にわたって延びる連続層として残ることができる。
そうでなければ、ピラーおよび／または少なくとも１つの格子は、第１の層の真下の第２の層がエッチング停止層として機能することができるように、第１の層を完全にエッチングすることによって生成することができる。
少なくとも１つの実施形態によれば、保護層は、複数のスペーサ本体を備える。スペーサ本体は、ベース層上に適用することができる。例えば、スペーサ本体は、シリカのような材料の小球である。スペーサ本体の直径は、例えば、少なくとも５０ｎｍまたは０．５μｍ、および／または最大０．１ｍｍまたは最大１０μｍであってもよい。
少なくとも１つの実施形態によれば、保護層は、半導体本体上に直接適用される。この場合、保護層は電気的に絶縁性であり得る。すなわち、保護層は、半導体本体のためのパッシベーション層とすることができる。
少なくとも１つの実施形態によれば、保護層は、半導体本体から離れている。このため、保護層と半導体本体とは接触しない。例えば、少なくとも１つの電気的に絶縁性のパッシベーション層が、半導体本体と保護層との間に位置する。この場合、保護層は、別個のパッシベーション層と同様に電気的に絶縁性であってもよく、または保護層は導電性または半導電性であってもよい。
少なくとも１つの実施形態によれば、保護層は、少なくとも１つの有機材料を含むか、または少なくとも１つの有機材料からなる。例えば、保護層はＰＴＦＥまたはＰＩである。
少なくとも１つの実施形態によれば、保護層は、少なくとも１つの無機材料を含むか、または少なくとも１つの無機材料からなる。例えば、保護層はＳｉＯ２またはガラスである。
少なくとも１つの実施形態によれば、保護層は、フィールド酸化物（ＦＯＸ）層のパッシベーション層上に追加の層として設けられるように適合され、または保護層は、例えばポリイミド層上に追加の層として設けられるように適合される。ＦＯＸとして商業的に知られているメチルイソブチルケトン（ＭＩＢＫ）中のポリマー水素シルセスキオキサン（ＨＳＱ）溶液は、化学堆積によって得られる二酸化ケイ素の代替材料である。これにより、追加の保護層を有するにもかかわらず、部品を製造するための他のプロセスステップを変更する必要がない。したがって、追加の処理ステップのみが必要である。
少なくとも１つの実施形態によれば、パッシベーション層はパッシベーション酸化物層であり、保護層はエッチングまたはコーティングを使用することによって提供される。エッチングまたはコーティングは、プロセス条件を再現可能に設定することができる確立されたプロセスである。さらに、保護層をコーティングすることにより、追加の層として適用することができる。ベース層のような半導体デバイスの既存の機能層をエッチングすることにより、前記層に疎水性を提供することができる。
少なくとも１つの実施形態によれば、保護層は、スペーサ本体としてシリカスフィアなどのマイクロ要素を用いたエッチングまたはコーティングを使用することによってポリイミド層上に設けられる。シリカミクロスフィアおよびナノスフィアは、密な粒径分布を有するセラミック球状ビーズであり得る。これらは乾燥粉末として使用することができる。そのようなスペーサ本体は、化学的に安定であり、不活性であり、安全な材料である。
未処理シリカスフィアは、通常、親水性であり、負に帯電している。そのようなシリカスフィアを使用することのさらなる利点は、それらのパラメータが固定されておらず、スフィアが組み込まれるシステムの特性に応じて変化し得ることである。例えば、シリカスフィアは、制御された球形および均一な粒径を同時に達成しながら、非晶質シリカの本質的な特性を維持することを可能にする独自の技術を使用して製造することができる。
保護層にスペーサ本体を用いる場合、裸のスペーサ本体を用いることができる。そうでなければ、スペーサ本体は、スペーサ粒子の表面特性を調整するために少なくとも１つのコーティングを備えることができる。そのようなコーティングは、有機分子またはシランなどのＳｉ含有分子であり得る。
少なくとも１つの実施形態によれば、保護層は、ポリイミド層またはダイヤモンドライクカーボン（ＤＬＣ）層に設けられる。保護層は、パワー半導体デバイスに適用されるポリイミド層の厚さを低減し、またはそのような層の省略も提供し、それによって製造コストを低減する。
したがって、保護層は、ＰＩまたはＤＬＣからなることができ、またはＰＩまたはＤＬＣからなる層に適用することができる。ＰＩは、ポリスクシンイミド（ＰＳＩ）、ポリビスマレイミド（ＰＢＭＩ）、ポリイミドスルホン（ＰＩＳＯ）およびポリメタクリルイミド（ＰＭＩ）を含む。ジメチルホルムアミド（ＤＭＦ）、ジメチルアセトアミド（ＤＭＡｃ）またはＮ－メチル－２－ピロリドン（ＮＭＰ）溶媒に溶解したポリイミドは、コーティング剤としての使用に適し得る。ＤＬＣは、ダイヤモンドの特性を提供する非晶質炭素材料である。
少なくとも１つの実施形態によれば、幾何学的構造は規則的な様態である。例えば、幾何学的構造は、正六角形、三角形、正方形または長方形のパターンで適用される。例えば、幾何学的構造の周期性は、保護層全体にわたって最大１０％または最大２０％の公差で一定である。
少なくとも１つの実施形態によれば、幾何学的構造は不規則な様態である。したがって、幾何学的構造は、例えば、スペーサ本体をベース層上に散布することによってランダムに適用することができる。
少なくとも１つの実施形態によれば、特徴サイズは、少なくとも０．５μｍおよび最大３μｍ、または少なくとも０．５μｍおよび最大２μｍである。このような特徴サイズにより、保護層の構造は、通常の条件下での水滴よりも小さい。したがって、このような構造は超疎水性表面に寄与する。
パワーモジュールがさらに提供される。パワーモジュールは、上述の実施形態の少なくとも１つに関連して示されるようなパワー半導体デバイスを備えてもよい。したがって、パワー半導体デバイスの特徴は、パワーモジュールについても開示され、逆もまた同様である。
少なくとも１つの実施形態では、パワーモジュールは、１つまたは複数のパワー半導体デバイスと、少なくとも１つのパワー半導体デバイスが搭載されるベースプレートと、少なくとも１つのパワー半導体デバイスの保護層と直接接触するカプセル化層とを備える。
例えば、ベースプレートは、リードフレーム、回路基板またはヒートシンクである。ベースプレートは、少なくとも１つのパワー半導体デバイスを電気的に接続するための電気配線を備えることができる。
例えば、カプセル化層は、少なくとも１つのパワー半導体デバイスを湿度などの環境の影響から保護するために、少なくとも１つのパワー半導体デバイスの周りに外殻を形成する。カプセル化層は疎水性であってもよい。例えば、カプセル化層はエポキシまたはポリシロキサンである。
少なくとも１つの実施形態によれば、カプセル化層は、少なくとも１つの亀裂によって遮断される。亀裂（単数または複数）のために、保護層はカプセル化層のない場所にある。したがって、少なくとも１つの亀裂では、湿度が保護層に達する可能性がある。したがって、保護層がなければ、パワー半導体デバイスの金属部品の腐食の増加をもたらし得る水膜が生じる可能性がある。
パワー半導体デバイスは、例えば、ハイブリッド自動車やプラグイン電気自動車等において、バッテリからの直流電流を電動機の交流電流に変換する車両のパワーモジュール用である。
製造方法がさらに提供される。本方法は、上述の実施形態の少なくとも１つに関連して示されるようなパワー半導体デバイスを製造するために使用されてもよい。したがって、パワー半導体デバイスおよびパワーモジュールの特徴は、本方法についても開示され、逆もまた同様である。
少なくとも１つの実施形態では、本方法は、ダイシングおよびはんだ付けの少なくとも一方を含む。ダイシングは、ウェハの処理後にダイが半導体材料のウェハから分離されるプロセスである。ダイシングプロセスは、スクライビングおよび切断、機械的ソーイングまたはレーザ切断を含むことができる。本方法によるプロセスステップは、パワー半導体デバイスの性能に対する損害を著しく低減し、またはなくして実行することができる。最終試験で選別しなければならないピースが少ないため、製造コストを大幅に削減することができる。また、保護層の効果により、パワー半導体デバイスの非常に容易な洗浄が可能である。
少なくとも１つの実施形態によれば、保護層は、ダイシング前、はんだ付け前、またはウェハ上で実行されるすべてのプロセスステップの完了後のうちの少なくとも１つに適用される。「ウェハ上で実行されるすべてのプロセスステップの完了後」とは、例えば、パワー半導体デバイスを製造するためにウェハ上で実行されている任意のプロセスステップが完了していることを意味する。保護層を設けた後、ウェハを切り出すなどのさらなるステップを実行してもよい。
以下、図面を参照しながら、例示的な実施形態を用いて、パワー半導体デバイスおよびパワーについてより詳細に説明する。個々の図において同じ要素は、同じ参照番号で示される。しかしながら、要素間の関係は縮尺通りには示されておらず、むしろ個々の要素は、理解を助けるために誇張して示される場合がある。
本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略上面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略上面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略斜視図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略上面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略断面図である。 本明細書に記載のパワー半導体デバイスを備えるパワーモジュールの例示的な実施形態の概略断面図である。
図１は、パワー半導体デバイス１の例示的な実施形態を示す。パワー半導体デバイス１は、例えばＳｉＣに基づく半導体本体２を備える。半導体本体２の上面２１には、２つの電気接触領域２２が存在するが、上面２１に１つの電気接触領域２２のみが存在することも可能である。
さらに、オプションとして、半導体本体２の裏面２３に電気接触領域２４を設けることができ、裏面２３は、半導体本体２の上面２１から遠い側にある。例えば、電気接触領域２４は、裏面２３を完全に覆ってもよい。
さらに、パワー半導体デバイス１は、保護層３を備える。保護層３は、低表面エネルギーを有する材料であり、図１には示されていない構造化表面を有するので、保護層３は超疎水性を有することができる。電気接触領域２２とともに、保護層３は上面２１を完全に覆うことができ、保護層３は電気接触領域２２を部分的に覆うことができ、または電気接触領域２２と同一平面上で終端することができる。オプションとして、保護層３はまた、半導体本体２の側面を覆い、裏面２３は保護層３を含まなくてもよい。
図２～図１１には、保護層３の例示的な実施形態が示される。保護層３のこれらの例示的な実施形態はすべて、個別にまたは任意の組合せで、本明細書に記載のパワー半導体デバイス１に使用することができる。
図２および図３によれば、保護層３は、ピラー３４およびベース層３１を備える。すべてのピラー３４は、ベース層３１から始まり、半導体本体２から離れる方向を向いている。ピラー３４によって、幾何学的構造３３が実現される。
例えば、上面２１の上から見て、幾何学的構造３３の特徴サイズＦは、少なくとも０．０４μｍから最大０．１ｍｍ、例えば０．５μｍ～３μｍ（両端を含む）である。また、保護層３は、表面エネルギーの低い材料からなる。したがって、保護層３は、超疎水性であるパターン化表面を提供することができる。
例えば、保護層３は、ＰＩ、ＰＴＦＥ、ＤＬＣまたはＳｉＯ２である。したがって、超疎水性表面は、例えばＰＴＦＥ膜を延伸することによって、低表面エネルギー材料から粗い表面を作ることによって実現することができる。
例えば、ピラー３４の直径Ｄは、少なくとも５０ｎｍかつ最大２００ｎｍである。追加的または代替的に、幾何学的構造３３の高さＨは、３μｍ～１５μｍ（両端を含む）であり、高さＨと直径Ｄとの比を、例えば５０～２００（両端を含む）の範囲に保持する。
したがって、表面の濡れは、キャシーバクスター状態での液滴核形成および半導体本体２から離れたピラー３４の頂部での成長から始まり得るので、超疎水性が維持される。例示的な特徴サイズＦ、すなわち幾何学的構造３３の周期は、高湿度環境における典型的な水滴よりも小さい。代替的または追加的に、ピラー３４間の間隔またはピラー３４間のトレンチの幅は、最大３μｍまたは最大５μｍであってもよい。例えば、前記間隔は、０．０４μｍ～１００μｍ（両端を含む）の範囲である。例えば、前記間隔は、０．５μｍ～２μｍ（両端を含む）である。
ピラー３４は、六角形のパターンで配置されてもよい。代替的または追加的に、ピラー３４は、上から見て円形の断面を有することができる。
図４を参照すると、ピラー３４が正方形の底面領域を有する直方体形状であることも可能である。この場合、ピラー３４は、正方形のパターンで配置されてもよい。
図３および図４では、幾何学的構造３３は規則的に設けられている。あるいは、幾何学的構造３３は、不規則でランダムに適用することもできる。
それ以外は、図１と同じことが図２～図４にも当てはまる。
図５によれば、幾何学的構造３３はまた、ピラー３４によって形成される。この場合、ピラー３４は円筒状であり、ピラー３４が点状の先端を有するように上部に向かって先細になっている。
それ以外は、図１～図４と同じことが図５にも当てはまる。
図６および図７では、幾何学的構造３３はピラー３４によって形成されず、格子３５によって形成される。したがって、格子３５は、壁によって形成され、例えば、六角形のパターンが形成される。あるいは、格子３５の壁は、三角または正方形のパターンを形成してもよく、図４も比較されたい。換言すれば、格子３５は、図２～図４に示すピラー３４のパターンのネガ型とみなすことができる。
図７から分かるように、壁は、上面２１に垂直な断面で見て、両凸形状であるように、半導体本体２から離れる方向に先細になっていてもよい。代替的に、壁は、例えば、断面で見て、長方形、ドーム状、台形または三角形の形状を有してもよい。
例えば、格子３５の壁は、上面２１に適用された共通のベース層３１から始まる。
オプションとして、幾何学的構造３３上に薄いコーティング３９があってもよい。例えば、コーティング３９の厚さは、少なくとも１つの単分子層または少なくとも３つの単分子層であり、および／または最大２０ｎｍまたは最大１０ｎｍである。コーティング３９は、例えば、フッ素化アルケンもしくはアルキル、またはシランもしくはシロキサンであってもよい。そのようなコーティング３９によって、幾何学的構造３３の表面特性を調整することができる。そのようなコーティングは、他のすべての例示的な実施形態にも存在し得る。
図１～図７の保護層３は、半導体本体２上に直接適用される。このような保護層３は、塗布やエッチングによって形成されてもよい。このような保護層３は、例えば、二酸化ケイ素のような酸化物または窒化アルミニウムのような窒化物からなる。しかしながら、これらの例示的な実施形態のすべてにおいて、オプションとして、半導体本体２と保護層３との間に少なくとも１つのパッシベーション層４が存在することができる（図８を参照）。このようなパッシベーション層４は、例えば、二酸化ケイ素のような酸化物または窒化アルミニウムのような窒化物からなる。２つ以上のパッシベーション層４が存在し得る。例えば、パッシベーション層４の厚さは、少なくとも２０ｎｍおよび／または最大０．２μｍである。
少なくとも１つのパッシベーション層４が存在する場合、保護層３は、ＰＩまたはＰＴＦＥのような有機材料であってもよい。
図８に示すように、オプションとして、保護層３は、幾何学的構造３３が始まる連続したベース層３１を備えることができる。そうでなければ、図９を参照すると、幾何学的構造３３がパッシベーション層４で直接開始し得るように、ベース層３１が存在する必要はない。図８および図９に示すベース層３１に関するこれらの２つの可能性は、他のすべての例示的な実施形態において実現することができる。
図８では、ピラー３４、または格子３５は、断面で見たときに台形形状であり得ることも示されている。したがって、ピラー３４および／または格子３５は、半導体本体２から離れる方向に狭くなってもよい。そのようなピラー３４および／またはそのような格子３５は、他のすべての例示的な実施形態にも存在することができる。
さらに、図９を参照すると、幾何学的構造３３よりも低い高さを有するさらなる構造３７が存在する可能性がある。そのようなさらなる構造３７は、保護層３の材料内の異なる結晶面と組み合わせたエッチングプロセスから生じ得る。そのようなさらなる構造３７は、他のすべての例示的な実施形態にも存在することができるが、いずれの場合も、幾何学的構造３３のみが存在してもよい。
それ以外は、図１～図８と同じことが図８および図９にも当てはまる。
図１０によれば、幾何学的構造３３は、共通のベース層３１上またはパッシベーション層４上に配置されたスペーサ本体３６によって実現される。この場合、ベース層３１が電気絶縁材料である場合、ベース層３１とパッシベーション層４とは実際には同じ層であってもよい。
例えば、スペーサ本体３６の直径は、少なくとも５０ｎｍおよび／または最大１μｍである。スペーサ本体３６は球形であってもよいが、ピラーのような他の形状も可能である。スペーサ本体３６は、不規則でランダムに分布してもよいが、例えば、ベース層３１および／またはパッシベーション層４を構造化することによって、または自己整合によって規則的に分布してもよい。
例えば、スペーサ本体３６は、シリカのような無機材料からなる。
そのようなスペーサ本体３６は、他のすべての例示的な実施形態の幾何学的構造３３にも使用することができる。したがって、それ以外は、図１～図９と同じことが図１０にも当てはまる。これに関連して、ピラー３４、少なくとも１つの格子３５および／またはスペーサ本体３６は、１つの保護層３に組み合わされてもよいことに留意されたい。
図１１には、幾何学的構造３３の効果が示されている。そのため、水滴９は保護層３との接触角が大きい。
幾何学的構造３３は、階層設計のものとすることができることに留意されたい（図１１の右側を参照）。すなわち、より大きな幾何学的構造３３に適用されるより小さな幾何学的構造３３が存在し得る。他のすべての例示的な実施形態においても同様である。
図１２には、パワーモジュール１０が示されている。パワーモジュール１０は、例えば、図１～図１１のうちの少なくとも１つのパワー半導体デバイス１を２つ備える。よりよく理解するために、幾何学的構造は誇張して大きく描かれている。
パワー半導体デバイス１は、パワー半導体デバイス１に電気的に接触する第１の電気配線７１を備えることができるベースプレート５上に配置することができる。さらに、パワー半導体デバイス１に接触する第２の電気配線７２、例えばボンドワイヤが存在することができる。
さらに、シリコーン樹脂またはエポキシのようなカプセル化層６がある。意図的には、カプセル化層６は、パワー半導体デバイス１をカプセル化する。しかしながら、パワーモジュール１０の動作中に亀裂８が発生し、水がパワー半導体デバイス１に到達する可能性がある。次いで解放された保護層３によって、例えば、連続した水膜が電気接触領域２２、２４を接続し得ることを回避することができ、パワーモジュール１０の劣化または故障のリスクを低減することができる。
したがって、超疎水性保護層３は、任意選択のパッシベーション層４の上に直接、例えばＳｉＯ２を含むフィールド酸化物（ＦＯＸ）層において、またはポリイミドもしくはＤＬＣ層において、パターン化されてもよい。この場合、比較的薄いポリイミド層をダイシングからの粒子として使用することができ、はんだ付けを水噴霧ガンで容易に除去することができる。
次いで、モジュール組立て後、カプセル化層６は、例えばシリコーンがＳｉＯ２によく付着するので、超疎水性の幾何学的構造３３を濡らし、完全にまたは部分的に充填することによって、改善された接着および機械的固定を有する。
保護層３を形成するさらなる可能性は、低表面エネルギーの材料で粗い表面を改質することである。機械的延伸、レーザ処理、プラズマ処理、または化学エッチング、リソグラフィ、ゾルゲル処理および溶液流延、層ごとおよびコロイド集合、電気／化学反応および堆積、エレクトロスピニングおよび化学気相堆積などの上述のものを含む、粗面を作製する多くの方法がある。保護層３を製造するために表面の化学的性質を改質するために使用することができるいくつかの方法もある。例えば、金とアルキルチオールとの間に共有結合を形成することができる。シランは、表面エネルギーを減少させるために使用することができる。
粗面を作製し、その後に表面化学を改質するための可能な技術は、エッチングおよびリソグラフィならびにゾルゲル処理、例えばコロイド状シリカ粒子、ならびに電気化学反応および堆積である。
なお、ここで説明する考案は、例示的な実施形態を用いて説明した内容に限定されるものではない。むしろ、本考案は、この特徴またはこの組合せ自体が請求項または例示的な実施形態において明示的に示されていなくても、特に請求項における特徴の任意の組合せを含む、任意の新規な特徴および特徴の任意の組合せを包含する。
参照符号のリスト
１ パワー半導体デバイス
２ 半導体本体
２１ 上面
２２ 上面の電気接触領域
２３ 裏面
２４ 裏面の電気接触領域
３ 保護層
３１ ベース層
３３ 幾何学的構造
３４ ピラー
３５ 格子
３６ スペーサ本体
３７ さらなる構造
３８ 空きスペース
３９ コーティング
４ パッシベーション層
５ ベースプレート
６ カプセル化層
７１ 第１の電気配線
７２ 第２の電気配線
８ 亀裂
９ 水
１０ パワーモジュール
Ｄ 直径
Ｆ 特徴サイズ
Ｈ 高さ
Ｗ 幅

Claims (15)

  1. パワー半導体デバイス（１）であって、
    －半導体本体（２）と、
    －前記半導体本体（２）にある保護層（３）と、
    を備え、
    －前記保護層（３）は、最大０．１ｍＪ／ｍ２の表面エネルギーを有する材料を含み、
    －前記保護層（３）は、前記保護層（３）の上から見て、少なくとも０．０４μｍおよび最大０．１ｍｍの特徴サイズ（Ｆ）を有する幾何学的構造（３３）を備える、パワー半導体デバイス（１）。
  2. －前記保護層（３）は、前記半導体本体（２）の主面である前記半導体本体（２）の上面（２１）を覆い、前記上面（２１）には、少なくとも１つの電気接触領域（２２）が設けられ、および、
    －前記保護層（３）と清浄水との接触角は、空気中３００Ｋおよび１０１３ｈＰａで、少なくとも１５０°である、
    の少なくとも一方である、先行する請求項に記載のパワー半導体デバイス（１）。
  3. 前記幾何学的構造（３３）は複数のピラー（３４）を備え、前記ピラー（３４）の高さ（Ｈ）は、前記ピラー（３４）の直径（Ｄ）を少なくとも３０倍および最大３００倍超える、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  4. 前記幾何学的構造（３３）は、壁によって形成された少なくとも１つの格子（３５）を備え、前記少なくとも１つの格子（３５）の高さ（Ｈ）は、前記壁の幅（Ｗ）を少なくとも５倍および最大２００倍超える、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  5. 前記保護層（３）はベース層（３１）を備え、複数のスペーサ本体（３６）が、前記ベース層（３１）上に適用される、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  6. －前記保護層（３）は、前記半導体本体（２）上に直接適用され、および、
    －前記保護層（３）は、電気的に絶縁性である、
    の少なくとも一方である、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  7. 前記保護層（３）は、前記半導体本体（２）から離れ、
    少なくとも１つの電気的に絶縁性の連続するパッシベーション層（４）が、前記半導体本体（２）と前記保護層（３）との間に位置する、請求項１～５のいずれか１項に記載のパワー半導体デバイス（１）。
  8. 前記保護層（３）は、少なくとも１つの有機材料を含むか、または少なくとも１つの有機材料からなる、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  9. 前記保護層（３）は、少なくとも１つの無機材料を含むか、または少なくとも１つの無機材料からなる、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  10. 前記幾何学的構造（３３）は規則的な様態である、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  11. 前記幾何学的構造（３３）は不規則な様態である、請求項１～９のいずれか１項に記載のパワー半導体デバイス（１）。
  12. 前記特徴サイズ（Ｆ）は、少なくとも０．５μｍおよび最大３μｍである、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  13. 前記パワー半導体デバイス（１）は、少なくとも１０Ａの電流および少なくとも０．６ｋＶの電圧に対して構成されるトランジスタである、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  14. －先行する請求項のいずれか１項に記載の少なくとも１つのパワー半導体デバイス（１）と、
    －前記少なくとも１つのパワー半導体デバイス（１）が搭載されるベースプレート（５）と、
    －前記保護層（３）と直接接触するカプセル化層（６）と、
    を備えるパワーモジュール（１０）。
  15. 前記保護層（３）が前記カプセル化層（６）のない場所にあるように、前記カプセル化層（６）は、少なくとも１つの亀裂（８）によって遮断される、先行する請求項に記載のパワーモジュール（１０）。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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WO2024095714A1 (ja) * 2022-11-04 2024-05-10 富士電機株式会社 半導体モジュール

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3684592A (en) * 1969-09-30 1972-08-15 Westinghouse Electric Corp Passivated surfaces and protective coatings for semiconductor devices and processes for producing the same
WO1999012201A1 (de) 1997-09-03 1999-03-11 Eupec Europäische Gesellschaft Für Leistungshalbleiter Mbh + Co. Kg Feuchtigkeitsschutz für boratglashalbleiterpassivierungsschichten
JP4130527B2 (ja) * 2000-12-13 2008-08-06 三菱電機株式会社 半導体装置
JP4010299B2 (ja) 2001-06-20 2007-11-21 日亜化学工業株式会社 半導体発光装置とその形成方法
KR100845744B1 (ko) * 2007-07-12 2008-07-11 한국과학기술연구원 초소수성 표면의 제조방법 및 이에 의하여 제조된 초소수성표면체
JP5782947B2 (ja) * 2011-09-15 2015-09-24 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
KR101316734B1 (ko) * 2012-02-06 2013-10-10 한국과학기술연구원 소수성 반사방지 기판 및 그 제조방법, 그를 포함하는 태양전지 모듈
WO2013163137A1 (en) * 2012-04-23 2013-10-31 Massachusetts Institute Of Technology Passivation technique for wide bandgap semiconductor devices

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