JP3243076U - ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造 - Google Patents

ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造 Download PDF

Info

Publication number
JP3243076U
JP3243076U JP2023001932U JP2023001932U JP3243076U JP 3243076 U JP3243076 U JP 3243076U JP 2023001932 U JP2023001932 U JP 2023001932U JP 2023001932 U JP2023001932 U JP 2023001932U JP 3243076 U JP3243076 U JP 3243076U
Authority
JP
Japan
Prior art keywords
bump
chip
layer
chip package
wire bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023001932U
Other languages
English (en)
Inventor
鴻棋 ▲ウ▼
俊栄 林
瑞庭 古
Original Assignee
華東科技股▲ふん▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華東科技股▲ふん▼有限公司 filed Critical 華東科技股▲ふん▼有限公司
Application granted granted Critical
Publication of JP3243076U publication Critical patent/JP3243076U/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02373Layout of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02375Top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05026Disposition the internal layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05083Three-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164Palladium [Pd] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48105Connecting bonding areas at different heights
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73207Bump and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造を提供する。【解決手段】チップパッケージの少なくとも1つのバンプは、特定の厚さを有する金属積層構造であり、各前記バンプの全体の厚さは4.5~20マイクロメートル(μm)に設定されているため、各前記バンプの構造強度が向上し、ワイヤボンディング(WireBonding)作業又は第1はんだ接合点の形成時に発生する正圧に耐え、前記チップの少なくとも1つの内部回路が前記正圧によって損傷されることがなく、各前記内部回路を前記チップの少なくとも1つのダイパッド(Die Pad)の下方に通過又は配置可能にする。製造側がチップの内部回路の設計を再調整しなければならず、製造コストが増加するという問題を効果的に解決し、製造側のコストを低減する。【選択図】図1

Description

本考案は、チップパッケージのバンプ構造に関し、特にワイヤボンディング耐性性を向上させるチップパッケージのバンプ構造に関する。
チップパッケージの分野では、チップパッケージと電子部材を電気的接続する場合、ワイヤボンディング(WireBonding)技術によって実現することができ、即ち、チップパッケージの各ダイパッドに1つのはんだ接合点を形成し、電子部材にもう1つのはんだ接合点を形成することで、チップパッケージ構造と電子部材を電気的に接続する。しかし、ワイヤボンディング作業が行われる場合、従来のチップパッケージ構造は、ワイヤボンディング作業又は前記はんだ接合点の形成時に発生する正圧を受けることが必須であり、チップの内部回路が正圧によって損傷し、内部回路をチップパッケージの各ダイパッドの下方に通過又は配置することが困難又は不可能であるため、製造側がチップの内部回路の設計を再調整する必要が生じ、製造コストの増加を招く。
そこで、製造業者がチップの内部回路を再調整することが容易でないという問題を解決するワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造を提供することが、現在の関連業界の喫緊の課題となっている。
特開平10-209370号公報
本考案の目的は、ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造を提供することであり、前記チップパッケージの少なくとも1つのバンプは、特定の厚さを有する金属積層構造であり、各前記バンプの全体の厚さは4.5~20マイクロメートル(μm)に設定されているため、各前記バンプの構造強度が向上し、ワイヤボンディング(WireBonding)作業又は第1はんだ接合点の形成時に発生する正圧に耐え、前記チップの少なくとも1つの内部回路が前記正圧によって損傷されることがなくさせ、各前記内部回路を前記チップの少なくとも1つのダイパッド(Die Pad)の下方に通過又は配置可能にさせ、製造側がチップの内部回路の設計を再調整しなければならず、製造コストが増加するという問題を効果的に解決する。
上記の目的を達成するために、本考案は、ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造を提供し、前記チップパッケージは、チップ、少なくとも1つの誘電層及び少なくとも1つのバンプを含み、前記チップは、第1面及び少なくとも1つの内部回路を有し、前記第1面には少なくとも1つのダイパッド(Die Pad)及び少なくとも1つの保護層が設けられ、前記チップは、ウェーハから分割して形成され、各前記誘電層は、前記チップの前記第1面を対応して覆うように設けられ、各前記誘電層は、少なくとも1つの開口を有し、各前記開口及び前記チップの各前記ダイパッドの位置に対応し、各前記バンプは、各前記誘電層の各前記開口内に設けられ、上向きに露出し、且つ各前記バンプは、層状積層構造体であり且つ前記チップの各前記ダイパッドの上面に電気的に接続するように設けられ、ワイヤボンディング(Wire Bonding)作業を行う場合、溶接ワイヤを使用して各前記バンプに第1はんだ接合点を形成し、電子部材上に第2はんだ接合点を形成し、前記チップパッケージを前記電子部材と電気的に接続させ、前記チップパッケージは、各前記バンプは、各前記ダイパッドの上面から上向きにニッケル(Ni)層と金(Au)層からなり且つ一定の厚みを有する金属積層構造体であり、各前記バンプの全体の厚さは4.5~20マイクロメートル(μm)に設定され、ワイヤボンディング作業又は前記第1はんだ接合点を形成する時に生成される正圧に耐えるように各前記バンプの構造強度を向上させ、前記チップの各前記内部回路に前記正圧によって損傷を受けることがなく、各前記内部回路を前記ダイパッドの下方に通過又は配置可能にさせるワイヤボンディング耐久性を向上させることを特徴とし、製造側のコストを効果的に低減する。
本考案の好適実施形態において、前記金(Au)層の各前記バンプ内に占める厚さは0.005~0.2マイクロメートル(μm)であり、残りの各前記バンプの厚さは、前記ニッケル(Ni)層の厚さである。
上記目的を達成するため、本考案は、更に、ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造を提供し、前記チップパッケージは、チップ、少なくとも1つの誘電層及び少なくとも1つのバンプを含み、前記チップは、第1面及び少なくとも1つの内部回路を有し、前記第1面には少なくとも1つのダイパッド(Die Pad)及び少なくとも1つの保護層が設けられ、前記チップは、ウェーハから分割されて形成され、各前記誘電層は、前記チップの前記第1面を対応して覆うように設けられ、各前記誘電層は、少なくとも1つの開口を有し、各前記開口及び前記チップの各前記ダイパッドの位置に対応し、各前記バンプは、各前記誘電層の各前記開口内に設けられ、上向きに露出し、且つ各前記バンプは、層状積層構造体であり且つ前記チップの各前記ダイパッドの上面に電気的に接続するように設けられ、ワイヤボンディング(Wire Bonding)作業を行う場合、溶接ワイヤを使用して各前記バンプに第1はんだ接合点を形成し、電子部材上に第2はんだ接合点を形成し、前記チップパッケージを前記電子部材と電気的に接続させ、各前記バンプは、各前記ダイパッドの上面から上向きにニッケル(Ni)層、パラジウム(Pd)層及び金(Au)層からなり且つ一定の厚みを有する金属積層構造体であり、各前記バンプの全体の厚さは4.5~20マイクロメートル(μm)に設定され、ワイヤボンディング作業又は前記第1はんだ接合点を形成する時に生成される正圧に耐えるように各前記バンプの構造強度を向上させ、前記チップの各前記内部回路に前記正圧によって損傷を受けることがなく、各内部回路を前記ダイパッドの下方に通過又は配置可能にさせるワイヤボンディング耐久性を向上させることを特徴とし、製造側のコストを効果的に低減する。
本考案の好適実施形態において、前記金(Au)層の各前記バンプ内に占める厚さは0.005~0.2マイクロメートル(μm)であり、前記パラジウム(Pd)層は、各前記バンプ内に占める厚さは、0.005~0.3マイクロメートル(μm)であり、残りの各前記バンプの厚さは、前記ニッケル(Ni)層の厚さである。
本考案のワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造は、前記チップパッケージの少なくとも1つのバンプが、特定の厚さを有する金属積層構造であり、各前記バンプの全体の厚さは4.5~20マイクロメートル(μm)に設定されているため、各前記バンプの構造強度が向上し、ワイヤボンディング(WireBonding)作業又は第1はんだ接合点の形成時に発生する正圧に耐え、前記チップの少なくとも1つの内部回路が前記正圧によって損傷されることがなくさせ、各前記内部回路を前記チップの少なくとも1つのダイパッド(Die Pad)の下方に通過又は配置可能にさせ、製造側がチップの内部回路の設計を再調整しなければならず、製造コストが増加するという問題を効果的に解決する。
本考案の第1実施形態の側面断面説明図である。 第1実施形態のチップのウェーハから分割された側面断面説明図である。 本考案の第2実施形態の側面断面説明図である。 第2実施形態のチップのウェーハから分割された側面断面説明図である。 第1実施形態のチップパッケージの側面断面説明図である。 第2実施形態のチップパッケージの側面断面説明図である。 図5の部分拡大説明図である。 図6の部分拡大説明図である。 本考案の内部回路の上面説明図である。 本考案のチップパッケージの上面説明図である。
図面と併せて、本考案の構造及びその技術的特徴を以下に詳しく説明するが、各図面は、本考案の構造関係及び関連機能を説明するものであるため、各図面中の各部材の寸法は、実際の割合に基づくものではなく、本考案を限定するものではない。
図1、図3、図5及び図6を参照し、本考案は、ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造を提供するものであり、前記チップパッケージ1、1aは、チップ10、少なくとも1つの誘電層20及び少なくとも1つのバンプ30を含む。前記チップ10は、第1面10a及び少なくとも1つの内部回路13を有し、前記第1面10aには、少なくとも1つのダイパッド(Die Pad)11及び少なくとも1つの保護層12が設けられ、前記チップ10は、ウェーハ2から分割して形成される(図2及び図4参照)。ここで、各前記誘電層20は、前記チップ10の前記第1面10a上を対応して覆うように設けられ、各前記誘電層20は、少なくとも1つの開口21を有し、且つ各前記開口21は、チップ10の各前記ダイパッド11と対応する。各前記バンプ30は、前記誘電層20の各前記開口21内に設けられ、上向きに露出し、且つ各前記バンプ30は、層状積層構造体であり、前記チップ10の各ダイパッド11の上面に電気的に接続するように設けられる。ワイヤボンディング(WireBonding)作用を行う場合、図1及び図3に示すように、溶接ワイヤ3によって各前記バンプ30上に第1はんだ接合部31が形成され、電子部材4上に第2はんだ接合点4aが形成され、図1及び図3に示すように、前記チップパッケージ1、1aと前記電子部材4とが電気的に接続される。
各前記内部回路13は、図9及び図10に示すように、アレイ領域(Array)13a、回路領域(Circuitryarea)13b又は回路セル(Cell)(図示せず)を含むが、これに限定するものではない。
本考案の各前記バンプ30の層状積層構造の構成材料又は成分の違いにより、図1及び図3に示すように、第1実施形態(前記チップパッケージ1)及び第2実施形態(前記チップパッケージ1a)にさらに分けることができる。前記チップ10及び各誘電層20は、第1実施形態(前記チップパッケージ1)又は第2実施形態(前記チップパッケージ1a)における構造又は技術的特徴において何れも同じである。
図1、図2、図5及び図7に示す実施形態は、本考案の第1実施形態(前記チップパッケージ1)であり、第1実施形態では、各前記バンプ30は、図1及び図5に示すように、各前記ダイパッド11の上面から上に向かって順にニッケル(Ni)層32と金(Au)層33を含んでなり、且つ一定の厚さを有する金属積層構造を有し、各前記バンプ30の全体の厚さは、図7に示されるように、4.5~20マイクロメートル(μm)に設定され、これにより、各前記バンプ30の構造的強度が増大し、ワイヤボンディング作業時又は前記第1はんだ接合点31を形成する時に発生する正圧N(図1参照)に耐え、前記チップ10の各前記内部回路13は正圧N(図1参照)によって損傷を受けることはなく、各前記内部回路13を図1及び図10に示すように、各前記ダイパッド11の下方に通過又は配置可能にさせる。
図7に示すように、各前記バンプ30に占める前記金(Au)層33の厚さは0.005~0.2マイクロメートル(μm)であるが、これに限定するものではなく、残りの各前記バンプ30の厚さは、前記ニッケル(Ni)層32の厚さであり、このような割合の分配は、高コストの前記金(Au)層33の使用量を低減し、各前記バンプ30が一定の構造強度を失うことを防ぐことができ、製造コストの削減に有利である。
図3、図4、図6及び図8に示す実施形態は、本考案の第2実施形態(前記チップパッケージ1a)であり、第2実施形態では、各前記バンプ30は、図3及び図6に示すように、各前記ダイパッド11の上面に上に向かって順にニッケル(Ni)層32、パラジウム(Pd)層34及び金(Au)層33を含んでなり、且つ一定の厚みを有する金属積層構造であり、ここで、各前記バンプ30の全体の厚さは、図8に示すように、4.5~20マイクロメートル(μm)に設定され、これにより、各前記バンプ30の構造的強度が増大し、ワイヤボンディング作業時又は前記第1はんだ接合点31の形成時に発生する正圧N(図3参照)に耐え、前記チップ10の各前記内部回路13は、正圧N(図3参照)によって損傷を受けることがなく、各前記内部回路13を図3及び図10に示すように、各前記ダイパッド11の下方に通過又は配置可能させる。
各前記バンプ30に占める前記金(Au)層33の厚さは、図8に示すように、0.005~0.2マイクロメートル(μm)であるが、これに限定するものではなく、各前記バンプ30に占める前記パラジウム(Pd)層34の厚さは、図8に示すように、0.005~0.3マイクロメートル(μm)であるが、これに限定するものではなく、残りの各前記バンプ30の厚さは、前記ニッケル(Ni)層32の厚さであり、このような割合の分配は、高コストの前記金(Au)層33の使用量を低減し、各前記バンプ30が一定の構造強度を失うことを防ぐことができ、製造コストの削減に有利である。
なお、本考案では好ましい実施例を前述の通り開示したが、これらは決して本考案に限定するものではなく、当該技術を熟知する者なら誰でも、本考案の精神と領域を脱しない均等の範囲内で各種の変動や潤色を加えることができることは勿論である。
1 チップパッケージ
1a チップパッケージ
10 チップ
10a 第1面
11 ダイパッド
12 保護層
13 内部回路
13a アレイ領域
13b 回路領域
20 誘電層
21 開口
30 バンプ
31 第1はんだ接合点
32 ニッケル層
33 金層
34 パラジウム層
2 ウェーハ
3 溶接ワイヤ
4 電子部材
4a 第2はんだ接合点

Claims (4)

  1. ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造であって、前記チップパッケージは、チップ、少なくとも1つの誘電層及び少なくとも1つのバンプを含み、前記チップは、第1面及び少なくとも1つの内部回路を有し、前記第1面には少なくとも1つのダイパッド(Die Pad)及び少なくとも1つの保護層が設けられ、前記チップは、ウェーハから分割して形成され、各前記誘電層は、前記チップの前記第1面を対応して覆うように設けられ、各前記誘電層は、少なくとも1つの開口を有し、各前記開口及び前記チップの各前記ダイパッドの位置に対応し、各前記バンプは、各前記誘電層の各前記開口内に設けられ、上向きに露出し、且つ各前記バンプは、層状積層構造体であり且つ前記チップの各前記ダイパッドの上面に電気的に接続するように設けられ、ワイヤボンディング(Wire Bonding)作業を行う場合、溶接ワイヤを使用して各前記バンプに第1はんだ接合点を形成し、電子部材上に第2はんだ接合点を形成し、前記チップパッケージを前記電子部材と電気的に接続させ、
    各前記バンプは、各前記ダイパッドの上面から上向きにニッケル(Ni)層と金(Au)層からなり且つ一定の厚みを有する金属積層構造体であり、各前記バンプの全体の厚さは4.5~20マイクロメートル(μm)に設定され、ワイヤボンディング作業又は前記第1はんだ接合点を形成する時に生成される正圧に耐えるように各前記バンプの構造強度を向上させ、前記チップの各前記内部回路に前記正圧によって損傷を受けることがなく、各前記内部回路を前記ダイパッドの下方に通過又は配置可能にさせるワイヤボンディング耐久性を向上させることを特徴とするチップパッケージのバンプ構造。
  2. 前記金(Au)層の各前記バンプ内に占める厚さは0.005~0.2マイクロメートル(μm)であり、残りの各前記バンプの厚さは、前記ニッケル(Ni)層の厚さである、請求項1に記載のチップパッケージのバンプ構造。
  3. ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造であって、前記チップパッケージは、チップ、少なくとも1つの誘電層及び少なくとも1つのバンプを含み、前記チップは、第1面及び少なくとも1つの内部回路を有し、前記第1面には少なくとも1つのダイパッド(Die Pad)及び少なくとも1つの保護層が設けられ、前記チップは、ウェーハから分割されて形成され、各前記誘電層は、前記チップの前記第1面を対応して覆うように設けられ、各前記誘電層は、少なくとも1つの開口を有し、各前記開口及び前記チップの各前記ダイパッドの位置に対応し、各前記バンプは、各前記誘電層の各前記開口内に設けられ、上向きに露出し、且つ各前記バンプは、層状積層構造体であり且つ前記チップの各前記ダイパッドの上面に電気的に接続するように設けられ、ワイヤボンディング(Wire Bonding)作業を行う場合、溶接ワイヤを使用して各前記バンプに第1はんだ接合点を形成し、電子部材上に第2はんだ接合点を形成し、前記チップパッケージを前記電子部材と電気的に接続させ、
    各前記バンプは、各前記ダイパッドの上面から上向きにニッケル(Ni)層、パラジウム(Pd)層及び金(Au)層からなり且つ一定の厚みを有する金属積層構造体であり、各前記バンプの全体の厚さは4.5~20マイクロメートル(μm)に設定され、ワイヤボンディング作業又は前記第1はんだ接合点を形成する時に生成される正圧に耐えるように各前記バンプの構造強度を向上させ、前記チップの各前記内部回路に前記正圧によって損傷を受けることがなく、各内部回路を前記ダイパッドの下方に通過又は配置可能にさせるワイヤボンディング耐久性を向上させることを特徴とするチップパッケージのバンプ構造。
  4. 前記金(Au)層の各前記バンプ内に占める厚さは0.005~0.2マイクロメートル(μm)であり、前記パラジウム(Pd)層は、各前記バンプ内に占める厚さは、0.005~0.3マイクロメートル(μm)であり、残りの各前記バンプの厚さは、前記ニッケル(Ni)層の厚さである、請求項3に記載のチップパッケージのバンプ構造。
JP2023001932U 2022-06-07 2023-06-05 ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造 Active JP3243076U (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW111121072A TWI819644B (zh) 2022-06-07 2022-06-07 增進打線接合承受力之晶片封裝的凸塊結構
TW111121072 2022-06-07

Publications (1)

Publication Number Publication Date
JP3243076U true JP3243076U (ja) 2023-08-02

Family

ID=87468657

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023001932U Active JP3243076U (ja) 2022-06-07 2023-06-05 ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造

Country Status (4)

Country Link
US (1) US20230395537A1 (ja)
JP (1) JP3243076U (ja)
KR (1) KR20230002362U (ja)
TW (1) TWI819644B (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6100569B2 (ja) * 2013-03-21 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW202349615A (zh) 2023-12-16
US20230395537A1 (en) 2023-12-07
TWI819644B (zh) 2023-10-21
KR20230002362U (ko) 2023-12-14

Similar Documents

Publication Publication Date Title
US8298947B2 (en) Semiconductor device having solder-free gold bump contacts for stability in repeated temperature cycles
US5793108A (en) Semiconductor integrated circuit having a plurality of semiconductor chips
JP3865055B2 (ja) 半導体装置の製造方法
JP6125332B2 (ja) 半導体装置
JP4635202B2 (ja) 両面電極パッケージの製造方法
JP2010529681A (ja) 集積回路のためのコンタクトパッドおよびコンタクトパッドの形成方法
CN107507809B (zh) 倒装芯片
TW201505145A (zh) 半導體裝置及其製造方法
JP6161380B2 (ja) 半導体装置の製造方法
JP2006134912A (ja) 半導体モジュールおよびその製造方法、ならびにフィルムインターポーザ
JP3243076U (ja) ワイヤボンディング耐久性を向上させるチップパッケージのバンプ構造
JP5621712B2 (ja) 半導体チップ
JP3833136B2 (ja) 半導体構造およびボンディング方法
JP4829853B2 (ja) 半導体pop装置
JP4602223B2 (ja) 半導体装置とそれを用いた半導体パッケージ
US20030127717A1 (en) Multi-chip stacking package
KR20110138788A (ko) 적층형 반도체 패키지
JP2010050288A (ja) 樹脂封止型半導体装置およびその製造方法
JP3243105U (ja) チップパッケージ構造
CN218333784U (zh) 增进打线接合承受力的芯片封装的凸块结构
JP4646789B2 (ja) 半導体装置
CN117293106A (zh) 增进打线接合承受力的芯片封装的凸块结构
JP2020031081A (ja) 半導体装置
JP3247728U (ja) プローブ検査作業時のダイのアルミニウムダイパッドの損傷を防ぐウエハパッケージ
JP3243078U (ja) ワイヤボンディング耐久性を向上させるチップパッケージ構造

Legal Events

Date Code Title Description
R150 Certificate of patent or registration of utility model

Ref document number: 3243076

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150