JP3236266B2 - Pattern formation method - Google Patents
Pattern formation methodInfo
- Publication number
- JP3236266B2 JP3236266B2 JP30572698A JP30572698A JP3236266B2 JP 3236266 B2 JP3236266 B2 JP 3236266B2 JP 30572698 A JP30572698 A JP 30572698A JP 30572698 A JP30572698 A JP 30572698A JP 3236266 B2 JP3236266 B2 JP 3236266B2
- Authority
- JP
- Japan
- Prior art keywords
- resist mask
- etching
- etched
- mask
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体素子用のパ
ターン形成方法に関し、パターン寸法を変化させて複雑
なパターンを簡便に形成するパターンの形成方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a pattern for a semiconductor device, and more particularly to a method of forming a complicated pattern by changing a pattern size.
【０００２】[0002]
【従来の技術】半導体装置の高集積化は、微細パターン
の形成手段であるフォトリソグラフィ技術とドライエッ
チング技術とに支えられて達成されてきた。しかし、こ
のようにして半導体装置が高性能化されてくると、その
製造工程が高度化し製造コストが増加するようになる。2. Description of the Related Art High integration of a semiconductor device has been achieved by a photolithography technique and a dry etching technique which are means for forming a fine pattern. However, as the performance of the semiconductor device becomes higher in this way, its manufacturing process becomes more sophisticated and the manufacturing cost increases.
【０００３】そこで、最近では半導体装置の製造コスト
を大幅に低減すべく、その製造工程を見直す動きが活発
になってきている。その１つが、従来の製造工程を短絡
させて全体の工程数を短縮させることである。このよう
にすることで、製造工程の高度化の中で、半導体装置の
製造コストの低減が可能になる。Therefore, recently, there has been an active movement to review the manufacturing process in order to greatly reduce the manufacturing cost of a semiconductor device. One of them is to shorten the total number of processes by shorting the conventional manufacturing process. By doing so, it becomes possible to reduce the manufacturing cost of the semiconductor device while the manufacturing process is advanced.
【０００４】以下、従来のパターンの形成方法として、
通常の配線の形成（以下、第１の従来例と記す）および
スタガ型の薄膜トランジスタ（ＴＦＴ）の製造（以下、
第２の従来例と記す）の場合を図に基づいて説明する。Hereinafter, as a conventional pattern forming method,
Formation of ordinary wiring (hereinafter, referred to as a first conventional example) and manufacture of a staggered thin film transistor (TFT) (hereinafter, referred to as a first conventional example)
The second case will be described with reference to the drawings.
【０００５】図４は、第１の従来例を説明するための配
線の製造工程順の断面図である。図４（ａ）に示すよう
に、例えば、絶縁基板１０１上にアルミ合金等の金属膜
１０２が形成される。ここで、金属膜１０２の膜厚は１
μｍ程度である。そして、この金属膜１０２上の所定の
領域に、公知のフォトリソグラフィ技術でもってレジス
トマスク１０３が形成される。FIG. 4 is a cross-sectional view illustrating a first conventional example in the order of manufacturing steps of wiring. As shown in FIG. 4A, for example, a metal film 102 such as an aluminum alloy is formed on an insulating substrate 101. Here, the thickness of the metal film 102 is 1
It is about μm. Then, a resist mask 103 is formed in a predetermined region on the metal film 102 by a known photolithography technique.
【０００６】次に、図４（ｂ）に示すように、レジスト
マスク１０３がエッチングのマスクにされ、金属膜１０
２が加工されて配線１０４が形成される。ここで、上記
のエッチングが通常のドライエッチングの場合には、形
成される配線の断面は垂直形状になる。あるいは、この
配線の断面は逆テーパー形状になりやすい。Next, as shown in FIG. 4B, the resist mask 103 is used as an etching mask to
2 is processed to form the wiring 104. Here, when the above-mentioned etching is a normal dry etching, the cross section of the formed wiring has a vertical shape. Alternatively, the cross section of this wiring is likely to have an inverted tapered shape.
【０００７】図５および図６は、第２の従来例を説明す
るためのスタガ型のＴＦＴの一部の製造工程の断面図で
ある。図５（ａ）に示すように、絶縁基板１０１上にア
モルファスシリコン膜１０５とｎ+ アモルファスシリコ
ン膜１０６とが積層して堆積される。FIG. 5 and FIG. 6 are cross-sectional views illustrating a manufacturing process of a part of a staggered TFT for explaining a second conventional example. As shown in FIG. 5A, an amorphous silicon film 105 and an n + amorphous silicon film 106 are stacked and deposited on an insulating substrate 101.
【０００８】次に、公知のフォトリソグラフィ技術で、
上記のｎ+ アモルファスシリコン膜１０６上に第１のレ
ジストマスク１０７，１０７ａが形成される。そして、
これらの第１のレジストマスク１０７，１０７ａがエッ
チングのマスクにされｎ+ アモルファスシリコン膜１０
６がドライエッチングされる。このようにして、図５
（ｂ）に示すように、ソース用オーミックコンタクト層
１０８とドレイン用オーミックコンタクト層１０９とが
形成される。Next, by a known photolithography technique,
First resist masks 107 and 107a are formed on n + amorphous silicon film 106 described above. And
Using these first resist masks 107 and 107a as etching masks, n + amorphous silicon film 10 is formed.
6 is dry etched. Thus, FIG.
As shown in (b), an ohmic contact layer for source 108 and an ohmic contact layer 109 for drain are formed.
【０００９】次に、図５（ｃ）に示すように、第１のレ
ジストマスク１０７，１０７ａとが被覆され、アモルフ
ァスシリコン膜１０５表面の一部が被覆されるようにし
て、公知のフォトリソグラフィ技術で第２のレジストマ
スク１１０が形成される。Next, as shown in FIG. 5C, the first resist masks 107 and 107a are covered, and a part of the surface of the amorphous silicon film 105 is covered. Thus, a second resist mask 110 is formed.
【００１０】次に、第２のレジストマスク１１０がエッ
チングマスクにされてアモルファスシリコン膜がエッチ
ングされ、図６（ａ）に示すように、アイランド層１１
１が形成される。そして、この第１のレジストマスク１
０７，１０７ａおよび第２のレジストマスク１１０が除
去される。このようにして、図６（ｂ）に示すように、
絶縁基板１０１上の所定の領域にＴＦＴ用のアイランド
層１１１およびソース用オーミックコンタクト層１０８
とドレイン用オーミックコンタクト層１０９が形成され
る。Next, the amorphous silicon film is etched by using the second resist mask 110 as an etching mask, and as shown in FIG.
1 is formed. Then, the first resist mask 1
07, 107a and the second resist mask 110 are removed. In this way, as shown in FIG.
The TFT island layer 111 and the source ohmic contact layer 108 are formed in predetermined regions on the insulating substrate 101.
And an ohmic contact layer for drain 109 are formed.
【００１１】これ以降の工程の説明は省略されるが、ゲ
ート絶縁膜、ゲート電極、ソース電極あるいはドレイン
電極等が形成されて、スタガ型のＴＦＴが形成されるこ
とになる。Although the description of the subsequent steps is omitted, a staggered TFT is formed by forming a gate insulating film, a gate electrode, a source electrode or a drain electrode, and the like.
【００１２】[0012]
【発明が解決しようとする課題】以上に説明した第１の
従来例において、通常のドライエッチングの場合には、
上述したように、配線の断面は垂直形状あるいは逆テー
パー形状になる。このために、配線が多層構造にされ、
下層の配線上に絶縁膜を介して上層の配線が形成される
場合には、下層の配線により形成される段部で上層の配
線の形成が難しくなる。In the first conventional example described above, in the case of ordinary dry etching,
As described above, the cross section of the wiring has a vertical shape or an inverted tapered shape. To this end, the wiring has a multilayer structure,
When an upper wiring is formed on a lower wiring via an insulating film, it is difficult to form an upper wiring in a step formed by the lower wiring.
【００１３】このような多層配線の形成では、下層の配
線の断面が順テーパー形状になることが望ましい。しか
し、上述した従来の技術では、エッチング工程が複雑に
なり製造コストが増加するようになる。In the formation of such a multilayer wiring, it is desirable that the cross section of the lower wiring has a forward tapered shape. However, in the above-described conventional technology, the etching process is complicated and the manufacturing cost is increased.
【００１４】また、第２の従来例では、スタガ型のＴＦ
Ｔの製造において、ソース用オーミックコンタクト層１
０８とドレイン用オーミックコンタクト層１０９の形成
およびアイランド層１１１の形成のために２回のフォト
リソグラフィ工程が必要になる。In the second conventional example, a staggered TF is used.
In the manufacture of T, the ohmic contact layer for source 1
Two photolithography steps are required for forming the ohmic contact layer 08 and the drain ohmic contact layer 109 and the island layer 111.
【００１５】本発明の目的は、複雑な形状のパターンを
簡便な工程で形成できたり、あるいは、フォトリソグラ
フィ工程を１／２に削減できるパターン形成方法を提供
することにある。An object of the present invention is to provide a pattern forming method capable of forming a pattern having a complicated shape by a simple process or reducing the number of photolithography steps to half.
【００１６】[0016]
【００１７】[0017]
【００１８】[0018]
【課題を解決するための手段】 このために 、本発明のパ
ターン形成方法は、半導体装置の製造工程において、第
２の被エッチング材料上に積層した第１の被エッチング
材料上に複数パターンのレジストマスクをエッチングマ
スクとして形成し前記第１の被エッチング材料に第１の
エッチングを施して前記第１の被エッチング材料をパタ
ーニングする工程と、前記第１のエッチング工程後に前
記レジストマスクを体積膨張させ前記複数パターンのレ
ジストマスクを合体させて１つのパターンのレジストマ
スクにする工程と、前記合体した１つのパターンのレジ
ストマスクをエッチングマスクにして前記第２の被エッ
チング材料に第２のエッチングを施し前記第２の被エッ
チング材料をパターニングする工程とを含む。 For this purpose, a method of forming a pattern according to the present invention provides a method of manufacturing a semiconductor device, comprising the steps of: forming a plurality of resist patterns on a first material to be etched laminated on a second material to be etched; Forming a mask as an etching mask, performing a first etching on the first material to be etched, and patterning the first material to be etched, and expanding the volume of the resist mask after the first etching process. Combining a plurality of resist masks into a single resist mask, and using the combined single resist mask as an etching mask, performing a second etching on the second material to be etched. Patterning the second material to be etched.
【００１９】ここで、上述したレジストマスクの体積膨
張をレジストマスクの有機シラン溶液中への浸漬あるい
は有機シラン蒸気中への曝露によるレジストマスクのシ
リル化で行うようにする。あるいは、前記シリル化を行
う前工程で前記レジストマスクを有機溶剤中に浸漬しシ
リル化を促進させるようにする。Here, the volume expansion of the resist mask is performed by dipping the resist mask in an organic silane solution or exposing the resist mask to an organic silane vapor to silylate the resist mask. Alternatively, the resist mask is immersed in an organic solvent in a step before the silylation to promote the silylation.
【００２０】更には、前記第１のエッチングを前記レジ
ストマスクが低温になるように冷却したドライエッチン
グで行うようにする。Further, the first etching is performed by dry etching in which the resist mask is cooled to a low temperature.
【００２１】このように、半導体装置の製造工程の中で
一度エッチングマスクに使用したレジストマスクを体積
膨張させることで、別のエッチングマスクを形成する。
このようにして、１回のフォトリソグラフィ工程で被エ
ッチング材料に２種類のパターンが形成できる。In this manner, another etching mask is formed by expanding the volume of the resist mask used as an etching mask once in the manufacturing process of the semiconductor device.
In this way, two types of patterns can be formed on the material to be etched in one photolithography step.
【００２２】このために、半導体装置の製造工程が大幅
に簡略化されその製造コストが大幅に低減するようにな
る。Therefore, the manufacturing process of the semiconductor device is greatly simplified, and the manufacturing cost is greatly reduced.
【００２３】[0023]
【発明の実施の形態】次に、初めに本発明を説明するた
めの参考例を図１に基づいて説明する。ここで、図１は
本発明の配線パターンの製造工程順の断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, the present invention will be described first.
A reference example will be described with reference to FIG. Here, FIG. 1 is a sectional view of a wiring pattern according to the present invention in the order of manufacturing steps.
【００２４】図１（ａ）に示すように、従来の技術で説
明したのと同様に、絶縁基板１上にアルミ・銅合金の金
属膜２が形成される。ここで、金属膜２の膜厚は１μｍ
程度である。そして、この金属膜２上の所定の領域に、
公知のフォトリソグラフィ技術でもってレジストマスク
３が形成される。As shown in FIG. 1A, a metal film 2 of an aluminum / copper alloy is formed on an insulating substrate 1 in the same manner as described in the prior art. Here, the thickness of the metal film 2 is 1 μm.
It is about. Then, in a predetermined region on the metal film 2,
The resist mask 3 is formed by a known photolithography technique.
【００２５】次に、図１（ｂ）に示すように、レジスト
マスク３がエッチングのマスクにされ、金属膜２に第１
のエッチングが施されて第１の順テーパー層４が形成さ
れる。ここで、上記のエッチングは、塩素、酸素等を反
応ガスとするプラズマエッチングで行われる。この場合
には、形成される配線の断面は順テーパ形状になる。Next, as shown in FIG. 1B, the resist mask 3 is used as an etching mask, and the first
Is applied to form the first forward tapered layer 4. Here, the above-described etching is performed by plasma etching using chlorine, oxygen, or the like as a reaction gas. In this case, the cross section of the formed wiring has a forward tapered shape.
【００２６】次に、図１（ｂ）に示した第１の順テーパ
ー層４の形成後、レジストマスク３が絶縁基板１と共に
シリル化剤である有機シラン溶液中に浸漬される。ある
いは、レジストマスク３が有機シラン蒸気中に曝され
る。このようにして、レジストマスク３がシリル化され
る。このシリル化の処理により、レジストマスク３が膨
潤し体積膨張して、図１（ｃ）に示すように、膨潤した
レジストマスク５が形成される。このシリル化で、膨潤
したレジストマスク５のパターン幅はレジストマスク３
のパターン幅より大きくなる。ここで、シリル化剤とし
てシラザン等が用いられる。Next, after forming the first forward tapered layer 4 shown in FIG. 1B, the resist mask 3 is immersed together with the insulating substrate 1 in an organic silane solution as a silylating agent. Alternatively, the resist mask 3 is exposed to an organic silane vapor. Thus, the resist mask 3 is silylated. The silylation process causes the resist mask 3 to swell and expand in volume, forming a swollen resist mask 5 as shown in FIG. The pattern width of the resist mask 5 swollen by this silylation is adjusted to the resist mask 3
Pattern width. Here, silazane or the like is used as a silylating agent.
【００２７】次に、この膨潤したレジストマスク５がエ
ッチングのマスクにされ、残存する金属膜２に第２のエ
ッチングが施されて第２の順テーパー層６が形成され
る。この場合も、塩素、酸素等を反応ガスとするプラズ
マエッチングで行われる。そして、形成される配線７の
断面は一部階段状に形成されるが、全体的には順テーパ
形状になる。Next, the swollen resist mask 5 is used as an etching mask, and the remaining metal film 2 is subjected to a second etching to form a second forward tapered layer 6. Also in this case, plasma etching using chlorine, oxygen, or the like as a reaction gas is performed. The cross section of the formed wiring 7 is partially formed in a step shape, but has a forward tapered shape as a whole.
【００２８】上記の第１のエッチングでは、レジストマ
スク３が構造的に変化しないようにするのがよい。そこ
で、第１のエッチング中にレジストマスク３が加熱され
ないエッチング条件に設定されるのが好ましい。例え
ば、第１のエッチング中は絶縁基板１は零度以下の低温
に冷却保持される。このようにすれば、レジストマスク
３の熱による構造変化が抑制される。In the above-mentioned first etching, it is preferable that the resist mask 3 is not structurally changed. Therefore, it is preferable to set the etching conditions so that the resist mask 3 is not heated during the first etching. For example, during the first etching, the insulating substrate 1 is cooled and held at a low temperature of zero degree or less. In this way, a structural change of the resist mask 3 due to heat is suppressed.
【００２９】上記のシリル化は、レジストマスク３中に
入り込むシリコン原子が、レジストマスク３を構成する
有機ポリマー間に取り込まれて生じる。ここで、有機ポ
リマー間に架橋が少なく未結合部分が多くなるほど、シ
リコン原子がレジストマスク３に多く含有されるように
なる。そして、レジストマスク３の体積膨張が大きくな
る。上記の第１のエッチングでレジストマスク３が構造
的に変化しないようにするのはこの未結合部分を残存さ
せるためである。The above silylation occurs when silicon atoms entering the resist mask 3 are taken in between organic polymers constituting the resist mask 3. Here, as the number of unbonded portions increases as the number of crosslinks between the organic polymers decreases, more silicon atoms are contained in the resist mask 3. Then, the volume expansion of the resist mask 3 increases. The reason that the resist mask 3 is not structurally changed by the first etching is to leave the unbonded portion.
【００３０】更には、このシリル化を促進するために、
第１のエッチングの工程後、有機溶剤その中でも特にレ
ジストマスク中の感光基を溶出するような有機溶剤中に
上記レジストマスク３が浸漬される。このようなシリル
化促進処理が施されてから上記のシリル化がなされる
と、シリコン原子がレジストマスク３に更に多く含有さ
れるようになる。Further, in order to promote this silylation,
After the first etching step, the resist mask 3 is immersed in an organic solvent, particularly an organic solvent that elutes the photosensitive group in the resist mask. If the above silylation is performed after such a silylation promoting treatment is performed, the resist mask 3 contains more silicon atoms.
【００３１】従来の技術で、この第１のエッチング工程
で金属膜２が深さ方向に全てエッチングされて配線が形
成されると、その順テーパー形状により配線の上部のパ
ターン幅が異常に小さくなり、配線としての機能が損な
われるようになる。In the prior art, when the metal film 2 is entirely etched in the depth direction to form a wiring in the first etching step, the pattern width above the wiring becomes abnormally small due to the forward tapered shape. As a result, the function as a wiring is impaired.
【００３２】これに対して、本発明を説明するための参
考例では、簡便な方法でもって順テーパー構造の配線が
形成できるようになる。On the other hand, a reference for explaining the present invention will be described.
In the example , a wiring having a forward tapered structure can be formed by a simple method.
【００３３】次に、本発明の実施の形態を図２と図３に
基づいて説明する。ここで、図２および図３は本発明の
スタガ型のＴＦＴの一部の製造工程の断面図である。図
２（ａ）に示すように、第２の従来例と同様に、絶縁基
板１上に膜厚２００ｎｍのアモルファスシリコン膜８と
膜厚５０ｎｍのｎ+ アモルファスシリコン膜９とが積層
して堆積される。Next, the implementation of the embodiment of the present invention will be described with reference to FIGS. 2 and 3. Here, FIGS. 2 and 3 are sectional views showing a part of the manufacturing process of the staggered TFT of the present invention. As shown in FIG. 2A, as in the second conventional example, a 200 nm-thick amorphous silicon film 8 and a 50 nm-thick n + amorphous silicon film 9 are stacked and deposited on an insulating substrate 1. You.
【００３４】次に、フォトリソグラフィ技術で、上記の
ｎ+ アモルファスシリコン膜９上にレジストマスク１
０，１０ａが形成される。そして、これらのレジストマ
スク１０，１０ａがエッチングのマスクにされ第１のエ
ッチングが施されて、ｎ+ アモルファスシリコン膜９が
ドライエッチングされる。このようにして、図２（ｂ）
に示すように、ソース用オーミックコンタクト層１１と
ドレイン用オーミックコンタクト層１２とが形成され
る。Next, a resist mask 1 is formed on the n + amorphous silicon film 9 by photolithography.
0, 10a are formed. Then, first etching is performed using these resist masks 10 and 10a as etching masks, and the n + amorphous silicon film 9 is dry-etched. Thus, FIG.
As shown in FIG. 6, an ohmic contact layer 11 for source and an ohmic contact layer 12 for drain are formed.
【００３５】次に、参考例で説明したように、レジスト
マスク１０，１０ａが有機シラン溶液中に浸漬される。
あるいは、有機シラン蒸気中に曝される。このようにし
て、レジストマスク１０，１０ａがシリル化される。こ
のシリル化の処理により、レジストマスク１０，１０ａ
が体積膨張して、図２（ｃ）に示すように合体し、１つ
の膨潤したレジストマスク１３となる。この場合の膨潤
では、レジストマスク１０，１０ａの寸法は２倍以上に
なる。Next, as described in the reference example , the resist masks 10 and 10a are immersed in an organic silane solution.
Alternatively, it is exposed to organosilane vapor. Thus, the resist masks 10 and 10a are silylated. By the silylation process, the resist masks 10 and 10a are formed.
2 expands into a single, expanded resist mask 13 as shown in FIG. In the swelling in this case, the dimensions of the resist masks 10 and 10a are twice or more.
【００３６】ここで、このシリル化による体積膨張を促
進するために、上述したように第１のエッチングの工程
後、レジストマスク１０，１０ａ中の感光基を溶出する
トリクレンのような有機溶剤中にレジストマスク１０，
１０ａが浸漬される。Here, in order to promote the volume expansion due to the silylation, as described above, after the first etching step, the resist masks 10 and 10a are placed in an organic solvent such as trichlene which elutes the photosensitive groups. Resist mask 10,
10a is immersed.
【００３７】次に、膨潤したレジストマスク１３がエッ
チングマスクにされて第２のエッチングが施され、アモ
ルファスシリコン膜８がエッチングされる。このように
して、図３（ａ）に示すように、アイランド層１４が形
成される。そして、膨潤したレジストマスク１３が除去
され、図３（ｂ）に示すように、絶縁基板１上の所定の
領域にＴＦＴ用のアイランド層１４およびソース用オー
ミックコンタクト層１１とドレイン用オーミックコンタ
クト層１２が形成される。これ以降の工程の説明は第２
の従来例で説明した通りである。Next, second etching is performed using the swollen resist mask 13 as an etching mask, and the amorphous silicon film 8 is etched. Thus, the island layer 14 is formed as shown in FIG. Then, the swollen resist mask 13 is removed, and as shown in FIG. 3B, a predetermined area on the insulating substrate 1 is provided with a TFT island layer 14, a source ohmic contact layer 11, and a drain ohmic contact layer 12. Is formed. The subsequent steps are described in the second section.
This is as described in the related art.
【００３８】本発明の実施の形態では、従来の技術で２
回のフォトリソグラフィ工程が１回に削減されるように
なる。このようにして、スタガ型のＴＦＴの製造工程が
大幅に削減され、製造コストが低減するようになる。[0038] In the implementation of the embodiment of the present invention, 2 in the prior art
One photolithography step is reduced to one. In this way, the manufacturing steps of the staggered TFT are greatly reduced, and the manufacturing cost is reduced.
【００３９】上記の参考例では、第１のエッチングと第
２のエッチングで金属膜２がエッチングされる場合につ
いて説明されている。この場合はこのような方法に限定
されるものでない。ここで、被エッチング材料が、１種
類の金属膜２でなく、積層する２種類の被エッチング材
料で構成され、レジストマスク３でもって上記の積層膜
のうち上層の被エッチング材料がエッチングされ、膨潤
したレジストマスク５でもって下層の被エッチング材料
がエッチングされてもよい。この場合には、１回のフォ
トリソグラフィ工程でもって、２種類のパターンが形成
されることになる。In the above reference example , the case where the metal film 2 is etched by the first etching and the second etching is described. In this case, it is not limited to such a method. Here, the material to be etched is formed of two types of materials to be laminated, not one kind of metal film 2, and the material to be etched in the upper layer of the above-mentioned laminated film is etched by the resist mask 3, and swells. The underlying material to be etched may be etched with the resist mask 5 used. In this case, two types of patterns are formed by one photolithography process.
【００４０】また、上記の実施の形態では、レジストマ
スクの体積膨張のための膨潤化がレジストのシリル化で
行われているが、本発明はこの方法に限定されるもので
はない。その他、有機アミン系の溶剤でも行えることに
言及しておく。In the above embodiment, swelling for volume expansion of the resist mask is performed by silylation of the resist, but the present invention is not limited to this method. In addition, it should be noted that an organic amine-based solvent can be used.
【００４１】なお、実施の形態で説明したレジストマス
クは、ネガ型あるいはポジ型のいずれのレジストで形成
されていてもよい。Note that the resist mask described in the embodiment may be formed of either a negative type or a positive type resist.
【００４２】[0042]
【発明の効果】以上に説明したように本発明のパターン
形成方法では、半導体装置の製造工程の中で一度エッチ
ングマスクに使用したレジストマスクを膨潤等により体
積膨張させて別のエッチングマスクに変える。このよう
にすることで、１回のフォトリソグラフィ工程を通し
て、被エッチング材料に２種類のパターンが形成できる
ようになる。As described above, in the pattern forming method of the present invention, the resist mask used as an etching mask is expanded once by swelling or the like in the manufacturing process of the semiconductor device to change to another etching mask. In this manner, two types of patterns can be formed on the material to be etched through one photolithography process.
【００４３】このために、複雑な形状のパターンを簡便
な工程で形成できたり、あるいは、フォトリソグラフィ
工程を１／２に削減できるようになる。このようにし
て、半導体装置の製造工程が大幅に簡略化されその製造
コストが大幅に低減する。For this reason, a pattern having a complicated shape can be formed by a simple process, or the photolithography process can be reduced to half. Thus, the manufacturing process of the semiconductor device is greatly simplified, and the manufacturing cost is greatly reduced.
【図１】本発明での参考例を説明するための配線パター
ンの製造工程順の断面図である。FIG. 1 is a cross-sectional view of a wiring pattern for explaining a reference example of the present invention in the order of manufacturing steps.
【図２】本発明の実施の形態を説明するためのＴＦＴの
製造工程順の断面図である。It is a cross-sectional view of the order of manufacturing steps of the TFT for explaining the mode of implementation of the invention; FIG.
【図３】本発明の実施の形態を説明するためのＴＦＴの
製造工程順の断面図である。3 is a cross-sectional view of the order of manufacturing steps of the TFT for explaining the mode of implementation of the present invention.
【図４】第１の従来例を説明するための配線パターンの
製造工程順の断面図である。FIG. 4 is a cross-sectional view illustrating a first conventional example in the order of manufacturing steps of a wiring pattern.
【図５】第２の従来例を説明するためのＴＦＴの製造工
程順の断面図である。FIG. 5 is a cross-sectional view illustrating a second conventional example in the order of TFT manufacturing steps.
【図６】第２の従来例を説明するためのＴＦＴの製造工
程順の断面図である。FIG. 6 is a cross-sectional view illustrating a second conventional example in the order of manufacturing steps of a TFT.
１，１０１ 絶縁基板 ２，１０２ 金属膜 ３，１０，１０ａ，１０３ レジストマスク ４ 第１の順テーパー層 ５，１３ 膨潤したレジストマスク ６ 第２の順テーパー層 ７，１０４ 配線 ８，１０５ アモルファスシリコン膜 ９，１０６ ｎ+ アモルファスシリコン膜 １１，１２，１０８，１０９ オーミックコンタクト
層 １４，１１１ アイランド層 １０７，１０７ａ 第１のレジストマスク １１０ 第２のレジストマスクReference Signs List 1, 101 Insulating substrate 2, 102 Metal film 3, 10, 10a, 103 Resist mask 4 First forward tapered layer 5, 13 Swelled resist mask 6 Second forward tapered layer 7, 104 Wiring 8, 105 Amorphous silicon film 9, 106 n + amorphous silicon film 11, 12, 108, 109 Ohmic contact layer 14, 111 Island layer 107, 107a First resist mask 110 Second resist mask
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６２７Ｃ 29/786 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 G03F 7/26 513 G03F 7/38 512 H01L 21/027 H01L 21/3205 H01L 21/336 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 identification code FI H01L 21/336 H01L 29/78 627C 29/786 (58) Investigated field (Int.Cl. 7 , DB name) H01L 21/3065 G03F 7/26 513 G03F 7/38 512 H01L 21/027 H01L 21/3205 H01L 21/336
Claims (4)
被エッチング材料上に積層した第１の被エッチング材料
上に複数パターンのレジストマスクをエッチングマスク
として形成し前記第１の被エッチング材料に第１のエッ
チングを施して前記第１の被エッチング材料をパターニ
ングする工程と、前記第１のエッチング工程後に前記レ
ジストマスクを体積膨張させ前記複数パターンのレジス
トマスクを合体させて１つのパターンのレジストマスク
にする工程と、前記合体した１つのパターンのレジスト
マスクをエッチングマスクにして前記第２の被エッチン
グ材料に第２のエッチングを施し前記第２の被エッチン
グ材料をパターニングする工程と、を含むことを特徴と
するパターン形成方法。In a manufacturing process of a semiconductor device, a plurality of resist masks are formed as an etching mask on a first material to be etched laminated on a second material to be etched, and the first material to be etched is formed on the first material to be etched. Performing a first etching process to pattern the first material to be etched; and, after the first etching process, expanding the resist mask by volume and combining the plurality of resist masks into one resist mask. Performing a second etching on the second material to be etched by using the combined resist mask of one pattern as an etching mask, and patterning the second material to be etched. Pattern forming method.
トマスクの有機シラン溶液中への浸漬あるいは有機シラ
ン蒸気中への曝露によるレジストマスクのシリル化で行
うことを特徴とする請求項１記載のパターン形成方法。2. A dip or pattern formation according to claim 1, characterized in that in the silylation of the resist mask by exposure to an organic silane vapor into the resist in an organic silane solution volume expansion of the resist mask in the mask Method.
トマスクを有機溶剤中に浸漬しシリル化を促進するよう
にすることを特徴とする請求項２記載のパターン形成方
法。3. The pattern forming method according to claim 2 , wherein the resist mask is immersed in an organic solvent in a step before the silylation to promote the silylation.
スクが低温になるように冷却したドライエッチングで行
うことを特徴とする請求項２または請求項３記載のパタ
ーン形成方法。4. The method of claim 2 or claim 3 pattern forming method according the first of the resist mask etching and performing dry etching cooled so that a low temperature.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30572698A JP3236266B2 (en) | 1998-10-27 | 1998-10-27 | Pattern formation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30572698A JP3236266B2 (en) | 1998-10-27 | 1998-10-27 | Pattern formation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000133636A JP2000133636A (en) | 2000-05-12 |
| JP3236266B2 true JP3236266B2 (en) | 2001-12-10 |
Family
ID=17948615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30572698A Expired - Fee Related JP3236266B2 (en) | 1998-10-27 | 1998-10-27 | Pattern formation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3236266B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7972949B2 (en) | 2007-08-31 | 2011-07-05 | Nec Corporation | Electronic component and display device and a method of manufacturing the same |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW511147B (en) * | 2000-06-12 | 2002-11-21 | Nec Corp | Pattern formation method and method of manufacturing display using it |
| JP3616584B2 (en) * | 2000-06-12 | 2005-02-02 | 鹿児島日本電気株式会社 | Pattern forming method and display device manufacturing method using the same |
| US7008832B1 (en) | 2000-07-20 | 2006-03-07 | Advanced Micro Devices, Inc. | Damascene process for a T-shaped gate electrode |
| US6270929B1 (en) * | 2000-07-20 | 2001-08-07 | Advanced Micro Devices, Inc. | Damascene T-gate using a relacs flow |
| US6605519B2 (en) * | 2001-05-02 | 2003-08-12 | Unaxis Usa, Inc. | Method for thin film lift-off processes using lateral extended etching masks and device |
| JP4718725B2 (en) * | 2001-07-03 | 2011-07-06 | Ｎｅｃ液晶テクノロジー株式会社 | Manufacturing method of liquid crystal display device |
| TWI427682B (en) | 2006-07-04 | 2014-02-21 | Semiconductor Energy Lab | Method for manufacturing display device |
| US8048473B2 (en) | 2006-07-04 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| TWI412079B (en) | 2006-07-28 | 2013-10-11 | Semiconductor Energy Lab | Method for manufacturing display device |
| US7943287B2 (en) | 2006-07-28 | 2011-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| US7994021B2 (en) | 2006-07-28 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| TWI427702B (en) | 2006-07-28 | 2014-02-21 | Semiconductor Energy Lab | Method for manufacturing display device |
| KR101346246B1 (en) | 2006-08-24 | 2013-12-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Method for manufacturing display device |
| US8563431B2 (en) | 2006-08-25 | 2013-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7795154B2 (en) | 2006-08-25 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device that uses laser ablation, to selectively remove one or more material layers |
| US7736936B2 (en) | 2006-08-29 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming display device that includes removing mask to form opening in insulating film |
| US7651896B2 (en) | 2006-08-30 | 2010-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8148259B2 (en) | 2006-08-30 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP4919738B2 (en) | 2006-08-31 | 2012-04-18 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| JP5110830B2 (en) | 2006-08-31 | 2012-12-26 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| US7968453B2 (en) | 2006-10-12 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device, and etching apparatus |
| US7646015B2 (en) | 2006-10-31 | 2010-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device and semiconductor device |
| JP5205042B2 (en) | 2006-12-20 | 2013-06-05 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| US7960261B2 (en) | 2007-03-23 | 2011-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor |
-
1998
- 1998-10-27 JP JP30572698A patent/JP3236266B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7972949B2 (en) | 2007-08-31 | 2011-07-05 | Nec Corporation | Electronic component and display device and a method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000133636A (en) | 2000-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3236266B2 (en) | Pattern formation method | |
| JP3406302B2 (en) | Method of forming fine pattern, method of manufacturing semiconductor device, and semiconductor device | |
| KR100376628B1 (en) | Conductive Interconnect Structure in Integrated Circuit and Method of Forming Conductive Interconnect | |
| US6514672B2 (en) | Dry development process for a bi-layer resist system | |
| JP2004080033A (en) | Method of micropattern formation using silicon oxide film | |
| JP3660258B2 (en) | Fine resist pattern, method for forming fine pattern, and method for manufacturing semiconductor device | |
| US5922516A (en) | Bi-layer silylation process | |
| JP3462485B2 (en) | Method of forming fine resist pattern | |
| JP2932462B1 (en) | Surface patterning method for semiconductor manufacturing | |
| JP3441439B2 (en) | Method of forming fine resist pattern and method of manufacturing semiconductor device | |
| JPH08298314A (en) | Nonvolatile semiconductor memory and its manufacture | |
| KR0155787B1 (en) | Formation method of contact hole in semiconductor device | |
| KR950000090B1 (en) | Manufacturing method of semiconductor device | |
| JP2004228258A (en) | Method for manufacturing semiconductor device | |
| JP2913987B2 (en) | Method for manufacturing semiconductor device | |
| JP3453369B2 (en) | Method of forming fine pattern, method of manufacturing semiconductor device, and semiconductor device | |
| KR950009923A (en) | Method for manufacturing storage electrode of semiconductor device | |
| JPH05326503A (en) | Forming method of line pattern | |
| JP2000315646A (en) | Manufacture of semiconductor device | |
| JPS5861671A (en) | Preparation of semiconductor device | |
| JPH10221851A (en) | Pattern forming method | |
| JPS62202523A (en) | Manufacture of semiconductor device | |
| KR20000018720A (en) | Method of forming a pattern for a semiconductor device | |
| JP2003100754A (en) | Method for manufacturing wiring pattern, method for manufacturing semiconductor memory device and the same | |
| JPH0997836A (en) | Formation of contact hole |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010213 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010904 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |