JP2000315646A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、多層配線構造を有する半導体装置の
製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a multilayer wiring structure.
【０００２】[0002]
【従来の技術】従来、多層配線構造を有する半導体装置
の製造方法においては、電子線を照射するパターニング
工程において、露光すべき直下のパターンデータが示し
ている露光面積密度に応じて露光量を補正した露光手段
を実施することで、リソグラフィーパターンを形成して
きた。2. Description of the Related Art Conventionally, in a method of manufacturing a semiconductor device having a multilayer wiring structure, in a patterning step of irradiating an electron beam, an exposure amount is corrected in accordance with an exposure area density indicated by pattern data immediately below to be exposed. The lithography pattern has been formed by implementing the exposing means.
【０００３】図３は、従来の半導体装置の製造方法を説
明するための図であって、多層配線構造を示した製造工
程順の平面図である。図４は、従来の半導体装置の製造
方法を説明するための図であって、多層配線構造を示し
た製造工程順の断面図である。図３に示す（ａ），
（ｂ），（ｃ）の各工程と、図４に示す（ａ），
（ｂ），（ｃ）の各工程とは、それぞれ対応している。
また、図３と図４に示す半導体装置は、ＡとＡ’を結ぶ
線分によって空間的な対応関係を示している。FIG. 3 is a view for explaining a conventional method of manufacturing a semiconductor device, and is a plan view showing a multilayer wiring structure in the order of manufacturing steps. FIG. 4 is a view for explaining a conventional method of manufacturing a semiconductor device, and is a cross-sectional view showing a multilayer wiring structure in the order of manufacturing steps. As shown in FIG.
Each of the steps (b) and (c) and the steps (a) and (c) shown in FIG.
The steps (b) and (c) correspond to the respective steps.
Further, in the semiconductor device shown in FIGS. 3 and 4, a spatial correspondence is shown by a line connecting A and A ′.
【０００４】従来の半導体装置では、基本的に下記の手
順で段差が形成されたウェハ上に多層配線構造を形成し
ている。まず、第一配線層１を、通常のシリコン基板２
上に堆積した絶縁膜のTEOSBPSG膜３の上面に形成する。
第一配線層１に使用した材料はアルミである。In a conventional semiconductor device, a multilayer wiring structure is basically formed on a wafer having a step formed by the following procedure. First, the first wiring layer 1 is replaced with a normal silicon substrate 2.
It is formed on the upper surface of the insulating film TEOSBPSG film 3 deposited thereon.
The material used for the first wiring layer 1 is aluminum.
【０００５】次に、第二配線層５を、第一配線層１を含
む上面に形成した層間絶縁膜４の上面に形成する。第二
配線層５に使用した材料もアルミである。最後に、第二
配線層５の上面に化学増幅型のフォトレジスト膜６を形
成し、下層の局部的な段差は考慮せずに、電子線直描露
光を実施して、第二配線層５が局部的に露出したパター
ン９を得ている。Next, a second wiring layer 5 is formed on the upper surface of the interlayer insulating film 4 formed on the upper surface including the first wiring layer 1. The material used for the second wiring layer 5 is also aluminum. Finally, a chemically amplified photoresist film 6 is formed on the upper surface of the second wiring layer 5, and electron beam direct exposure is performed without considering the local step of the lower layer. Has obtained a pattern 9 which is locally exposed.
【０００６】本発明の分野に関連する従来技術を過去の
特許出願から遡及調査すると、まず、特開昭５６−１４
６２３５号公報には、露光後の大気中放置時間が長くな
る基板に対しては露光量を少なくしてパターン寸法を一
定とする露光方法が開示されている。A retrospective search of the prior art related to the field of the present invention from past patent applications shows that
Japanese Patent Application Laid-Open No. 6235 discloses an exposure method in which the exposure amount is reduced and the pattern size is kept constant for a substrate having a long standing time in the air after exposure.
【０００７】また、特開昭５８−１１５８２２号公報に
は、電子線レジスト膜に電子線を照射、描画し、現像処
理してレジストパターンを得るに際して、ポジ型電子線
レジストに対しては照射境界の照射領域側に、ネガ型電
子線レジストに対しては不照射領域側に、それぞれずら
して補正する技術が開示されている。Japanese Patent Application Laid-Open No. 58-115822 discloses that an electron beam resist film is irradiated with an electron beam, drawn and developed to obtain a resist pattern. A technique is disclosed in which the correction is performed by shifting to the irradiation area side of the negative electron beam resist and to the non-irradiation area side of the negative type electron beam resist, respectively.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、例えば、化学増幅型ネガレジストを用い
て電子線直描にてフォトレジストパターンを形成する
際、下層配線による段差の存在の影響により、フォトレ
ジスト膜にばらつきが生じている場合に、図３及び図４
に示すように、寸法変動やフォトレジスト残膜小１０が
生じていた。However, in the above-mentioned conventional method, for example, when a photoresist pattern is formed by electron beam direct writing using a chemically amplified negative resist, there is a step due to the presence of a step due to a lower layer wiring. 3 and 4 when the photoresist film has a variation.
As shown in (1), dimensional fluctuation and small photoresist remaining film 10 occurred.
【０００９】このため、本発明に係る半導体装置の製造
方法では、電子線直描によりフォトレジストパターンを
形成するに際して、上記した段差等の下層配線構造の非
一様性の影響を除去することを課題としている。Therefore, in the method of manufacturing a semiconductor device according to the present invention, when forming a photoresist pattern by electron beam direct writing, it is necessary to eliminate the influence of the non-uniformity of the lower wiring structure such as the step described above. It is an issue.
【００１０】本発明は、上記のような従来の半導体装置
の製造方法における問題点に鑑みてなされたものであ
り、電子線直描によりフォトレジストパターンを形成す
るに際して、段差等の下層配線構造の非一様性の影響を
除去することができる半導体装置の製造方法を提供する
ことを目的とする。The present invention has been made in view of the above-described problems in the conventional method of manufacturing a semiconductor device, and has been made in consideration of the problem that a lower wiring structure such as a step is formed when a photoresist pattern is formed by electron beam direct writing. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of removing the influence of non-uniformity.
【００１１】[0011]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る半導体装置の製造方法は、「半導体
装置の多層配線構造を得る一過程として、現在までに得
られている下層配線構造の上面にレジストを形成するレ
ジスト形成工程と、前記レジスト形成ステップにより形
成したレジストを含む上面に電子線を照射して所定のパ
ターンをパターニングするパターニング工程と、前記パ
ターニング工程実施後の現像処理工程とを有する半導体
装置の製造方法であって、前記パターニング工程は、前
記下層配線構造を形成する構造体の各々が露光に与える
影響を予め考慮し、前記構造体の各々の存在領域それぞ
れについて、前記電子線の照射の仕方を変える補正ステ
ップを有すること」（請求項１）を特徴とし、これによ
り上記目的を達成することができる。In order to solve the above-mentioned problems, a method of manufacturing a semiconductor device according to the present invention is described as follows. A resist forming step of forming a resist on the upper surface of the wiring structure, a patterning step of irradiating an electron beam on the upper surface including the resist formed in the resist forming step to pattern a predetermined pattern, and a developing process after performing the patterning step A patterning step, wherein the patterning step considers in advance the influence of each of the structures forming the lower layer wiring structure on exposure, and for each existing region of each of the structures, A correction step for changing a method of irradiating the electron beam "(claim 1), thereby achieving the above object. Rukoto can.
【００１２】さらに、上記半導体装置の製造方法におい
て、 ・前記補正ステップは、前記下層配線構造を形成する構
造体の各々が露光に与える影響を予め考慮し、前記構造
体の各々の存在領域それぞれについて、前記電子線の照
射量を調整するステップを含むこと（請求項２）、 ・前記補正ステップは、前記下層配線構造を形成する構
造体の各々が露光に与える影響を予め考慮し、前記構造
体の各々の存在領域それぞれについて、前記電子線の照
射位置を調整するステップを含むこと（請求項３）、 ・前記下層配線構造を形成する構造体には、ラインアン
ドスペース部又は細部構造体の密集部が含まれ、前記補
正ステップは近接効果補正を付加的に使用すること（請
求項４）、 ・前記下層配線構造を形成する構造体には、少なくとも
配線，絶縁膜，ポリシリコン，コンタクト，スルーホー
ルが含まれ、前記補正ステップは、前記構造体の各々の
特性に従って前記電子線の照射の仕方を変える補正ステ
ップを有すること（請求項５）、 ・前記レジスト形成工程は、前記レジストとして、化学
増幅型ネガフォトレジスト又は化学増幅型ポジフォトレ
ジストを使用すること（請求項６）、 ・前記レジスト形成工程は、前記レジストとして、ポジ
型又はネガ型の電子線レジストを使用すること（請求項
７）、 ・前記パターニング工程は、前記下層配線構造に関する
情報として、当該パターニング工程を実施する露光シス
テム又はその上位システムが、当該パターニング手段の
実施時点までに掌握していた情報を使用すること（請求
項８）、を特徴とする。Further, in the method of manufacturing a semiconductor device described above, the correcting step considers in advance the influence of each of the structures forming the lower-layer wiring structure on exposure, and adjusts each of the existing regions of each of the structures. Adjusting the irradiation amount of the electron beam (claim 2). The correcting step considers beforehand the influence of each of the structures forming the lower wiring structure on exposure, and Adjusting the irradiation position of the electron beam for each of the existing regions (Claim 3). The structure forming the lower wiring structure includes a line and space portion or a dense structure of detailed structures. Wherein the correcting step additionally uses proximity effect correction (claim 4). The structure forming the lower wiring structure includes at least wiring, An insulating film, polysilicon, a contact, and a through hole are included, and the correcting step includes a correcting step of changing a method of irradiating the electron beam according to characteristics of each of the structures (claim 5); In the forming step, a chemically amplified negative photoresist or a chemically amplified positive photoresist is used as the resist (Claim 6). In the resist forming step, a positive or negative electron beam is used as the resist. The resist is used (claim 7). In the patterning step, the information on the lower layer wiring structure is controlled by an exposure system or an upper system that performs the patterning step by the time of execution of the patterning unit. (Claim 8).
【００１３】また、上記の課題を解決するために、上記
した半導体装置の製造方法を実施して製造された半導体
装置を開示している。すなわち、本発明においては、レ
ジストを用いて電子線直描により所定のパターンをパタ
ーニングするパターニング工程を実施する際に、露光シ
ステム又はその上位システムが保持している下層パター
ンデータから、下層配線構造の段差等の非一様性を認識
し、例えば、フォトレジスト膜厚差等のレジスト膜厚差
に応じた露光量で上記パターニング工程の露光を実施し
ている。従って、現像後は、下層配線構造の段差の存在
等によって生じた非一様性に関わらずに、レジスト残膜
やフォトレジストパターン寸法を、一定に保つことを可
能にしている。Further, in order to solve the above-mentioned problems, a semiconductor device manufactured by performing the above-described method for manufacturing a semiconductor device is disclosed. That is, in the present invention, when performing a patterning step of patterning a predetermined pattern by electron beam direct writing using a resist, from the lower layer pattern data held by the exposure system or its upper system, the lower wiring structure of Recognizing non-uniformity such as a step difference, for example, the exposure in the patterning step is performed with an exposure amount corresponding to a resist film thickness difference such as a photoresist film thickness difference. Therefore, after development, it is possible to keep the resist remaining film and the photoresist pattern dimensions constant irrespective of the non-uniformity caused by the existence of steps in the lower wiring structure.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態に係
る半導体装置の製造方法を説明するための図であって、
多層配線構造を示した製造工程順の平面図である。図２
は、本発明の実施の形態に係る半導体装置の製造方法を
説明するための図であって、多層配線構造を示した製造
工程順の断面図である。図１に示す（ａ），（ｂ），
（ｃ）の各工程と、図２に示す（ａ），（ｂ），（ｃ）
の各工程とは、それぞれ対応している。また、図１と図
２に示す半導体装置は、ＡとＡ’を結ぶ線分によって空
間的な対応関係を示している。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention,
FIG. 4 is a plan view showing a multilayer wiring structure in the order of manufacturing steps. FIG.
FIG. 4 is a view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention, which is a cross-sectional view illustrating a multilayer wiring structure in the order of manufacturing steps. (A), (b),
Each of the steps (c) and (a), (b) and (c) shown in FIG.
Correspond to the respective steps. In the semiconductor devices shown in FIGS. 1 and 2, a spatial correspondence is shown by a line connecting A and A ′.
【００１５】本発明の実施の形態に係る半導体装置で
は、基本的に下記の手順で段差が形成されたウェハ上に
多層配線構造を形成している。まず、第一配線層１を、
通常のシリコン基板２上に堆積した絶縁膜のTEOSBPSG膜
３の上面に形成する。第一配線層１に使用した材料はア
ルミである。次に、第二配線層５を、第一配線層１を含
む上面に形成した層間絶縁膜４の上面に形成する。第二
配線層５に使用した材料もアルミである。最後に、第二
配線層５の上面に化学増幅型のフォトレジスト膜６を形
成し、第一配線層１の存在により生じた局部的な段差を
補正するために、局部的に露光量を補正した電子線直描
露光を実施して、第二配線層５が局部的に露出したパタ
ーン９を得ている（なお、理解を容易にするために、図
１、図２に示す製造方法では、ゲート電極及び、ソー
ス、ドレイン拡散層の図示を省略している）。In a semiconductor device according to an embodiment of the present invention, a multilayer wiring structure is basically formed on a wafer having a step formed by the following procedure. First, the first wiring layer 1 is
It is formed on the upper surface of a TEOSBPSG film 3 of an insulating film deposited on a normal silicon substrate 2. The material used for the first wiring layer 1 is aluminum. Next, the second wiring layer 5 is formed on the upper surface of the interlayer insulating film 4 formed on the upper surface including the first wiring layer 1. The material used for the second wiring layer 5 is also aluminum. Finally, a chemically amplified photoresist film 6 is formed on the upper surface of the second wiring layer 5, and the exposure amount is locally corrected in order to correct a local step caused by the presence of the first wiring layer 1. The electron beam direct writing exposure is performed to obtain a pattern 9 in which the second wiring layer 5 is locally exposed. (In order to facilitate understanding, in the manufacturing method shown in FIGS. 1 and 2, The illustration of the gate electrode and the source and drain diffusion layers is omitted).
【００１６】以下、図１に示す製造工程順の平面図を参
照しつつ、図２に示す製造工程順の断面図を使用して、
多層配線構造を有する半導体装置の製造方法を説明す
る。まず、図２の（ａ）に示す工程では、通常のシリコ
ン基板２上に絶縁膜のTEOSBPSG膜３を堆積した後、第一
配線層１をアルミニウムにより形成する。またその上面
に層間絶縁膜４を形成し、第二配線層５をアルミニウム
にて形成する。但し、図２の（ａ）では、リソグラフィ
ーにてパターニングを行う前の断面図を示している。Hereinafter, referring to the plan view in the order of the manufacturing process shown in FIG. 1 and the sectional view in the order of the manufacturing process shown in FIG.
A method for manufacturing a semiconductor device having a multilayer wiring structure will be described. First, in the step shown in FIG. 2A, after a TEOSBPSG film 3 as an insulating film is deposited on a normal silicon substrate 2, the first wiring layer 1 is formed of aluminum. Further, an interlayer insulating film 4 is formed on the upper surface, and the second wiring layer 5 is formed of aluminum. However, FIG. 2A shows a cross-sectional view before patterning is performed by lithography.
【００１７】次に、図２の（ｂ）に示す工程では、フォ
トレジスト膜６を形成し、電子線直描にて露光を行う。
矢印７は、通常の露光量とその露光領域を示す。矢印８
は、本実施の形態に係る方法での補正露光量とその露光
領域を示す。すなわち、矢印８で示す領域は、下層配線
の影響でフォトレジスト膜が薄く塗られた箇所であるの
で、通常の露光量よりも多くの露光量にて露光を行う。Next, in a step shown in FIG. 2B, a photoresist film 6 is formed, and exposure is performed by direct electron beam writing.
Arrow 7 indicates a normal exposure amount and its exposure area. Arrow 8
Shows the corrected exposure amount and the exposure area in the method according to the present embodiment. That is, since the region indicated by the arrow 8 is a portion where the photoresist film is thinly applied due to the influence of the lower layer wiring, the exposure is performed with a larger exposure amount than the normal exposure amount.
【００１８】図１の（ｂ）で説明すると、通常の露光量
の露光箇所１７には通常の露光量にて露光を実施する
が、第一配線層１と第二配線層の重なる補正の露光量の
露光箇所１８をパターンデータ上で事前に抽出し、この
部分には多くの露光量すなわち補正の露光量での露光を
実施する。Referring to FIG. 1B, exposure is performed at a normal exposure amount on an exposure portion 17 having a normal exposure amount. However, an exposure for correcting the overlapping of the first wiring layer 1 and the second wiring layer is performed. The exposure spot 18 of the amount is extracted in advance on the pattern data, and this portion is exposed with a large amount of exposure, that is, a correction exposure.
【００１９】本発明の特徴は、電子線直描と化学増幅型
ネガフォトレジストを用い下地段差影響の大きいウェハ
に露光を行う際、下層配線データより段差を予測し、そ
のフォトレジスト膜厚差を露光量の補正で補う点にあ
る。周知のとおり、化学増幅型ネガレジストは、電子線
直描装置により照射された電子により酸を発生させ、発
生した酸を触媒にして、ベークにより架橋された部分が
現像液に不溶となり、フォトレジストパターンを形成す
る。そのため、上記の酸の発生量により、上記の現像液
に不溶になる量が変わるため、フォトレジスト膜厚差が
現像後のフォトレジスト残膜小、フォトレジストパター
ンの変形、寸法変動の原因となる。A feature of the present invention is that, when an electron beam direct writing and a chemically amplified negative photoresist are used to perform exposure on a wafer having a large influence on the underlying step, the step is predicted from lower layer wiring data and the photoresist film thickness difference is estimated. The point is that it is compensated by the exposure amount correction. As is well known, a chemically amplified negative resist generates an acid by electrons irradiated by an electron beam direct writing apparatus, and the generated acid serves as a catalyst, and the crosslinked portion becomes insoluble in a developing solution, and the photoresist is used as a photoresist. Form a pattern. Therefore, the amount of the acid generated varies the amount of insolubility in the developer, and the difference in the photoresist film thickness causes a small remaining photoresist film after development, deformation of the photoresist pattern, and dimensional variation. .
【００２０】そこで、本実施の形態に係る半導体装置の
製造方法では、化学増幅型ネガフォトレジスト膜厚差の
影響による現像後のフォトレジスト残膜小、フォトレジ
ストパターンの変形、寸法変動を、下層パターンデータ
から推測し、露光量補正にて露光量を調整する。ちなみ
に、上記の補正に必要な下層パターンを含む下層構造に
ついては、露光システムによって既知の情報として保持
されている。Therefore, in the method of manufacturing a semiconductor device according to the present embodiment, the remaining photoresist film after development, the deformation of the photoresist pattern, and the dimensional change due to the influence of the chemical amplification type negative photoresist film thickness difference are reduced by the lower layer. Estimate from the pattern data and adjust the exposure amount by exposure amount correction. Incidentally, the lower layer structure including the lower layer pattern necessary for the above correction is held as known information by the exposure system.
【００２１】最後に、図２の（ｃ）に示す工程では、現
像を実施してパターン９を得る。図２の（ｃ）は、現像
後の断面図を示している。パターン９は、フォトレジス
ト現像後に均一なレジスト残膜、寸法が得られたことを
示す。Finally, in the step shown in FIG. 2C, a pattern 9 is obtained by performing development. FIG. 2C shows a cross-sectional view after development. Pattern 9 indicates that a uniform resist remaining film and dimensions were obtained after photoresist development.
【００２２】以下、本発明の実施の形態に係る半導体装
置の多層配線構造を形成する方法を具体例で説明する。
例えば、本発明の実施の形態に係る半導体装置の多層配
線構造を、０．５μｍデザインルールによる２層、もし
くは３層の配線層であるとして説明すると、第二配線層
５を形成するためにはベアシリコン上で２．８μｍのフ
ォトレジスト膜厚が必要である。その際、第二配線層を
形成するためのフォトレジスト膜厚差（最厚部と最薄部
の差）は、製品上で最大０．７μｍ、露光量にして０．
７μｃ／ｃｍ2程度となる。そこで、本発明に係る製造
方法を実施し、０．８μｍ幅のフォトレジストパターン
を得ようとすると、０．１５μｍ程度の寸法変動、及び
０．５μｍ程度のフォトレジスト残膜小を改善すること
ができる。Hereinafter, a method for forming a multilayer wiring structure of a semiconductor device according to an embodiment of the present invention will be described with a specific example.
For example, if the multi-layer wiring structure of the semiconductor device according to the embodiment of the present invention is described as a two-layer or three-layer wiring layer according to a 0.5 μm design rule, in order to form the second wiring layer 5, A photoresist film thickness of 2.8 μm on bare silicon is required. At this time, the difference in the photoresist film thickness (difference between the thickest part and the thinnest part) for forming the second wiring layer is 0.7 μm at the maximum on the product, and the exposure amount is 0.1 μm.
It is about 7 μc / cm 2 . Therefore, when the manufacturing method according to the present invention is carried out to obtain a photoresist pattern having a width of 0.8 μm, it is possible to improve a dimensional variation of about 0.15 μm and a small photoresist remaining film of about 0.5 μm. it can.
【００２３】なお、上記の実施の形態では、下層構造と
しては第二配線層孤立ラインを含む例で説明したが、本
発明に係る半導体装置の製造方法は、ラインアンドスペ
ース部もしくは密集部に近接効果補正と組み合わせて適
用することもできる。In the above embodiment, an example was described in which the lower layer structure includes the isolated line of the second wiring layer. However, the method of manufacturing a semiconductor device according to the present invention employs a method of manufacturing a semiconductor device which is close to a line and space portion or a dense portion. It can also be applied in combination with effect correction.
【００２４】また、上記の実施の形態では、下層構造の
非一様性のケースとして段差を取り上げ、さらに、この
ような段差の原因として、平坦部上に形成された第一配
線層（アルミ配線）の存在を示したが、下層構造の非一
様性を、絶縁膜，ポリシリコン，コンタクト，スルーホ
ール等々の場合に分けて認識し、それらの特性に従った
補正をなすことも可能である。In the above embodiment, a step is taken as a case of non-uniformity of the lower layer structure. Further, as a cause of such a step, a first wiring layer (aluminum wiring) formed on a flat portion is considered. ), But it is also possible to recognize the non-uniformity of the lower layer structure in the cases of insulating films, polysilicon, contacts, through holes, etc., and make corrections according to those characteristics. .
【００２５】また、補正方法は、上記した露光量に限定
されるものではなく、照射位置をずらすような補正方法
も可能である。また、上記の実施の形態では、化学増幅
型ネガフォトレジストを使用する例で説明したが、化学
増幅型ポジフォトレジストを使用する場合にも、上記と
同様の補正された露光法を適用することが可能である。Further, the correction method is not limited to the above-mentioned exposure amount, but a correction method for shifting the irradiation position is also possible. Further, in the above embodiment, an example in which a chemically amplified negative photoresist is used has been described. However, when a chemically amplified positive photoresist is used, the same corrected exposure method as described above may be applied. Is possible.
【００２６】また、上記の補正に使用する下層構造の情
報としては、パターニング工程を実施する露光システム
又はその上位システムによって、上記露光時点までに掌
握されている情報を使用することが可能である。さら
に、上記のフォトレジストの代わりに、ポジ型又はネガ
型の電子線レジストを使用しても同様の効果を得ること
が可能である。Further, as the information of the lower layer structure used for the above-mentioned correction, it is possible to use information that has been grasped up to the above-mentioned exposure time by an exposure system for performing a patterning step or an upper system thereof. Further, the same effect can be obtained by using a positive or negative electron beam resist instead of the above photoresist.
【００２７】[0027]
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、電子線直描によりフォトレ
ジストパターンを形成するに際して、下層構造による段
差の影響を除去することができる。具体的には、化学増
幅型ネガフォトレジスト膜厚差の影響による現像後のフ
ォトレジスト残膜小、フォトレジストパターンの変形、
寸法変動を除去することができるものであり、さらに、
このとき必要となる下層構造の情報は、露光システムが
既に掌握しているものを使用できるので、新たな構造解
析手段を追加する必要がなく、低コストで実現可能な半
導体装置の製造方法を提供できるものである。As described above, according to the method of manufacturing a semiconductor device according to the present invention, when forming a photoresist pattern by electron beam direct writing, the influence of a step due to a lower layer structure can be eliminated. Specifically, the photoresist remaining film after development due to the effect of the chemically amplified negative photoresist film thickness difference, deformation of the photoresist pattern,
It can remove dimensional fluctuations,
Since the information of the lower layer structure required at this time can use the information already held by the exposure system, there is no need to add a new structural analysis means, and a method of manufacturing a semiconductor device which can be realized at low cost is provided. You can do it.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の実施の形態に係る半導体装置の製造方
法を説明するための図であって、多層配線構造を示した
製造工程順の平面図である。FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, and is a plan view illustrating a multilayer wiring structure in the order of manufacturing steps.
【図２】本発明の実施の形態に係る半導体装置の製造方
法を説明するための図であって、多層配線構造を示した
製造工程順の断面図である。FIG. 2 is a view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention, which is a cross-sectional view illustrating a multilayer wiring structure in the order of manufacturing steps.
【図３】従来の半導体装置の製造方法を説明するための
図であって、多層配線構造を示した製造工程順の平面図
である。FIG. 3 is a view for explaining a conventional method for manufacturing a semiconductor device, and is a plan view showing a multilayer wiring structure in the order of manufacturing steps.
【図４】従来の半導体装置の製造方法を説明するための
図であって、多層配線構造を示した製造工程順の断面図
である。FIG. 4 is a view for explaining a conventional method for manufacturing a semiconductor device, and is a cross-sectional view showing a multilayer wiring structure in the order of manufacturing steps.
１ 第一配線層 ２ シリコン基板 ３ TEOSBPSG膜（絶縁膜） ４ 層間絶縁膜 ５ 第二配線層 ６ フォトレジスト膜 ７ 通常の露光量とその露光領域 ８ 補正の露光量とその露光領域 ９ パターン DESCRIPTION OF SYMBOLS 1 First wiring layer 2 Silicon substrate 3 TEOSBPSG film (insulating film) 4 Interlayer insulating film 5 Second wiring layer 6 Photoresist film 7 Normal exposure amount and its exposure region 8 Correction exposure amount and its exposure region 9 Pattern
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/90 Ｐ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat ゛ (Reference) H01L 21/90 P
Claims (11)
として、現在までに得られている下層配線構造の上面に
レジストを形成するレジスト形成工程と、前記レジスト
形成ステップにより形成したレジストを含む上面に電子
線を照射して所定のパターンをパターニングするパター
ニング工程と、前記パターニング工程実施後の現像処理
工程とを有する半導体装置の製造方法であって、 前記パターニング工程は、前記下層配線構造を形成する
構造体の各々が露光に与える影響を予め考慮し、前記構
造体の各々の存在領域それぞれについて、前記電子線の
照射の仕方を変える補正ステップを有すること、 を特徴とする半導体装置の製造方法。1. A resist forming step of forming a resist on an upper surface of a lower wiring structure obtained to date, and an upper surface including a resist formed by the resist forming step, as one process of obtaining a multilayer wiring structure of a semiconductor device. A method of manufacturing a semiconductor device, comprising: a patterning step of irradiating an electron beam to a predetermined pattern to form a predetermined pattern; and a development step after the patterning step. The patterning step forms the lower wiring structure. A method of manufacturing a semiconductor device, comprising: taking into account in advance the influence of each of the structures on exposure, and changing the method of irradiating the electron beam for each existing region of each of the structures.
を形成する構造体の各々が露光に与える影響を予め考慮
し、前記構造体の各々の存在領域それぞれについて、前
記電子線の照射量を調整するステップを含むこと、 を特徴とする請求項１記載の半導体装置の製造方法。2. The method according to claim 1, wherein the correcting step adjusts an irradiation amount of the electron beam for each existing region of each of the structures in consideration of an influence of each of the structures forming the lower layer wiring structure on exposure in advance. 2. The method according to claim 1, further comprising the step of:
を形成する構造体の各々が露光に与える影響を予め考慮
し、前記構造体の各々の存在領域それぞれについて、前
記電子線の照射位置を調整するステップを含むこと、 を特徴とする請求項１又は請求項２記載の記載の半導体
装置の製造方法。3. The correcting step adjusts an irradiation position of the electron beam with respect to each existing region of each of the structures, in consideration of an influence of each of the structures forming the lower layer wiring structure on exposure in advance. The method for manufacturing a semiconductor device according to claim 1, further comprising the step of:
は、ラインアンドスペース部又は細部構造体の密集部が
含まれ、前記補正ステップは近接効果補正を付加的に使
用すること、 を特徴とする請求項１乃至３のいずれか１項に記載の半
導体装置の製造方法。4. The structure forming the lower wiring structure includes a line-and-space portion or a dense portion of a detailed structure, and the correction step additionally uses proximity effect correction. The method for manufacturing a semiconductor device according to claim 1.
は、少なくとも配線，絶縁膜，ポリシリコン，コンタク
ト，スルーホールが含まれ、前記補正ステップは、前記
構造体の各々の特性に従って前記電子線の照射の仕方を
変える補正ステップを有すること、 を特徴とする請求項１乃至４のいずれか１項に記載の半
導体装置の製造方法。5. The structure forming the lower wiring structure includes at least a wiring, an insulating film, polysilicon, a contact, and a through hole, and the correcting step includes the step of correcting the electron beam according to characteristics of the structure. 5. The method of manufacturing a semiconductor device according to claim 1, further comprising a correction step of changing a method of irradiation.
として、化学増幅型ネガフォトレジスト又は化学増幅型
ポジフォトレジストを使用すること、 を特徴とする請求項１乃至５のいずれか１項に記載の半
導体装置の製造方法。6. The method according to claim 1, wherein in the resist forming step, a chemically amplified negative photoresist or a chemically amplified positive photoresist is used as the resist. A method for manufacturing a semiconductor device.
として、ポジ型又はネガ型の電子線レジストを使用する
こと、 を特徴とする請求項１乃至５のいずれか１項に記載の半
導体装置の製造方法。7. The semiconductor device according to claim 1, wherein in the resist forming step, a positive or negative electron beam resist is used as the resist. Method.
構造に関する情報として、当該パターニング工程を実施
する露光システム又はその上位システムが、当該パター
ニング手段の実施時点までに掌握していた情報を使用す
ること、 を特徴とする請求項１乃至７のいずれか１項に記載の半
導体装置の製造方法。8. The patterning step uses, as the information on the lower layer wiring structure, information that the exposure system or a higher-order system that performs the patterning step has grasped by the time of execution of the patterning unit. The method for manufacturing a semiconductor device according to claim 1, wherein:
として、現在までに得られている下層配線構造の上面に
レジストを形成するレジスト形成手段と、前記レジスト
形成手段により形成したレジストを含む上面に電子線を
照射して所定のパターンをパターニングするパターニン
グ手段と、前記パターニング手段実施後の現像処理手段
とを実施して製造された半導体装置であって、 前記パターニング手段は、前記下層配線構造を形成する
構造体の各々が露光に与える影響を予め考慮し、前記構
造体の各々の存在領域それぞれについて、前記電子線の
照射の仕方を変える補正手段を有すること、 を特徴とする半導体装置。9. A resist forming means for forming a resist on the upper surface of a lower wiring structure obtained so far, and an upper surface including the resist formed by the resist forming means, as one process of obtaining a multilayer wiring structure of a semiconductor device. A semiconductor device manufactured by performing patterning means for irradiating a predetermined pattern by irradiating an electron beam on the semiconductor device, and developing processing means after the patterning means is performed. A semiconductor device, comprising: a correction unit that changes a method of irradiating the electron beam for each existing region of each of the structures in consideration of the influence of each of the structures to be formed on the exposure in advance.
形成する構造体の各々が露光に与える影響を予め考慮
し、前記構造体の各々の存在領域それぞれについて、前
記電子線の照射量を調整する手段を含むこと、 を特徴とする請求項９記載の半導体装置。10. The correction means adjusts the irradiation amount of the electron beam for each existing area of each of the structures in consideration of the influence of each of the structures forming the lower layer wiring structure on exposure in advance. The semiconductor device according to claim 9, further comprising:
形成する構造体の各々が露光に与える影響を予め考慮
し、前記構造体の各々の存在領域それぞれについて、前
記電子線の照射位置を調整する手段を含むこと、 を特徴とする請求項１又は請求項２記載の記載の半導体
装置の製造方法。11. The correcting means adjusts the irradiation position of the electron beam for each existing region of each of the structures in consideration of the influence of each of the structures forming the lower layer wiring structure on exposure in advance. 3. The method of manufacturing a semiconductor device according to claim 1, further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12552099A JP2000315646A (en) | 1999-05-06 | 1999-05-06 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP12552099A JP2000315646A (en) | 1999-05-06 | 1999-05-06 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315646A true JP2000315646A (en) | 2000-11-14 |
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| JP12552099A Pending JP2000315646A (en) | 1999-05-06 | 1999-05-06 | Manufacture of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP2000315646A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095835A (en) * | 2005-09-27 | 2007-04-12 | Fujitsu Ltd | Exposure system, exposure method, and method for manufacturing semiconductor device |
| JP2020109477A (en) * | 2018-12-28 | 2020-07-16 | コニアク ゲーエムベーハー | Lithographic apparatus and method of controlling lithographic apparatus |
-
1999
- 1999-05-06 JP JP12552099A patent/JP2000315646A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095835A (en) * | 2005-09-27 | 2007-04-12 | Fujitsu Ltd | Exposure system, exposure method, and method for manufacturing semiconductor device |
| JP2020109477A (en) * | 2018-12-28 | 2020-07-16 | コニアク ゲーエムベーハー | Lithographic apparatus and method of controlling lithographic apparatus |
| US11181830B2 (en) | 2018-12-28 | 2021-11-23 | Qoniac Gmbh | Lithographic apparatus and method of controlling a lithographic apparatus |
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