JP3509761B2 - Resist pattern forming method and fine pattern forming method - Google Patents
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- 238000000034 method Methods 0.000 title claims description 51
- 238000010894 electron beam technology Methods 0.000 claims description 38
- 239000010409 thin film Substances 0.000 claims description 31
- 230000001678 irradiating effect Effects 0.000 claims description 5
- 230000001133 acceleration Effects 0.000 claims description 3
- 238000007493 shaping process Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 28
- 239000010408 film Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000006555 catalytic reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】この発明は、改善されたレジ
ストパターンの形成方法に関し、また、これを用いた微
細パターンの形成方法に関するものである。また、具体
的には、レジストパターンの側面に凹凸が生じてしまう
問題や、レジストパターンのライン幅の縮小化が困難で
あるという問題を解決するレジストパターンの形成方法
及びこれを用いた微細パターンの形成方法に関するもの
である。
【０００２】
【従来の技術】図８は、従来の半導体集積回路の微細パ
ターン形成の手順を示すフロー図であり、図９は、露光
前の被処理基板の状態を示す断面図である。また、図１
０は、従来のレジストパターン形成方法により被処理基
板の表面に形成されたレジストパターンの状態を示す図
であり、図１０（ａ）は、上面図、図１０（ｂ）は、斜
視図である。更に、図１１は、従来の微細パターン形成
方法により被処理基板の表面に形成された微細パターン
の状態を示す図であり、図１１（ａ）は、上面図、図１
１（ｂ）は、斜視図である。
【０００３】図９に示すように、基板１（例えばＳｉウ
エハ）の上には、パターニングすべき材料薄膜（例え
ば、ＳｉＯ２膜、ＳｉＮ膜など）２が形成されており、
更にこの上に、フォトレジストが塗布され、レジスト薄
膜３が形成される（図８のステップＳ１）。このレジス
ト薄膜３が塗布された被処理基板４は、加熱処理（プリ
ベーク）された後（図８のステップＳ２）、露光装置に
装填される。露光装置内では、露光光源から発してフォ
トマスクを通過した露光光が、レジスト薄膜３に照射し
露光する（図８のステップＳ３）。
【０００４】被処理基板４は、露光後の加熱処理（Ｐｏ
ｓｔ Ｅｘｐｏｓｕｒｅ Ｂａｋｅ）が行われた後（図８
のステップＳ４）、露光光の当たった部分、あるいは露
光光の当たっていない部分のいずれかのみを除去する現
像処理を行い（図８のステップＳ５）、図１０に示すよ
うに、レジスト薄膜３にレジストパターン５Ａが形成さ
れる。このレジストパターン５Ａを保護膜として、エッ
チング処理が行われる。（図８のステップＳ７）。これ
によって、図１１に示すような微細パターン２Ａが形成
される。
【０００５】以上述べたような方法で、微細パターンを
形成する場合、レジストパターンを保護膜としてエッチ
ング処理を行うため、原則として、形成される微細パタ
ーンは、レジスト薄膜に形成されたレジストパターンと
同様の形状となる。即ち、レジストパターンの形状は、
基板１上に形成される微細パターンの形状を規定するも
のである。
【０００６】具体的には、例えば、露光工程において、
レジスト膜３にマスクパターンが寸法通りに転写され
ず、図１０に示すように、レジストパターン５Ａの側面
に凹凸のある状態の場合には、この凹凸は直接エッチン
グ処理後の微細パターンに影響する。即ち、図１１に示
すように、側面に凹凸のあるレジストパターン５Ａと同
様の形状で、側面に凹凸のある微細パターンが形成され
る。しかし、現在、生産に使用されようとしている回路
パターン転写用の露光光源であるＡｒＦエキシマレーザ
（波長）の場合、化学増幅型レジストを用いて形成した
寸法１５０nm以下のライン幅のレジストパターンはライ
ン幅に対し側面の凸凹が大きくなってしまう。
【０００７】また、レジストパターンより微細なライン
幅の微細パターンを実現することはできず、微細パター
ンの実現は、レジストパターンの微細化に左右されるこ
ととなる。しかし、上述の露光光源がＡｒＦエキシマレ
ーザ（波長）の場合、化学増幅型レジストを用いて形成
できる最小のパターン寸法は１００nm程度である。
【０００８】一方、より正確かつ確実な微細化するパタ
ーンの実現方法として、電子線一括露光方法等、電子線
を用いた露光方法の研究・開発が進んでいる。これによ
れば、高解像度かつ深い焦点深度での露光が可能であ
り、更にマスクが不要であるなどの利点がある。しか
し、この方法では、露光処理時間が長く、生産性が低い
ため、一般的適用としては、問題が残る。
【０００９】
【発明が解決しようとする課題】以上述べたように、従
来の投影露光方法においては、形成されるレジストパタ
ーンの側面に凹凸が生じ、この凹凸がそのまま微細パタ
ーンに転写される。このような場合、半導体集積回路上
の素子特性が劣化するまたはばらつきが生じるという点
で問題である。
【００１０】また、従来の投影露光方法において形成さ
れるレジストパターンのライン幅は、これを介して形成
される微細パターンのライン幅を制限し、レジストパタ
ーンより微細なパターンは実現できないという点で問題
である。
【００１１】従って、この発明は、このような問題を解
決し、処理能力の高い投影露光方法の利点を活かしつ
つ、より確実かつ正確に微細パターンの実現を可能にす
る微細パターンの形成方法を提案するものである。
【００１２】
【課題を解決するための手段】この発明のレジストパタ
ーン形成方法は、下地層の上に形成されたレジスト薄膜
にマスクパターンを透過した露光光を照射することによ
り、前記マスクパターンを転写し、これを現像すること
によりレジストパターンを形成する工程と、前記レジス
トパターンに所定の電子線を照射して前記レジストパタ
ーンの側面の凹凸を除去するように整形する工程を含む
ものである。
【００１３】また、この発明のレジストパターン形成方
法は、前記電子線の照射を、前記レジストパターンの選
択された領域に対して行うものである。
【００１４】また、この発明のレジストパターン形成方
法は、前記電子線の照射を、前記レジストパターンの側
面の凹凸が滑らかになるように行うものである。
【００１５】また、この発明のレジストパターン形成方
法は、前記電子線の照射を、前記レジストパターンの寸
法が縮小化するように行うものである。
【００１６】また、この発明のレジストパターン形成方
法は、前記電子線の照射を、前記レジスト薄膜に応じ
て、適当な加速電圧、電流に設定した電子線を用いて行
うものである。
【００１７】次に、この発明の微細パターン形成方法
は、この発明のレジストパターン形成方法により形成さ
れたレジストパターンを介して前記下地層をエッチング
して前記下地層の微細パターンを形成する工程を含むも
のである。
【００１８】
【発明の実施の形態】本発明は、上述従来の問題を解決
する為に、被処理基板を露光し、現像してレジストパタ
ーンを形成した後、電子線を照射して、レジストパター
ンを整形し、この整形されたレジストパターンを保護膜
としてエッチング処理を行い、微細パターンを形成する
ものである。以下、図面を参照して本発明の実施の形態
について説明する。なお、各図において、同一または相
当する部分には同一符号を付してその説明を簡略化ない
し省略する。
【００１９】実施の形態１．図１は、この発明の実施の
形態１における、微細パターン形成方法を示すフロー図
である。図１において、ステップＳ１は、レジスト薄膜
を塗布する工程を示し、ステップＳ２は、このレジスト
薄膜を加熱処理（プリベーク）する工程を示す。また、
図２は、露光処理前の被処理基板の状態を示す断面図で
ある。
【００２０】図２において、１は、基板（例えばＳｉウ
エハ）、２は、下地層としてパターニングされる材料薄
膜（例えばＳｉＯ２膜、ＳｉＮ膜など）、３は、材料薄
膜２の上に塗布されたレジスト薄膜を示す。
【００２１】図１に示すステップＳ１工程においては、
材料薄膜２の表面にレジスト薄膜３が形成される。具体
的には、例えば、上面に材料薄膜２の形成された基板１
を塗布機に固定して、材料薄膜２の表面にフォトレジス
トを滴下した後、基板１を高速で回転することにより、
均一に材料薄膜２の上面に形成することができる。その
後、ステップＳ２工程において、このレジスト薄膜３
は、レジスト薄膜３中の残存溶媒を蒸発させるため、加
熱処理（プリベーク）される。
【００２２】このようにして、基板１の上面に材料薄膜
２、更に、材料薄膜２の上面にレジスト薄膜３の塗布さ
れた被処理基板４が形成される。
【００２３】次に、図１において、ステップＳ３は、被
処理基板を露光する工程、ステップＳ４は、露光後の加
熱処理（Ｐｏｓｔ Ｅｘｐｏｓｕｒｅ Ｂａｋｅ）を行う
工程、ステップＳ５は、露光により転写された被処理基
板上のパターンを現像する工程を示す。また、ステップ
Ｓ３からステップＳ５の工程を経て、レジストパターン
の形成をする通常の工程は終了する。
【００２４】図３は、この発明の実施の形態１におけ
る、露光後の被処理基板に形成されたレジストパターン
の状態を示す図であり、図３（ａ）は、上面図、図３
（ｂ）は斜視図である。また、図３において、５Ａは、
露光により形成されたレジストパターンを示す。
【００２５】このレジストパターンを形成する工程にお
いて、まず、被処理基板４は、露光装置に装填される。
露光装置内で、露光光源から発してフォトマスクを通過
した露光光は、レジスト薄膜３に照射して露光する（ス
テップＳ３）。
【００２６】次にステップＳ４工程において、この露光
時の定在波の影響による、転写パターンの側面の凹凸を
除き、かつ、レジストの触媒反応における酸の発生を加
速させるため、被処理基板４に、露光後の加熱処理（Ｐ
ｏｓｔ Ｅｘｐｏｓｕｒｅ Ｂａｋｅ）を行う（ステップ
Ｓ４）。
【００２７】その後、使用したレジストの種類により、
露光光の当たった部分のみを除去（ポジ型レジストの場
合）、あるいは露光光の当たっていない部分のみを除去
（ネガ型レジストの場合）するいずれかの現像処理を行
い（ステップＳ５）、図３に示すように、レジスト薄膜
３にレジストパターン５Ａが形成される。
【００２８】上述の露光方法は、すでに既知のものであ
り、この状態においては、通常、形成されたレジストパ
ターン５Ａの側面には、図３に示すように、凹凸が存在
する。
【００２９】次に、図１において、ステップＳ６は、電
子線照射を行う工程を示す。図４は、電子線照射後の被
処理基板の表面に形成されたレジストパターンの状態を
示す図であり、図４（ａ）は、上面図、図４（ｂ）は、
斜視図である。また、図４において、５Ｂは、電子線照
射後のレジストパターンを示す。
【００３０】このステップＳ６工程においては、ステッ
プＳ５までに形成されたレジストパターン５Ａの凹凸の
ある側面に電子線を照射する。この場合、被処理基板４
の全体に電子線を照射するものでも、被処理基板４の特
定の領域に電子線を照射するもの、あるいは凹凸のある
部分を選択して電子線を照射するものであってもよい。
また、照射する電子線は、塗布されたレジストの種類に
より、適当な加速電圧、電流に設定する。
【００３１】この電子線照射によって、レジストパター
ン５Ａ側面の凹凸を、ある程度除去し、レジストパター
ン５Ｂのように滑らかなレジストパターンを得ることが
できる。
【００３２】次に、図１において、ステップＳ７はエッ
チング工程を示す。ステップＳ７工程においては、ステ
ップＳ６工程において整形されたレジストパターン５Ｂ
を保護膜として、蝕刻加工するエッチング処理が行われ
る。即ち、レジスト薄膜３が除去された部分の材料薄膜
２を化学的あるいは物理的に蝕刻して除去する。これに
よって、図５に示すような微細パターン２Ｂが形成され
る。
【００３３】このように、電子線を照射する工程（ステ
ップＳ６）を経て側面の滑らかになったレジストパター
ン５Ｂをマスクとしてエッチング処理を行えば、露光直
後のレジストパターン５Ａ側面の凹凸がそのまま微細パ
ターンに転写されることを防ぐことができる。即ち、レ
ジストパターン側面を滑らかに整形したレジストパター
ン５Ｂを保護膜としてエッチング処理を行うため、形成
する材料膜の微細パターン２Ｂも側面の滑らかなものと
なる。これによって、露光、現像後のレジストパターン
側面に凹凸があることによって生じる半導体回路パター
ンの素子特性劣化、ばらつき等の問題を改善することが
できる。
【００３４】実施の形態２.図６は、電子線照射後のレ
ジストパターンの状態を示す図であり、図６（ａ）は上
面図、図６（ｂ）は斜視図である。ただし、図６（ａ）
において、レジストパターン５Ｃは電子線照射前のレジ
ストパターンを示す。また、図７は、ライン幅と電子線
の照射時間との関係を示すグラフである。
【００３５】図６に示すように、電子線照射前のレジス
トパターン５Ｃのライン幅は、電子線照射を行うことに
よりレジストパターン５Ｂのように縮小化する。この
際、電子線の照射時間とライン幅とは、図７に示すよう
な関係にあるので、必要なライン幅のレジストパターン
が得られるように、電子線の照射時間を調整すれば良
い。その他の部分は、実施の形態１と同様であるから、
説明を省略する。
【００３６】この発明の実施の形態２では、このライン
幅の縮小化されたレジストパターン５Ｂを保護膜として
エッチング処理を行うため、より微細なパターンの形成
を実現することが可能である。
【００３７】尚、以上の実施の形態では、レジスト薄膜
３の下地層として材料薄膜２を示したが、下地層に当た
るものは、絶縁膜に限られず、導電膜等であってもよ
い。
【００３８】
【発明の効果】以上説明したように、この発明によれ
ば、レジストパターンの側面に生じる凹凸の問題を解決
でき、これによって、半導体集積回路の素子特性の劣化
を抑え、より正確な微細パターンの実現を図ることがで
きる。
【００３９】また、この発明によれば、露光により形成
されたレジストパターンのラインを電子線照射により縮
小化できるため、従来の投影露光装置によるレジストパ
ターンのライン幅の限界に制限されることなく、より微
細なパターンの実現を図ることができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an improved resist pattern and a method for forming a fine pattern using the same. Further, specifically, a method of forming a resist pattern and a method of forming a fine pattern using the same, which solve the problem that unevenness occurs on the side surface of the resist pattern and the problem that it is difficult to reduce the line width of the resist pattern. It relates to a forming method. FIG. 8 is a flow chart showing a procedure for forming a fine pattern of a conventional semiconductor integrated circuit, and FIG. 9 is a sectional view showing a state of a substrate to be processed before exposure. FIG.
0 is a view showing a state of a resist pattern formed on the surface of a substrate to be processed by a conventional resist pattern forming method, FIG. 10A is a top view, and FIG. 10B is a perspective view. . Further, FIG. 11 is a view showing a state of a fine pattern formed on the surface of a substrate to be processed by a conventional fine pattern forming method, and FIG.
FIG. 1B is a perspective view. As shown in FIG. 9, on a substrate 1 (eg, a Si wafer), a material thin film (eg, a SiO 2 film, a SiN film, etc.) 2 to be patterned is formed.
Further, a photoresist is applied thereon to form a resist thin film 3 (Step S1 in FIG. 8). The substrate 4 to which the resist thin film 3 has been applied is heated (prebaked) (step S2 in FIG. 8) and then loaded into an exposure apparatus. In the exposure apparatus, the exposure light emitted from the exposure light source and passed through the photomask irradiates the resist thin film 3 for exposure (step S3 in FIG. 8). The substrate 4 to be processed is subjected to a heat treatment after exposure (Po
After the “St Exposure Bake” is performed (FIG. 8)
Step S4), a development process is performed to remove either the portion exposed to the exposure light or the portion not exposed to the exposure light (Step S5 in FIG. 8), and as shown in FIG. A resist pattern 5A is formed. An etching process is performed using the resist pattern 5A as a protective film. (Step S7 in FIG. 8). Thus, a fine pattern 2A as shown in FIG. 11 is formed. When a fine pattern is formed by the method described above, etching is performed using the resist pattern as a protective film. Therefore, in principle, the formed fine pattern is the same as the resist pattern formed on the resist thin film. It becomes the shape of. That is, the shape of the resist pattern is
This defines the shape of the fine pattern formed on the substrate 1. Specifically, for example, in the exposure step,
In the case where the mask pattern is not transferred to the resist film 3 according to the dimensions and the side surface of the resist pattern 5A has irregularities as shown in FIG. 10, the irregularities directly affect the fine pattern after the etching process. That is, as shown in FIG. 11, a fine pattern having irregularities on the side is formed in the same shape as the resist pattern 5A having irregularities on the side. However, in the case of an ArF excimer laser (wavelength), which is an exposure light source for transferring a circuit pattern, which is currently being used for production, a resist pattern having a line width of 150 nm or less formed using a chemically amplified resist has a line width. On the other hand, the unevenness of the side surface becomes large. Further, a fine pattern having a line width finer than a resist pattern cannot be realized, and the realization of the fine pattern depends on the miniaturization of the resist pattern. However, when the exposure light source is an ArF excimer laser (wavelength), the minimum pattern size that can be formed using a chemically amplified resist is about 100 nm. On the other hand, research and development of an exposure method using an electron beam, such as an electron beam batch exposure method, are being advanced as a method of realizing a more accurate and reliable pattern to be miniaturized. According to this, there is an advantage that exposure with a high resolution and a deep depth of focus is possible, and a mask is not required. However, in this method, since the exposure processing time is long and the productivity is low, a problem remains as a general application. As described above, in the conventional projection exposure method, irregularities occur on the side surfaces of the formed resist pattern, and the irregularities are directly transferred to a fine pattern. In such a case, there is a problem in that the element characteristics on the semiconductor integrated circuit are degraded or varied. Further, the line width of a resist pattern formed by a conventional projection exposure method limits the line width of a fine pattern formed through the resist pattern, and a pattern finer than the resist pattern cannot be realized. It is. Accordingly, the present invention proposes a fine pattern forming method which solves such a problem and makes it possible to realize a fine pattern more reliably and accurately while making use of the advantages of a projection exposure method having a high processing ability. Is what you do. According to the present invention, there is provided a method of forming a resist pattern, which comprises irradiating a resist thin film formed on an underlayer with exposure light transmitted through a mask pattern .
Ri, the step of the mask pattern is transferred, forming a resist pattern by developing this, shaped so by irradiating a predetermined electron beam to the resist pattern to remove the irregularities of the side surface of the resist pattern Is included. Further, in the method of forming a resist pattern according to the present invention, the irradiation of the electron beam is performed on a selected region of the resist pattern. Further, in the method of forming a resist pattern according to the present invention, the irradiation with the electron beam is performed so that the unevenness on the side surface of the resist pattern becomes smooth. Further, in the method of forming a resist pattern according to the present invention, the irradiation with the electron beam is performed such that the dimension of the resist pattern is reduced. Further, in the method of forming a resist pattern according to the present invention, the irradiation of the electron beam is performed using an electron beam set to an appropriate acceleration voltage and current according to the resist thin film. Next, the fine pattern forming method of the present invention is formed by the resist pattern forming method of the present invention.
Forming a fine pattern of the underlayer by etching the underlayer through the resist pattern thus obtained. DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention solves the above-mentioned conventional problems by exposing a substrate to be processed and developing it to form a resist pattern, and then irradiating an electron beam with the resist pattern. Is formed, and an etching process is performed using this shaped resist pattern as a protective film to form a fine pattern. Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will be simplified or omitted. Embodiment 1 FIG. 1 is a flowchart showing a method for forming a fine pattern according to the first embodiment of the present invention. In FIG. 1, step S1 shows a step of applying a resist thin film, and step S2 shows a step of heating (pre-baking) the resist thin film. Also,
FIG. 2 is a cross-sectional view showing a state of the substrate to be processed before the exposure processing. In FIG. 2, 1 is a substrate (for example, a Si wafer), 2 is a material thin film (for example, SiO 2 film, SiN film, etc.) to be patterned as an underlayer, and 3 is coated on the material thin film 2 2 shows a resist thin film obtained. In step S1 shown in FIG. 1,
A resist thin film 3 is formed on the surface of the material thin film 2. Specifically, for example, the substrate 1 on which the material thin film 2 is formed on the upper surface
Is fixed to a coating machine, a photoresist is dropped on the surface of the material thin film 2, and then the substrate 1 is rotated at a high speed.
It can be uniformly formed on the upper surface of the material thin film 2. Thereafter, in step S2, the resist thin film 3
Is heated (prebaked) to evaporate the remaining solvent in the resist thin film 3. In this manner, the material thin film 2 is formed on the upper surface of the substrate 1 and the substrate 4 to which the resist thin film 3 is applied on the upper surface of the material thin film 2 is formed. Next, in FIG. 1, step S3 is a step of exposing the substrate to be processed, step S4 is a step of performing a post-exposure bake (Post Exposure Bake), and step S5 is a step of exposing the substrate transferred by the exposure. 4 shows a step of developing a pattern on a processing substrate. Further, the normal process of forming a resist pattern is completed through the processes from step S3 to step S5. FIG. 3 is a diagram showing a state of a resist pattern formed on the substrate after exposure according to the first embodiment of the present invention. FIG.
(B) is a perspective view. In FIG. 3, 5A is
3 shows a resist pattern formed by exposure. In the step of forming a resist pattern, first, the substrate 4 to be processed is loaded into an exposure apparatus.
The exposure light emitted from the exposure light source and passed through the photomask in the exposure apparatus irradiates and exposes the resist thin film 3 (step S3). Next, in step S4, the substrate 4 to be processed is processed to remove irregularities on the side surface of the transfer pattern due to the effect of the standing wave at the time of exposure and to accelerate the generation of acid in the catalytic reaction of the resist. , Heat treatment after exposure (P
ost Exposure Bake) is performed (step S4). Then, depending on the type of resist used,
A development process is performed to remove only the portion exposed to the exposure light (in the case of a positive resist) or to remove only the portion not exposed to the exposure light (in the case of a negative resist) (step S5), and FIG. As shown in (1), a resist pattern 5A is formed on the resist thin film 3. The above-described exposure method is already known. In this state, usually, as shown in FIG. 3, irregularities are present on the side surface of the formed resist pattern 5A. Next, in FIG. 1, step S6 shows a step of performing electron beam irradiation. 4A and 4B are diagrams showing a state of a resist pattern formed on the surface of the substrate to be processed after electron beam irradiation. FIG. 4A is a top view, and FIG.
It is a perspective view. In FIG. 4, reference numeral 5B denotes a resist pattern after electron beam irradiation. In the step S6, the resist pattern 5A formed up to the step S5 is irradiated with an electron beam on the uneven side surface. In this case, the target substrate 4
May be irradiated with an electron beam, or a specific region of the substrate 4 may be irradiated with an electron beam, or a portion having irregularities may be selected and irradiated with an electron beam.
The irradiation electron beam is set to an appropriate acceleration voltage and current depending on the type of the applied resist. By this electron beam irradiation, irregularities on the side surface of the resist pattern 5A can be removed to some extent, and a smooth resist pattern like the resist pattern 5B can be obtained. Next, in FIG. 1, step S7 shows an etching step. In step S7, the resist pattern 5B shaped in step S6 is used.
Is used as a protective film to perform an etching process for etching. That is, the portion of the material thin film 2 from which the resist thin film 3 has been removed is chemically or physically etched and removed. Thereby, a fine pattern 2B as shown in FIG. 5 is formed. As described above, if the etching process is performed using the resist pattern 5B whose side surface has been smoothed through the step of irradiating the electron beam (step S6), the unevenness of the side surface of the resist pattern 5A immediately after exposure is fine pattern as it is. Can be prevented from being transcribed. That is, since the etching process is performed using the resist pattern 5B in which the resist pattern side surface is smoothly shaped as a protective film, the fine pattern 2B of the material film to be formed also has a smooth side surface. As a result, it is possible to improve problems such as deterioration and variation in element characteristics of the semiconductor circuit pattern caused by unevenness of the resist pattern side surface after exposure and development. Embodiment 2 FIGS. 6A and 6B are views showing the state of a resist pattern after electron beam irradiation, wherein FIG. 6A is a top view and FIG. 6B is a perspective view. However, FIG.
In the figure, a resist pattern 5C indicates a resist pattern before electron beam irradiation. FIG. 7 is a graph showing the relationship between the line width and the electron beam irradiation time. As shown in FIG. 6, the line width of the resist pattern 5C before the electron beam irradiation is reduced as in the resist pattern 5B by performing the electron beam irradiation. At this time, since the irradiation time of the electron beam and the line width have a relationship as shown in FIG. 7, the irradiation time of the electron beam may be adjusted so as to obtain a resist pattern having a required line width. Other parts are the same as in the first embodiment,
Description is omitted. In the second embodiment of the present invention, since the etching process is performed using the resist pattern 5B having the reduced line width as a protective film, it is possible to realize a finer pattern. In the above-described embodiment, the material thin film 2 is shown as the underlayer of the resist thin film 3, but the underlayer is not limited to the insulating film, but may be a conductive film or the like. As described above, according to the present invention, it is possible to solve the problem of unevenness generated on the side surface of the resist pattern, thereby suppressing the deterioration of the device characteristics of the semiconductor integrated circuit and achieving more accurate. A fine pattern can be realized. Further, according to the present invention, the lines of the resist pattern formed by exposure can be reduced by electron beam irradiation, so that the line width of the resist pattern by the conventional projection exposure apparatus is not limited to the limit. A finer pattern can be realized.
【図面の簡単な説明】
【図１】 この発明の実施の形態１における微細パター
ン形成方法を示すフロー図である。
【図２】 この発明の実施の形態１における露光処理前
の被処理基板の状態を示す断面図である。
【図３】 この発明の実施の形態１における露光後の被
処理基板に形成されたレジストパターンの状態を示す図
である。
【図４】 この発明の実施の形態１における電子線照射
後のレジストパターンの状態を示す図である。
【図５】 この発明の実施の形態１において形成された
微細パターンを示す図である。
【図６】 この発明の実施の形態２における電子線照射
後のレジストパターンの状態を示す図である。
【図７】 この発明の実施の形態２におけるライン幅と
電子線の照射時間との関係を示すグラフである。
【図８】 従来の半導体集積回路の微細パターン形成の
手順を示すフロー図である。
【図９】 従来の露光前の被処理基板の状態を示す断面
図である。
【図１０】 従来のレジストパターン形成方法により形
成されたレジストパターンの状態を示す図である。
【図１１】 従来の微細パターン形成方法により形成さ
れた微細パターンの状態を示す図である。
【符号の説明】
１ 基板
２ 材料薄膜
２Ａ 微細パターン
２Ｂ 微細パターン
３ レジスト
４ 被処理基板
５Ａ 電子線照射前のレジストパターン
５Ｂ 電子線照射後のレジストパターン
５Ｃ 電子線照射前のレジストパターンBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a flowchart showing a fine pattern forming method according to a first embodiment of the present invention. FIG. 2 is a cross-sectional view showing a state of a substrate to be processed before an exposure process according to the first embodiment of the present invention. FIG. 3 is a diagram showing a state of a resist pattern formed on a substrate to be processed after exposure according to the first embodiment of the present invention. FIG. 4 is a diagram showing a state of a resist pattern after electron beam irradiation according to the first embodiment of the present invention. FIG. 5 is a diagram showing a fine pattern formed in the first embodiment of the present invention. FIG. 6 is a diagram showing a state of a resist pattern after electron beam irradiation according to a second embodiment of the present invention. FIG. 7 is a graph showing a relationship between a line width and an electron beam irradiation time according to the second embodiment of the present invention. FIG. 8 is a flowchart showing a procedure for forming a fine pattern of a conventional semiconductor integrated circuit. FIG. 9 is a cross-sectional view showing a state of a substrate to be processed before exposure. FIG. 10 is a view showing a state of a resist pattern formed by a conventional resist pattern forming method. FIG. 11 is a view showing a state of a fine pattern formed by a conventional fine pattern forming method. [Description of Signs] 1 Substrate 2 Material thin film 2A Fine pattern 2B Fine pattern 3 Resist 4 Substrate to be processed 5A Resist pattern before electron beam irradiation 5B Resist pattern after electron beam irradiation 5C Resist pattern before electron beam irradiation
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 ──────────────────────────────────────────────────の Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/027
Claims (1)
に、マスクパターンを透過した露光光を照射することに
より、前記マスクパターンを転写し、これを現像するこ
とによりレジストパターンを形成する工程と、 前記レジストパターンに所定の電子線を照射して、前記
レジストパターンの側面の凹凸を除去するように整形す
る工程を含むことを特徴とするレジストパターン形成方
法。 【請求項２】 前記電子線の照射を、前記レジストパタ
ーンの選択された領域に対して行うことを特徴とする請
求項１に記載のレジストパターン形成方法。 【請求項３】 前記電子線の照射を、前記レジストパタ
ーンの寸法が縮小化するように行うことを特徴とする請
求項１または２に記載のレジストパターン形成方法。 【請求項４】 前記電子線の照射を、前記レジスト薄膜
に応じて、適当な加速電圧、電流に設定した電子線を用
いて行うことを特徴とする請求項１から３のいずれかに
記載のレジストパターン形成方法。 【請求項６】 請求項１から４に記載のいずれかのレジ
ストパターン形成方法により形成されたレジストパター
ンを介して、前記下地層をエッチングし、前記下地層に
微細パターンを形成する工程を含むことを特徴とする微
細パターン形成方法。(57) [Claim 1] A resist thin film formed on an underlayer is irradiated with exposure light transmitted through a mask pattern.
More, and transferring the mask pattern, forming a resist pattern by developing this, by irradiating a predetermined electron beam to the resist pattern, shaping to remove the unevenness of the side surface of the resist pattern A method for forming a resist pattern, comprising the steps of: 2. The method according to claim 1, wherein the irradiation of the electron beam is performed on a selected region of the resist pattern. 3. The resist pattern forming method according to claim 1, wherein the irradiation with the electron beam is performed such that the dimension of the resist pattern is reduced. 4. The method according to claim 1, wherein the irradiation of the electron beam is performed using an electron beam set to an appropriate acceleration voltage and current according to the resist thin film. A method for forming a resist pattern. 6. The cash register according to claim 1, wherein :
Through a resist pattern formed by the strike pattern forming method, the underlying layer is etched, fine pattern forming method comprising the step of forming a <br/> fine pattern in the underlying layer.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032920A JP3509761B2 (en) | 2001-02-08 | 2001-02-08 | Resist pattern forming method and fine pattern forming method |
| KR1020020001854A KR20020066373A (en) | 2001-02-08 | 2002-01-12 | Resist pattern forming method and fine pattern forming method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002237440A JP2002237440A (en) | 2002-08-23 |
| JP3509761B2 true JP3509761B2 (en) | 2004-03-22 |
Family
ID=18896766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001032920A Expired - Fee Related JP3509761B2 (en) | 2001-02-08 | 2001-02-08 | Resist pattern forming method and fine pattern forming method |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3509761B2 (en) |
| KR (1) | KR20020066373A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243681A (en) * | 2004-02-24 | 2005-09-08 | Tokyo Electron Ltd | Film modifying method, film modifying apparatus and control method of amount of slimming |
| US7427458B2 (en) * | 2005-06-30 | 2008-09-23 | Lam Research Corporation | System and method for critical dimension reduction and pitch reduction |
| JP5108489B2 (en) * | 2007-01-16 | 2012-12-26 | 株式会社日立ハイテクノロジーズ | Plasma processing method |
| US9852924B1 (en) * | 2016-08-24 | 2017-12-26 | Lam Research Corporation | Line edge roughness improvement with sidewall sputtering |
-
2001
- 2001-02-08 JP JP2001032920A patent/JP3509761B2/en not_active Expired - Fee Related
-
2002
- 2002-01-12 KR KR1020020001854A patent/KR20020066373A/en not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020066373A (en) | 2002-08-16 |
| JP2002237440A (en) | 2002-08-23 |
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