JP2913987B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】この発明は半導体集積回路等の半
導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device such as a semiconductor integrated circuit.
【0002】[0002]
【従来の技術】半導体集積回路の製造工程において、2
層のフォトレジスト層を連続して形成する場合がある。
例えばMOSFET(金属酸化膜半導体型電界効果トラ
ンジスタ)による半導体集積回路を製造する場合、ま
ず、半導体基板の表面にSi3N4等による被エッチング
材層が形成された後、この被エッチング材層に対し、ト
ランジスタの形成される能動領域に対応した開口部を有
する第1のフォトレジスト層が形成され、このフォトレ
ジスト層によって覆われていない領域の被エッチング材
層が選択的に除去される。ここで、被エッチング材層が
Si3N4である場合、従来はCF4、CHF3等の炭素系
のエッチングガスが使用されていた。そして、第1のフ
ォトレジスト層を除去することなく、反転防止用イオン
注入を行わない領域を覆う第2のフォトレジスト層が形
成される。図2と図3は、以上の処理を終えた段階での
半導体集積回路の断面構造を示すものである。図2と図
3において、1は半導体基板、2は被エッチング材層、
3は被エッチング材層2をパターニングするために形成
された第1のフォトレジスト層、4は第2のフォトレジ
スト層である。このように第1および第2のフォトレジ
スト層3、4が形成された状態においてイオン注入が行
われる。この結果、第1および第2のフォトレジスト層
のいずれにも覆われていない領域にイオンが注入され
る。また、ゲート電極の形成後にトランジスタのソース
およびドレイン領域を形成する場合においても、ゲート
電極形成に使用したフォトレジスト層を除去することな
く、ソース、ドレイン形成のためのフォトレジスト層が
形成される。この場合もゲート電極であるポリシリコ
ン、ポリサイド等をエッチングするのに炭素系のエッチ
ングガスが使用されていた。2. Description of the Related Art In a manufacturing process of a semiconductor integrated circuit, 2
In some cases, the photoresist layer is formed continuously.
For example, when manufacturing a semiconductor integrated circuit according MOSFET (metal oxide semiconductor field effect transistor), first, to be etched by Si 3 N 4, or the like on the surface of the semiconductor substrate
After the material layer is formed, a first photoresist layer having an opening corresponding to an active region in which a transistor is formed is formed on the material layer to be etched, and a region not covered by the photoresist layer is formed. Material to be etched
The layer is selectively removed. Here, when the material layer to be etched is Si 3 N 4 , a carbon-based etching gas such as CF 4 or CHF 3 has been conventionally used. Then, without removing the first photoresist layer, a second photoresist layer is formed to cover the region where the inversion prevention ion implantation is not performed. 2 and 3 show the cross-sectional structure of the semiconductor integrated circuit at the stage where the above processing has been completed. Figure 2 and Figure
In 3 , 1 is a semiconductor substrate, 2 is a material layer to be etched ,
Reference numeral 3 denotes a first photoresist layer formed for patterning the material layer 2 to be etched, and reference numeral 4 denotes a second photoresist layer. In the state where the first and second photoresist layers 3 and 4 are formed as described above , ion implantation is performed. As a result, ions are implanted into a region not covered by any of the first and second photoresist layers. In the case where the source and drain regions of the transistor are formed after the formation of the gate electrode, the photoresist layer for forming the source and drain can be formed without removing the photoresist layer used for forming the gate electrode.
It is formed. Also in this case, a carbon-based etching gas has been used to etch polysilicon, polycide, and the like, which are gate electrodes.
【0003】[0003]
【発明が解決しようとする課題】ところで、上述した従
来の半導体装置の製造方法を用いた場合、第1のフォト
レジスト層3上に濡れ性の悪いポリマー層が形成され、
第1および第2の各フォトレジスト層3、4間の密着性
が悪化するという問題がある。このため、第1のフォト
レジスト層3のパターンが幅の狭い間隙を有する場合
は、第1のフォトレジスト層3表面の濡れ性が悪いため
に第2のフォトレジスト層4が間隙内に行き渡らず、第
2のフォトレジスト層4と基板1との間に、図2中符号
5によって示すような空洞が形成されたり、塗布膜厚が
不均一になる等の不具合が生じた。そして、このような
空洞5や不均一な膜厚の第2のフォトレジスト層4が形
成されると、第2のフォトレジスト層4を用いたパター
ニングが正常に行われず、また、パターニングの際の第
2のフォトレジスト層4のマスク性が悪く、本来イオン
注入すべきでない領域までイオン注入されてしまうとい
う問題があった。この対策として、第1のフォトレジス
ト層3の表面に、例えばN2、Ar等の不活性ガスによ
るプラズマ処理等を施す改質処理工程を追加することが
考えられる。しかし、そのようにした場合、下記の問題
が生じる。余分な工程、設備が必要である。工程の
追加に伴って半導体装置に付着する異物が増加し、製造
歩留りが低下する。第1のフォトレジスト層3の形
状、寸法が変化する。このため、図3に符号6によって
示すようなマスク性の低下した領域、すなわち、本来第
1のフォトレジスト層3によって覆われているべきであ
るのに第1のフォトレジスト層3によって覆われていな
い領域が形成される。この場合、第1および第2のフォ
トレジスト層3、4をマスクとしたイオン注入あるいは
エッチング等の処理が行われると、マスク性の低下した
領域に対してもその処理が施されてしまう。この発明は
上述した事情に鑑みてなされたものであり、工程数を増
やすことなく、第1および第2のフォトレジスト層3、
4を良好に形成することができ、所期の素子パターンを
正確に形成することができる半導体装置の製造方法を提
供することを目的とする。When the above-described conventional method for manufacturing a semiconductor device is used, a polymer layer having poor wettability is formed on the first photoresist layer 3 ;
There is a problem that the adhesion between the first and second photoresist layers 3 and 4 is deteriorated. For this reason, when the pattern of the first photoresist layer 3 has a narrow gap, the second photoresist layer 4 does not spread into the gap due to poor wettability of the surface of the first photoresist layer 3. , between the second photoresist layer 4 and the substrate 1, reference characters 2
The problems such as the formation of a cavity as indicated by 5 and the unevenness of the applied film thickness occurred. When the cavity 5 and the second photoresist layer 4 having an uneven thickness are formed, the patterning using the second photoresist layer 4 is not performed normally, and the patterning at the time of patterning is not performed. There is a problem that the maskability of the second photoresist layer 4 is poor, and ions are implanted into a region that should not be ion-implanted. As a countermeasure for this, it is conceivable to add a modification processing step of performing a plasma treatment or the like on the surface of the first photoresist layer 3 with an inert gas such as N 2 or Ar. However, in such a case, the following problem occurs. Extra processes and equipment are required. As the steps are added, foreign substances attached to the semiconductor device increase, and the manufacturing yield decreases. The shape and dimensions of the first photoresist layer 3 change. Therefore, the mask of reduced area, such as shown by reference numeral 6 in FIG. 3, i.e., the original first
1 photo to should have been covered by the resist layer 3 not covered by the first photoresist layer 3 region is formed. In this case, if a process such as ion implantation or etching is performed using the first and second photoresist layers 3 and 4 as a mask, the process is also performed on a region where the maskability is reduced. The present invention has been made in view of the above-mentioned circumstances, and without increasing the number of steps, the first and second photoresist layers 3,
4 can be satisfactorily formed, and an object thereof is to provide a method of manufacturing a semiconductor device capable of accurately forming a desired element pattern.
【0004】[0004]
【課題を解決するための手段】この発明は、被エッチン
グ材層が形成された基板表面に所定のパターンの第1の
フォトレジスト層を形成する工程と、 前記第1のフォト
レジスト層をエッチングマスクとして被エッチング材層
を選択除去するエッチング工程と、前記第1のフォトレ
ジスト層および前記基板表面上に所定のパターンの第2
のフォトレジスト層を形成する工程とを具備する半導体
装置の製造方法において、 前記エッチング工程で、炭素
を全く含まないエッチングガスを使用することを特徴と
している。According to the present invention, there is provided an etchant.
A first pattern having a predetermined pattern is formed on the substrate surface on which the material layer is formed.
Forming a photoresist layer, the first photo
Material layer to be etched using resist layer as etching mask
An etching step of selectively removing a second photoresist having a predetermined pattern on the first photoresist layer and the substrate surface.
Forming a first photoresist layer
In the method of manufacturing a device, in the etching step, carbon may be used.
Is characterized in that an etching gas containing no gas is used .
【0005】[0005]
【作用】上記構成によれば、改質処理工程を行うことな
く、第1および第2のフォトレジスト層間の濡れ性、密
着性が改善される。According to the above construction, the wettability and adhesion between the first and second photoresist layers are improved without performing the modification process.
【0006】[0006]
【実施例】以下、本発明による半導体装置の製造方法の
実施例について説明する。本製造方法においては、被エ
ッチング層が形成された半導体基板全面に第1のフォト
レジスト層を塗布した後、所定のパターンで露光・現像
し、これをエッチングマスクとして、主エッチングガス
として炭素を含まないガス、例えばSF6、NF3、Cl
2等によるエッチングガスを用いてドライエッチングを
行い、被エッチング材層を選択的に除去する。このよう
に第1のフォトレジスト層をマスクとしたエッチングに
炭素を含まないエッチングガスを用いると、レジスト表
面に濡れ性を劣化させるポリマー層が形成されなくな
る。従って、第1および第2のフォトレジスト層間の密
着性が向上する。図1に本製造方法を適用した半導体装
置の第2のフォトレジスト層4のパターニング完了段階
での断面構造を示す。このように改質処理やポリマー層
除去処理等の工程を追加することなく、第1および第2
のフォトレジスト層3、4間の密着性が改善され、半導
体装置の製造歩留りが向上する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing a semiconductor device according to the present invention will be described below. In this manufacturing method, the error
After applying a first photoresist layer to the entire surface of the semiconductor substrate on which the etching layer is formed , exposure and development are performed in a predetermined pattern.
Using this as an etching mask, a gas containing no carbon, for example, SF 6 , NF 3 , Cl
Dry etching is performed using an etching gas such as 2 to selectively remove the material layer to be etched. When an etching gas containing no carbon is used for etching using the first photoresist layer as a mask, a polymer layer that deteriorates wettability is not formed on the resist surface. Therefore, the adhesion between the first and second photoresist layers is improved. FIG. 1 shows a cross-sectional structure of the semiconductor device to which the present manufacturing method is applied at the stage of completing the patterning of the second photoresist layer 4 . Thus, the first and second processes can be performed without adding a process such as a modification process or a polymer layer removal process.
The adhesion between the photoresist layers 3 and 4 is improved, and the manufacturing yield of the semiconductor device is improved.
【0007】[0007]
【発明の効果】以上説明したように、この発明による半
導体装置の製造方法は、被エッチング材層が形成された
基板表面に所定のパターンの第1のフォトレジスト層を
形成する工程と、前記第1のフォトレジスト層をエッチ
ングマスクとして被エッチング材層を選択除去するエッ
チング工程と、前記第1のフォトレジスト層および前記
基板表面上に所定のパターンの第2のフォトレジスト層
を形成する工程とを具備する半導体装置の製造方法にお
いて、前記エッチング工程で、炭素を全く含まないエッ
チングガスを使用するので、製造工程を増やすことな
く、第1および第2のフォトレジスト層間の密着性を改
善することができる。従って、所期の形状の素子パター
ンが正確に形成され、半導体装置の製造歩留りが向上す
るという効果が得られる。As described above, in the method of manufacturing a semiconductor device according to the present invention, the material layer to be etched is formed.
A first photoresist layer having a predetermined pattern is formed on the substrate surface.
Forming and etching the first photoresist layer
And edge <br/> quenching step of selectively removing the etched material layer as Ngumasuku, the first photoresist layer and the
A second photoresist layer having a predetermined pattern on a substrate surface
Forming a semiconductor device.
In the etching step, an etchant containing no carbon
Since the etching gas is used , the adhesion between the first and second photoresist layers can be improved without increasing the number of manufacturing steps. Therefore, an effect is obtained in which an element pattern having a desired shape is accurately formed, and the manufacturing yield of the semiconductor device is improved.
【図1】 この発明の一実施例による製造方法を適用し
た半導体装置の断面構造を示す図である。FIG. 1 is a diagram showing a cross-sectional structure of a semiconductor device to which a manufacturing method according to an embodiment of the present invention is applied.
【図2】 従来の製造方法を適用した半導体装置の断面
構造を示す図である。FIG. 2 is a diagram showing a cross-sectional structure of a semiconductor device to which a conventional manufacturing method is applied.
【図3】 従来の製造方法を適用した半導体装置の断面
構造を示す図である。FIG. 3 is a diagram showing a cross-sectional structure of a semiconductor device to which a conventional manufacturing method is applied.
1……半導体基板、3……第1のフォトレジスト層、4
……第2のフォトレジスト層。1 ... semiconductor substrate, 3 ... first photoresist layer, 4
... Second photoresist layer.
Claims (1)
に所定のパターンの第1のフォトレジスト層を形成する
工程と、 前記第1のフォトレジスト層をエッチングマスクとして
被エッチング材層を選択除去する エッチング工程と、 前記第1のフォトレジスト層および前記基板表面上に所
定のパターンの第2のフォトレジスト層を形成する工程
とを具備する半導体装置の製造方法において、 前記エッチング工程で、炭素を全く含まないエッチング
ガスを使用することを特徴とする半導体装置の製造方
法。 1. A substrate surface on which a material layer to be etched is formed.
Forming a first photoresist layer in a predetermined pattern
Using the first photoresist layer as an etching mask
An etching step of selectively removing the material layer to be etched; and an etching step on the first photoresist layer and the substrate surface.
Forming a second photoresist layer having a predetermined pattern
In the method for manufacturing a semiconductor device, the method further comprises:
Semiconductor device manufacturing method characterized by using gas
Law.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4064215A JP2913987B2 (en) | 1992-03-19 | 1992-03-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4064215A JP2913987B2 (en) | 1992-03-19 | 1992-03-19 | Method for manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05267248A JPH05267248A (en) | 1993-10-15 |
JP2913987B2 true JP2913987B2 (en) | 1999-06-28 |
Family
ID=13251648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4064215A Expired - Lifetime JP2913987B2 (en) | 1992-03-19 | 1992-03-19 | Method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2913987B2 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59107516A (en) * | 1982-12-13 | 1984-06-21 | Nec Corp | Manufacture of semiconductor device |
JPH02214153A (en) * | 1989-02-14 | 1990-08-27 | Sumitomo Metal Ind Ltd | Manufacture of mos integrated circuit |
-
1992
- 1992-03-19 JP JP4064215A patent/JP2913987B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05267248A (en) | 1993-10-15 |
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