JP3228262B2 - 半導体素子のキャパシタ製造方法及び半導体素子のキャパシタ - Google Patents
半導体素子のキャパシタ製造方法及び半導体素子のキャパシタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は，半導体素子のキャ
パシタ製造方法及び半導体素子のキャパシタに関し，特
に耐リーク電流特性を有する上部及び下部電極層を形成
する半導体素子のキャパシタ製造方法及び半導体素子の
キャパシタに関する。
パシタ製造方法及び半導体素子のキャパシタに関し，特
に耐リーク電流特性を有する上部及び下部電極層を形成
する半導体素子のキャパシタ製造方法及び半導体素子の
キャパシタに関する。
【０００２】
【従来の技術】近年のメモリ等に蓄えておく情報量は，
急速に増大しており，その情報量の増大に合わせて，そ
の情報量を蓄えておくキャパシタ容量を大きくしておく
必要性が生じてきた。一方，半導体製造技術の進歩によ
り，半導体素子を微細加工する技術が発達し，それに伴
いメモリのサイズ縮小も必然的に生じている。一般に，
キャパシタ容量を大きくするには，キャパシタのサイズ
を大きくする必要があり，キャパシタ容量を大きくし，
上述のようにキャパシタサイズを微細にするのは困難で
ある。そこで，最近ではキャパシタの電極間に高誘電率
を有する誘電体を挿入することによりキャパシタサイズ
が微細かつ高容量のキャパシタを実現しようとしてい
る。
急速に増大しており，その情報量の増大に合わせて，そ
の情報量を蓄えておくキャパシタ容量を大きくしておく
必要性が生じてきた。一方，半導体製造技術の進歩によ
り，半導体素子を微細加工する技術が発達し，それに伴
いメモリのサイズ縮小も必然的に生じている。一般に，
キャパシタ容量を大きくするには，キャパシタのサイズ
を大きくする必要があり，キャパシタ容量を大きくし，
上述のようにキャパシタサイズを微細にするのは困難で
ある。そこで，最近ではキャパシタの電極間に高誘電率
を有する誘電体を挿入することによりキャパシタサイズ
が微細かつ高容量のキャパシタを実現しようとしてい
る。
【０００３】誘電体材料としては，ＳｉＯ２，Ｓｉ３Ｎ
４，ＳｉＯＮ，Ｔａ２Ｏ５（εｒは約２０；εｒは比誘
電率を示す），ＳｒＴｉＯ３（ＳＴＯ；Ｓｒ Ｔｉ Ｏ
ｘｉｄｅ），（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ＢＳＴ；
Ｂａ Ｓｒ Ｔｉｔａｎｉｕｍ ｏｘｉｄｅ：εｒ＞５
００），Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（ＰＺＴ；Ｐｂ
Ｚｒ Ｔｉｔａｎｉｕｍ ｏｘｉｄｅ：εｒ＞１００
０），ＳｒＢｉ２ＮｂＴａＯ９等がある。これの誘電体
材料により，ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法，ＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法，
ＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎ Ｒｅｓ
ｏｎａｎｃｅ）ＣＶＤ法，スピンコート法，スパッタ法
等を用いて，誘電体は形成される。キャパシタ電極とし
ては，Ｐｔ，ＡｌとＴｉＮの合金，Ｒｕ，ＴｉＮ等があ
る。これらもＣＶＤ法，スパッタ法等を用いて形成され
る。
４，ＳｉＯＮ，Ｔａ２Ｏ５（εｒは約２０；εｒは比誘
電率を示す），ＳｒＴｉＯ３（ＳＴＯ；Ｓｒ Ｔｉ Ｏ
ｘｉｄｅ），（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ＢＳＴ；
Ｂａ Ｓｒ Ｔｉｔａｎｉｕｍ ｏｘｉｄｅ：εｒ＞５
００），Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（ＰＺＴ；Ｐｂ
Ｚｒ Ｔｉｔａｎｉｕｍ ｏｘｉｄｅ：εｒ＞１００
０），ＳｒＢｉ２ＮｂＴａＯ９等がある。これの誘電体
材料により，ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法，ＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法，
ＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎ Ｒｅｓ
ｏｎａｎｃｅ）ＣＶＤ法，スピンコート法，スパッタ法
等を用いて，誘電体は形成される。キャパシタ電極とし
ては，Ｐｔ，ＡｌとＴｉＮの合金，Ｒｕ，ＴｉＮ等があ
る。これらもＣＶＤ法，スパッタ法等を用いて形成され
る。
【０００４】一般的な従来の半導体素子のキャパシタ製
造方法を示す図４を参照して，その構成を説明する。ま
た本明細書では，同一又は同等のものには同一符号を付
して説明する。従来の一般的な半導体素子のキャパシタ
構造は，ＴｉＮ材料等から成る下部電極層２と，Ｔａ２
Ｏ５材料等から成る誘電体層５と，ＴｉＮ材料等から成
る上部電極層６と，から構成される，いわゆるＭＩＭ
（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造
である。まず，半導体基板１上の絶縁膜（図示せず）上
に，ＣＶＤ法，ＭＯＣＶＤ法，スパッタ法を用いてＴｉ
Ｎ材料等を堆積し，層厚１０ｎｍ〜３００ｎｍの下部電
極層２を形成させる（図４（Ａ））。ここに，ＣＶＤ法
は，気体として供給される薄膜の構成材料（ここでは，
ＴｉＣｌ４とＮＨ３の混合気体等）に，熱・電磁波等の
エネルギーを加えて気体分子の励起や分解を行うことに
よって，分解反応中間生成物を形成し，基板上面での吸
着・反応・解離の各反応を経て，薄膜（ここでは，Ｔｉ
Ｎ材料等）を堆積する方法である。また，ＭＯＣＶＤ法
は，材料として熱的に不安定で分解されやすい有機金属
化合物ＴＤＭＡＴ（Ｔｅｔｒａｋｉｓ（ＤｉＭｅｔｈｙ
ｌＡｍｉｎｏ）Ｔｉｔａｎｉｕｍ）を用い，比較的低温
で金属や化合物を形成するＣＶＤ法のことである。ま
た，スパッタ法は，高エネルギーの粒子（通常，Ａｒ＋
イオン）を固体のターゲット（ここでは，ＴｉＮ材料
等）に照射した時に，ターゲット構成原子がターゲット
表面から放出される現象により放出されたターゲット原
子を，基板上に輸送して薄膜（ここでは，ＴｉＮ材料
等）を堆積する方法である。次に，レジスト塗布装置３
により後のエッチング工程に十分耐え得る材料から成る
レジスト（図示せず）を塗布する。この上に写真乾板と
同様に白黒の下部電極のパターンが描かれているホトマ
スク（図示せず）を重ね，紫外線を照射してレジスト材
料に構造変化を起させる（感光処理）（図４（Ｂ））。
この感光処理によって，レジスト中にホトマスクのパタ
ーン像を形成する。次に，主として化学処理によって，
例えば感光しなかった部分のみを溶かしてしまう現像処
理によりこのパターン像を顕在化して，ホトマスクと同
一パターンを作り出す。その後，ドライ又はウェットエ
ッチング技術で露出している被エッチング材を除去し，
下部電極層２を形成する（図４（Ｃ））。ここに，ドラ
イエッチング技術は，反応気体を用意し，その反応気体
のラジカル又はイオンを生成して，露出している被エッ
チング材（ここではＴｉＮ材料）と反応させ，揮発性反
応性生物の生成・離脱が起こり，露出している被エッチ
ング材がエッチングされる。また，ウェットエッチング
技術は，露出している被エッチング材に特定の溶液（こ
こではＨＦ＋ＨＮＯ３）により溶解させて露出している
被エッチング材を除去する。次に，下部電極層２の表面
に，堆積層の形成が均一に行われるように反応気体の流
れの影響を除去するＣＶＤ法を行うＬＰＣＶＤ法を用い
る。ＬＰＣＶＤ法はチャンバー（図示せず）内を減圧す
るため，反応気体分子の平均自由行程が長くなる。この
ＬＰＣＶＤ法によって，層厚５ｎｍ〜５０ｎｍのＴａ２
Ｏ５層を堆積する（図４（Ｄ））。ここに，このＬＰＣ
ＶＤ法で，気体として供給される薄膜の構成材料は，Ｔ
ａ（ＯＣ２Ｈ５）５を用いる。Ｔａ２Ｏ５層上に，上述
の図４（Ａ）の工程と同様にＣＶＤ法やスパッタ法を用
いてＴｉＮ材料等を堆積し，層厚１０ｎｍ〜３００ｎｍ
の上部電極層６を形成させる（図４（Ｅ））。次に，上
述のリソグラフィー技術（図４（Ｂ））を用いて，下部
電極層２と同様に上部電極層６のパターンをレジストに
形成する（図４（Ｆ））。次に，上述のドライ又はウェ
ットエッチング技術（図４（Ｃ））を用いて，下部電極
層２形成と同様にレジスト層に形成されたパターン像を
上部の導電体層に転写させ，上部電極を形成する（図４
（Ｇ））。
造方法を示す図４を参照して，その構成を説明する。ま
た本明細書では，同一又は同等のものには同一符号を付
して説明する。従来の一般的な半導体素子のキャパシタ
構造は，ＴｉＮ材料等から成る下部電極層２と，Ｔａ２
Ｏ５材料等から成る誘電体層５と，ＴｉＮ材料等から成
る上部電極層６と，から構成される，いわゆるＭＩＭ
（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造
である。まず，半導体基板１上の絶縁膜（図示せず）上
に，ＣＶＤ法，ＭＯＣＶＤ法，スパッタ法を用いてＴｉ
Ｎ材料等を堆積し，層厚１０ｎｍ〜３００ｎｍの下部電
極層２を形成させる（図４（Ａ））。ここに，ＣＶＤ法
は，気体として供給される薄膜の構成材料（ここでは，
ＴｉＣｌ４とＮＨ３の混合気体等）に，熱・電磁波等の
エネルギーを加えて気体分子の励起や分解を行うことに
よって，分解反応中間生成物を形成し，基板上面での吸
着・反応・解離の各反応を経て，薄膜（ここでは，Ｔｉ
Ｎ材料等）を堆積する方法である。また，ＭＯＣＶＤ法
は，材料として熱的に不安定で分解されやすい有機金属
化合物ＴＤＭＡＴ（Ｔｅｔｒａｋｉｓ（ＤｉＭｅｔｈｙ
ｌＡｍｉｎｏ）Ｔｉｔａｎｉｕｍ）を用い，比較的低温
で金属や化合物を形成するＣＶＤ法のことである。ま
た，スパッタ法は，高エネルギーの粒子（通常，Ａｒ＋
イオン）を固体のターゲット（ここでは，ＴｉＮ材料
等）に照射した時に，ターゲット構成原子がターゲット
表面から放出される現象により放出されたターゲット原
子を，基板上に輸送して薄膜（ここでは，ＴｉＮ材料
等）を堆積する方法である。次に，レジスト塗布装置３
により後のエッチング工程に十分耐え得る材料から成る
レジスト（図示せず）を塗布する。この上に写真乾板と
同様に白黒の下部電極のパターンが描かれているホトマ
スク（図示せず）を重ね，紫外線を照射してレジスト材
料に構造変化を起させる（感光処理）（図４（Ｂ））。
この感光処理によって，レジスト中にホトマスクのパタ
ーン像を形成する。次に，主として化学処理によって，
例えば感光しなかった部分のみを溶かしてしまう現像処
理によりこのパターン像を顕在化して，ホトマスクと同
一パターンを作り出す。その後，ドライ又はウェットエ
ッチング技術で露出している被エッチング材を除去し，
下部電極層２を形成する（図４（Ｃ））。ここに，ドラ
イエッチング技術は，反応気体を用意し，その反応気体
のラジカル又はイオンを生成して，露出している被エッ
チング材（ここではＴｉＮ材料）と反応させ，揮発性反
応性生物の生成・離脱が起こり，露出している被エッチ
ング材がエッチングされる。また，ウェットエッチング
技術は，露出している被エッチング材に特定の溶液（こ
こではＨＦ＋ＨＮＯ３）により溶解させて露出している
被エッチング材を除去する。次に，下部電極層２の表面
に，堆積層の形成が均一に行われるように反応気体の流
れの影響を除去するＣＶＤ法を行うＬＰＣＶＤ法を用い
る。ＬＰＣＶＤ法はチャンバー（図示せず）内を減圧す
るため，反応気体分子の平均自由行程が長くなる。この
ＬＰＣＶＤ法によって，層厚５ｎｍ〜５０ｎｍのＴａ２
Ｏ５層を堆積する（図４（Ｄ））。ここに，このＬＰＣ
ＶＤ法で，気体として供給される薄膜の構成材料は，Ｔ
ａ（ＯＣ２Ｈ５）５を用いる。Ｔａ２Ｏ５層上に，上述
の図４（Ａ）の工程と同様にＣＶＤ法やスパッタ法を用
いてＴｉＮ材料等を堆積し，層厚１０ｎｍ〜３００ｎｍ
の上部電極層６を形成させる（図４（Ｅ））。次に，上
述のリソグラフィー技術（図４（Ｂ））を用いて，下部
電極層２と同様に上部電極層６のパターンをレジストに
形成する（図４（Ｆ））。次に，上述のドライ又はウェ
ットエッチング技術（図４（Ｃ））を用いて，下部電極
層２形成と同様にレジスト層に形成されたパターン像を
上部の導電体層に転写させ，上部電極を形成する（図４
（Ｇ））。
【０００５】上述の従来の半導体素子のキャパシタ製造
方法では，上部電極層６及び下部電極層２のＴｉＮ等の
材料が，それら電極層形成中又は形成後の熱処理工程に
おいて，Ｔａ２Ｏ５材料から成る誘電体層５から酸素を
吸入し，誘電体層５中で酸素が局所的に不足し，誘電体
層５の化学量論的組成が変化する。その結果，上部電極
層６及び／又は下部電極層２と誘電体層５の間でリーク
電流が発生する。
方法では，上部電極層６及び下部電極層２のＴｉＮ等の
材料が，それら電極層形成中又は形成後の熱処理工程に
おいて，Ｔａ２Ｏ５材料から成る誘電体層５から酸素を
吸入し，誘電体層５中で酸素が局所的に不足し，誘電体
層５の化学量論的組成が変化する。その結果，上部電極
層６及び／又は下部電極層２と誘電体層５の間でリーク
電流が発生する。
【０００６】この問題を解決することを目的として，上
部電極層と下部電極層との間に耐リーク特性の良い誘電
体層を設ける，誘電体層を活性酸素雰囲気中で熱処理す
る等によって，上記問題は解決できるとされている。
部電極層と下部電極層との間に耐リーク特性の良い誘電
体層を設ける，誘電体層を活性酸素雰囲気中で熱処理す
る等によって，上記問題は解決できるとされている。
【０００７】
【発明が解決しようとする課題】しかし，上部電極層と
下部電極層との間に耐リーク特性の良い誘電体層を設け
たり，誘電体層を活性酸素雰囲気中で熱処理する等によ
り，確かに以前よりはリーク電流が減少するかもしれな
いが，依然として上部電極層と下部電極層との間で下部
電極層に対する上部電極層の電圧値が±１．５Ｖの場
合，１０−６〜１０ −５Ａ／ｃｍ２程度以上のリーク電
流があり，上記問題を解決したとは認めることができな
い。
下部電極層との間に耐リーク特性の良い誘電体層を設け
たり，誘電体層を活性酸素雰囲気中で熱処理する等によ
り，確かに以前よりはリーク電流が減少するかもしれな
いが，依然として上部電極層と下部電極層との間で下部
電極層に対する上部電極層の電圧値が±１．５Ｖの場
合，１０−６〜１０ −５Ａ／ｃｍ２程度以上のリーク電
流があり，上記問題を解決したとは認めることができな
い。
【０００８】以上の従来技術における問題に鑑み，本発
明は，半導体素子のキャパシタでの誘電体層と電極間に
発生するリーク電流を減少させ，誘電体層の高誘電率を
保持し，高容量を維持できる半導体素子のキャパシタ製
造方法及び半導体素子のキャパシタを提供することを目
的とする。
明は，半導体素子のキャパシタでの誘電体層と電極間に
発生するリーク電流を減少させ，誘電体層の高誘電率を
保持し，高容量を維持できる半導体素子のキャパシタ製
造方法及び半導体素子のキャパシタを提供することを目
的とする。
【０００９】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明の半導体素子のキャパシタ製造方法は，半
導体基板上にＴｉＮ材料を堆積させて形成する層厚１０
〜３００ｎｍの下部電極層に酸素を含有させる工程と，
層厚５〜５０ｎｍの誘電体層上にＴｉＮ材料を堆積させ
て形成する層厚１０〜３００ｎｍの上部電極層に酸素を
含有させる工程と，より成ることを特徴とする。
願第１の発明の半導体素子のキャパシタ製造方法は，半
導体基板上にＴｉＮ材料を堆積させて形成する層厚１０
〜３００ｎｍの下部電極層に酸素を含有させる工程と，
層厚５〜５０ｎｍの誘電体層上にＴｉＮ材料を堆積させ
て形成する層厚１０〜３００ｎｍの上部電極層に酸素を
含有させる工程と，より成ることを特徴とする。
【００１０】したがって，本出願第１の発明の半導体素
子のキャパシタ製造方法によれば，半導体基板上にＴｉ
Ｎ材料を堆積させて形成する下部電極層に酸素を含有さ
せる工程と，誘電体層上にＴｉＮ材料を堆積させて形成
する上部電極層に酸素を含有させる工程と，より成るこ
とにより，上部及び下部電極層に酸素が含有され上部及
び下部電極層の酸素濃度が大きくなり，誘電体層から酸
素が上部及び下部電極に拡散することを防ぐことができ
る。すなわち，誘電体層と電極層との間で酸化還元反応
を抑制することができ，誘電体層と電極間に発生するリ
ーク電流を減少させることができる。また，誘電体層の
酸化還元反応による物質変化が少なくなることより，誘
電体層の高誘電率を保持し，半導体素子のキャパシタが
高容量を維持する様にすることが可能になる。ここに，
誘電体層の層厚５〜５０ｎｍの数値は，リーク電流を押
さえてかつ半導体素子のキャパシタをより高容量にする
ために必要な値である。誘電体層の層厚は，薄いほどキ
ャパシタ容量は増えるが，リーク電流が増大する可能性
が大きくなる。このキャパシタ容量をできるだけ増や
し，リーク電流をできるだけ減らすように上記の数値が
調整されている。また，電極層の層厚１０〜３００ｎｍ
の数値は，リーク電流を押さえるために必要な数値であ
る。
子のキャパシタ製造方法によれば，半導体基板上にＴｉ
Ｎ材料を堆積させて形成する下部電極層に酸素を含有さ
せる工程と，誘電体層上にＴｉＮ材料を堆積させて形成
する上部電極層に酸素を含有させる工程と，より成るこ
とにより，上部及び下部電極層に酸素が含有され上部及
び下部電極層の酸素濃度が大きくなり，誘電体層から酸
素が上部及び下部電極に拡散することを防ぐことができ
る。すなわち，誘電体層と電極層との間で酸化還元反応
を抑制することができ，誘電体層と電極間に発生するリ
ーク電流を減少させることができる。また，誘電体層の
酸化還元反応による物質変化が少なくなることより，誘
電体層の高誘電率を保持し，半導体素子のキャパシタが
高容量を維持する様にすることが可能になる。ここに，
誘電体層の層厚５〜５０ｎｍの数値は，リーク電流を押
さえてかつ半導体素子のキャパシタをより高容量にする
ために必要な値である。誘電体層の層厚は，薄いほどキ
ャパシタ容量は増えるが，リーク電流が増大する可能性
が大きくなる。このキャパシタ容量をできるだけ増や
し，リーク電流をできるだけ減らすように上記の数値が
調整されている。また，電極層の層厚１０〜３００ｎｍ
の数値は，リーク電流を押さえるために必要な数値であ
る。
【００１１】本出願第２の発明の半導体素子のキャパシ
タは，半導体基板上にＴｉＮ材料を堆積させて形成する
層厚１０〜３００ｎｍの下部電極層に酸素を含有させる
工程と，層厚５〜５０ｎｍの誘電体層上にＴｉＮ材料を
堆積させて形成する層厚１０〜３００ｎｍの上部電極層
に酸素を含有させる工程と，より成ることを特徴とする
半導体素子のキャパシタ製造方法により製造されて成る
半導体素子のキャパシタであって，前記下部電極層に対
する前記上部電極層の電圧値が−１．５〜＋１．５Ｖで
ある場合，前記上部電極層又は前記下部電極層と誘電体
層との間で流れるリーク電流は１０−８Ａ／ｃｍ２以下
の数値に抑制されて成ることを特徴とする。
タは，半導体基板上にＴｉＮ材料を堆積させて形成する
層厚１０〜３００ｎｍの下部電極層に酸素を含有させる
工程と，層厚５〜５０ｎｍの誘電体層上にＴｉＮ材料を
堆積させて形成する層厚１０〜３００ｎｍの上部電極層
に酸素を含有させる工程と，より成ることを特徴とする
半導体素子のキャパシタ製造方法により製造されて成る
半導体素子のキャパシタであって，前記下部電極層に対
する前記上部電極層の電圧値が−１．５〜＋１．５Ｖで
ある場合，前記上部電極層又は前記下部電極層と誘電体
層との間で流れるリーク電流は１０−８Ａ／ｃｍ２以下
の数値に抑制されて成ることを特徴とする。
【００１２】したがって，本出願第２の発明の半導体素
子のキャパシタによれば，半導体基板上にＴｉＮ材料を
堆積させて形成する層厚１０〜３００ｎｍの下部電極層
に酸素を含有させる工程と，層厚５〜５０ｎｍの誘電体
層上にＴｉＮ材料を堆積させて形成する層厚１０〜３０
０ｎｍの上部電極層に酸素を含有させる工程と，により
製造されて成ることであることから，上部及び下部電極
層に酸素が含有され上部及び下部電極層の酸素濃度が大
きくなり，誘電体層から酸素が上部及び下部電極に拡散
することを防ぐことができる。すなわち，誘電体層と電
極層との間で酸化還元反応を抑制することができ，誘電
体層と電極間に発生するリーク電流を減少させることが
できる。そのリーク電流の数値は，前記下部電極層に対
する前記上部電極層の電圧値が−１．５〜＋１．５Ｖで
ある場合，従来の技術よりも２桁程度以上低くなる。
子のキャパシタによれば，半導体基板上にＴｉＮ材料を
堆積させて形成する層厚１０〜３００ｎｍの下部電極層
に酸素を含有させる工程と，層厚５〜５０ｎｍの誘電体
層上にＴｉＮ材料を堆積させて形成する層厚１０〜３０
０ｎｍの上部電極層に酸素を含有させる工程と，により
製造されて成ることであることから，上部及び下部電極
層に酸素が含有され上部及び下部電極層の酸素濃度が大
きくなり，誘電体層から酸素が上部及び下部電極に拡散
することを防ぐことができる。すなわち，誘電体層と電
極層との間で酸化還元反応を抑制することができ，誘電
体層と電極間に発生するリーク電流を減少させることが
できる。そのリーク電流の数値は，前記下部電極層に対
する前記上部電極層の電圧値が−１．５〜＋１．５Ｖで
ある場合，従来の技術よりも２桁程度以上低くなる。
【００１３】本出願第３の発明の半導体素子のキャパシ
タは，本出願第２発明の半導体素子のキャパシタにおい
て，半導体基板上にＴｉＮ材料を堆積させて形成する層
厚１０〜３００ｎｍの下部電極層に酸素を含有させる工
程と，層厚５〜５０ｎｍの誘電体層上にＴｉＮ材料を堆
積させて形成する層厚１０〜３００ｎｍの上部電極層に
酸素を含有させる工程と，より成ることを特徴とする半
導体素子のキャパシタ製造方法により製造されて成る半
導体素子のキャパシタであって，前記上部及び下部電極
層にＴｉＯＮが含有されていることを特徴とする。
タは，本出願第２発明の半導体素子のキャパシタにおい
て，半導体基板上にＴｉＮ材料を堆積させて形成する層
厚１０〜３００ｎｍの下部電極層に酸素を含有させる工
程と，層厚５〜５０ｎｍの誘電体層上にＴｉＮ材料を堆
積させて形成する層厚１０〜３００ｎｍの上部電極層に
酸素を含有させる工程と，より成ることを特徴とする半
導体素子のキャパシタ製造方法により製造されて成る半
導体素子のキャパシタであって，前記上部及び下部電極
層にＴｉＯＮが含有されていることを特徴とする。
【００１４】したがって，本出願第３の発明の半導体素
子のキャパシタによれば，半導体基板上にＴｉＮ材料を
堆積させて形成する層厚１０〜３００ｎｍの下部電極層
に酸素を含有させる工程と，層厚５〜５０ｎｍの誘電体
層上にＴｉＮ材料を堆積させて形成する層厚１０〜３０
０ｎｍの上部電極層に酸素を含有させる工程と，により
製造されて成ることであることから，上部及び下部電極
層にＴｉＯＮが含有され上部及び下部電極層の酸素濃度
が大きくなり，誘電体層から酸素が上部及び下部電極に
拡散することを防ぐことができる。すなわち，誘電体層
と電極層との間で酸化還元反応を抑制することができ，
誘電体層と電極間に発生するリーク電流を減少させるこ
とができる。
子のキャパシタによれば，半導体基板上にＴｉＮ材料を
堆積させて形成する層厚１０〜３００ｎｍの下部電極層
に酸素を含有させる工程と，層厚５〜５０ｎｍの誘電体
層上にＴｉＮ材料を堆積させて形成する層厚１０〜３０
０ｎｍの上部電極層に酸素を含有させる工程と，により
製造されて成ることであることから，上部及び下部電極
層にＴｉＯＮが含有され上部及び下部電極層の酸素濃度
が大きくなり，誘電体層から酸素が上部及び下部電極に
拡散することを防ぐことができる。すなわち，誘電体層
と電極層との間で酸化還元反応を抑制することができ，
誘電体層と電極間に発生するリーク電流を減少させるこ
とができる。
【００１５】本出願第４の発明は，本出願第１の発明の
半導体素子のキャパシタ製造方法において，ＣＶＤ（化
学的気相成長）法によって上部及び下部電極層をそれぞ
れ誘電体層上，半導体基板上にＴｉＮ材料を堆積させて
形成する場合，チャンバー内に酸素気体を充填して，前
記上部及び下部電極層に酸素を含有させることを特徴と
する。また，本出願第５の発明は，本出願第１発明の半
導体素子のキャパシタ製造方法において，反応性ＰＶＤ
（物理的気相成長）法によって上部及び下部電極層をそ
れぞれ誘電体層上，半導体基板上にＴｉＮ材料を堆積さ
せて形成する場合，チャンバー内に酸素気体を充填し
て，前記上部及び下部電極層に酸素を含有させることを
特徴とする。
半導体素子のキャパシタ製造方法において，ＣＶＤ（化
学的気相成長）法によって上部及び下部電極層をそれぞ
れ誘電体層上，半導体基板上にＴｉＮ材料を堆積させて
形成する場合，チャンバー内に酸素気体を充填して，前
記上部及び下部電極層に酸素を含有させることを特徴と
する。また，本出願第５の発明は，本出願第１発明の半
導体素子のキャパシタ製造方法において，反応性ＰＶＤ
（物理的気相成長）法によって上部及び下部電極層をそ
れぞれ誘電体層上，半導体基板上にＴｉＮ材料を堆積さ
せて形成する場合，チャンバー内に酸素気体を充填し
て，前記上部及び下部電極層に酸素を含有させることを
特徴とする。
【００１６】したがって，以上の本出願第４の発明及び
第５の発明の半導体素子のキャパシタ製造方法によれ
ば，ＣＶＤ法若しくは反応性ＰＶＤ法を実施する際に，
チャンバー内に酸素気体を充填して，前記上部及び下部
電極層に酸素を含有させることにより，上部及び下部電
極層に酸素が含有され上部及び下部電極層の酸素濃度が
大きくなり，誘電体層から酸素が上部及び下部電極に拡
散することを防ぎ，誘電体層と電極間に発生するリーク
電流を減少させることができ，誘電体層の高誘電率を保
持し，半導体素子のキャパシタが高容量を維持する様に
することが可能になる。
第５の発明の半導体素子のキャパシタ製造方法によれ
ば，ＣＶＤ法若しくは反応性ＰＶＤ法を実施する際に，
チャンバー内に酸素気体を充填して，前記上部及び下部
電極層に酸素を含有させることにより，上部及び下部電
極層に酸素が含有され上部及び下部電極層の酸素濃度が
大きくなり，誘電体層から酸素が上部及び下部電極に拡
散することを防ぎ，誘電体層と電極間に発生するリーク
電流を減少させることができ，誘電体層の高誘電率を保
持し，半導体素子のキャパシタが高容量を維持する様に
することが可能になる。
【００１７】本出願第６の発明は，本出願第５発明の半
導体素子のキャパシタ製造方法において，スパッタター
ゲットはＴｉ系元素から成る材料を用いることを特徴と
する。
導体素子のキャパシタ製造方法において，スパッタター
ゲットはＴｉ系元素から成る材料を用いることを特徴と
する。
【００１８】したがって，本出願第６の発明の半導体装
置によれば，スパッタターゲットはＴｉ系元素から成る
材料を用いることにより，Ｔｉを含む電極層を形成する
ことが可能になる。
置によれば，スパッタターゲットはＴｉ系元素から成る
材料を用いることにより，Ｔｉを含む電極層を形成する
ことが可能になる。
【００１９】本出願第７の発明は，本出願第４〜本出願
第６の発明の半導体素子のキャパシタ製造方法におい
て，前記酸素気体の代わりにＮＯ，Ｎ２Ｏ，ＮＯ２のい
ずれか一の単体気体，あるいは酸素系の気体とＮ２，Ｈ
２，Ａｒ，ＮＨ３のいずれか一の気体の混合気体，ある
いは酸素系の気体とＡｒ，Ｎ２の混合気体を用いること
を特徴とする。
第６の発明の半導体素子のキャパシタ製造方法におい
て，前記酸素気体の代わりにＮＯ，Ｎ２Ｏ，ＮＯ２のい
ずれか一の単体気体，あるいは酸素系の気体とＮ２，Ｈ
２，Ａｒ，ＮＨ３のいずれか一の気体の混合気体，ある
いは酸素系の気体とＡｒ，Ｎ２の混合気体を用いること
を特徴とする。
【００２０】したがって，本出願第７の発明の半導体素
子のキャパシタ製造方法によれば，工程の際に，活性が
高く取り扱いの困難な酸素気体を用いることなく，酸素
気体を用いた場合と同様に，電極層に酸素を含有させる
ことが可能になる活性が低くしかも入手しやすい窒素酸
化物気体又は不活性気体であるＡｒ気体等，すなわちＮ
Ｏ，Ｎ２Ｏ，ＮＯ２のいずれか一の単体気体，あるいは
酸素系の気体とＮ２，Ｈ２，Ａｒ，ＮＨ３のいずれか一
の気体の混合気体，あるいは酸素系の気体とＡｒ，Ｎ２
の混合気体を用いることが可能になる。
子のキャパシタ製造方法によれば，工程の際に，活性が
高く取り扱いの困難な酸素気体を用いることなく，酸素
気体を用いた場合と同様に，電極層に酸素を含有させる
ことが可能になる活性が低くしかも入手しやすい窒素酸
化物気体又は不活性気体であるＡｒ気体等，すなわちＮ
Ｏ，Ｎ２Ｏ，ＮＯ２のいずれか一の単体気体，あるいは
酸素系の気体とＮ２，Ｈ２，Ａｒ，ＮＨ３のいずれか一
の気体の混合気体，あるいは酸素系の気体とＡｒ，Ｎ２
の混合気体を用いることが可能になる。
【００２１】本出願第８の発明は，本出願第１又は本出
願第４〜本出願第７のいずれか一に記載の発明の半導体
素子のキャパシタ製造方法において，前記誘電体層及び
前記上部及び下部電極層を形成した後，熱処理を実行す
ることによってこれらの電極に含有されている原子・分
子をこれらの電極内に拡散させることを特徴とする。ま
た，本出願第９の発明は，本出願第１又は本出願第４〜
本出願第７のいずれか一に記載の発明の半導体素子のキ
ャパシタ製造方法において，前記誘電体層及び前記上部
及び下部電極層を形成した後，プラズマ処理を実行する
ことによってこれらの電極に含有されている原子・分子
をこれらの電極内に拡散させることを特徴とする。
願第４〜本出願第７のいずれか一に記載の発明の半導体
素子のキャパシタ製造方法において，前記誘電体層及び
前記上部及び下部電極層を形成した後，熱処理を実行す
ることによってこれらの電極に含有されている原子・分
子をこれらの電極内に拡散させることを特徴とする。ま
た，本出願第９の発明は，本出願第１又は本出願第４〜
本出願第７のいずれか一に記載の発明の半導体素子のキ
ャパシタ製造方法において，前記誘電体層及び前記上部
及び下部電極層を形成した後，プラズマ処理を実行する
ことによってこれらの電極に含有されている原子・分子
をこれらの電極内に拡散させることを特徴とする。
【００２２】したがって，以上の本出願第８の発明及び
本出願第９の発明の半導体素子のキャパシタ製造方法に
よれば，誘電体層及び上部及び下部電極層を形成した
後，熱処理若しくはプラズマ処理を実行することによっ
て電極層に含有されている原子・分子が，熱によってエ
ネルギーを得て拡散し，原子・分子濃度が均一な電極層
を形成することができる。
本出願第９の発明の半導体素子のキャパシタ製造方法に
よれば，誘電体層及び上部及び下部電極層を形成した
後，熱処理若しくはプラズマ処理を実行することによっ
て電極層に含有されている原子・分子が，熱によってエ
ネルギーを得て拡散し，原子・分子濃度が均一な電極層
を形成することができる。
【００２３】本出願第１０の発明は，本出願第１又は本
出願第４〜本出願第７のいずれか一の発明の半導体素子
のキャパシタ製造方法において，前記誘電体層及び前記
上部及び下部電極を形成した後，この半導体素子のキャ
パシタに酸素原子を注入することによって，半導体素子
のキャパシタに含有する酸素濃度を高くすることを特徴
とする。
出願第４〜本出願第７のいずれか一の発明の半導体素子
のキャパシタ製造方法において，前記誘電体層及び前記
上部及び下部電極を形成した後，この半導体素子のキャ
パシタに酸素原子を注入することによって，半導体素子
のキャパシタに含有する酸素濃度を高くすることを特徴
とする。
【００２４】したがって，本出願第１０の発明の半導体
素子のキャパシタ製造方法によれば，誘電体層及び上部
及び下部電極を形成した後，この半導体素子のキャパシ
タに酸素原子を注入することによって，半導体素子のキ
ャパシタに含有する酸素濃度を高くすることにより，よ
り確実にキャパシタ内の含有酸素濃度を高くすることが
でき，誘電体層から酸素が上部及び下部電極に拡散する
ことを防ぎ，誘電体層と電極間に発生するリーク電流を
減少させることができ，誘電体層の高誘電率を保持し，
半導体素子のキャパシタが高容量を維持する様にするこ
とが可能になる。
素子のキャパシタ製造方法によれば，誘電体層及び上部
及び下部電極を形成した後，この半導体素子のキャパシ
タに酸素原子を注入することによって，半導体素子のキ
ャパシタに含有する酸素濃度を高くすることにより，よ
り確実にキャパシタ内の含有酸素濃度を高くすることが
でき，誘電体層から酸素が上部及び下部電極に拡散する
ことを防ぎ，誘電体層と電極間に発生するリーク電流を
減少させることができ，誘電体層の高誘電率を保持し，
半導体素子のキャパシタが高容量を維持する様にするこ
とが可能になる。
【００２５】本出願第１１の発明は，本出願第１０の発
明の半導体素子のキャパシタ製造方法において，注入さ
れた酸素原子の単位面積あたりの原子数は，１０１５〜
１０ １６ａｔｏｍｓ／ｃｍ２の範囲の値であることを特
徴とする。
明の半導体素子のキャパシタ製造方法において，注入さ
れた酸素原子の単位面積あたりの原子数は，１０１５〜
１０ １６ａｔｏｍｓ／ｃｍ２の範囲の値であることを特
徴とする。
【００２６】したがって，本出願第１１の発明の半導体
素子のキャパシタ製造方法によれば，注入された酸素原
子の単位面積あたりの原子数は，１０１５〜１０１６ａ
ｔｏｍｓ／ｃｍ２の範囲の値であることにより，キャパ
シタ内は，層の組成と注入された原子のエネルギーによ
りある深さを中心値とする注入された原子の濃度分布が
定まり，その濃度分布はほぼガウス分布になる。更に，
注入された酸素原子の単位面積あたりの原子数（ドーズ
量）が，１０１５〜１０１６ａｔｏｍｓ／ｃｍ ２の範囲
の値であると，誘電体層から酸素が上部及び下部電極に
拡散することを防ぎ，誘電体層と電極間に発生するリー
ク電流を減少させることができ，誘電体層の高誘電率を
保持し，半導体素子のキャパシタが高容量を維持する様
にすることが可能になる。
素子のキャパシタ製造方法によれば，注入された酸素原
子の単位面積あたりの原子数は，１０１５〜１０１６ａ
ｔｏｍｓ／ｃｍ２の範囲の値であることにより，キャパ
シタ内は，層の組成と注入された原子のエネルギーによ
りある深さを中心値とする注入された原子の濃度分布が
定まり，その濃度分布はほぼガウス分布になる。更に，
注入された酸素原子の単位面積あたりの原子数（ドーズ
量）が，１０１５〜１０１６ａｔｏｍｓ／ｃｍ ２の範囲
の値であると，誘電体層から酸素が上部及び下部電極に
拡散することを防ぎ，誘電体層と電極間に発生するリー
ク電流を減少させることができ，誘電体層の高誘電率を
保持し，半導体素子のキャパシタが高容量を維持する様
にすることが可能になる。
【００２７】
【発明の実施の形態】以下に本発明の実施の形態の半導
体素子のキャパシタ製造方法及び半導体素子のキャパシ
タを図１〜図３を参照して説明する。
体素子のキャパシタ製造方法及び半導体素子のキャパシ
タを図１〜図３を参照して説明する。
【００２８】第１の実施の形態 本発明における第１の実施の形態の半導体素子のキャパ
シタ製造方法及び半導体素子のキャパシタを図１を参照
して説明する。本実施の形態に係る半導体素子のキャパ
シタは，従来の半導体素子のキャパシタと同様の構成を
備えて成る。すなわち，本実施の形態に係る半導体素子
のキャパシタは，ＴｉＮ材料から成る下部電極層２と，
Ｔａ２Ｏ５材料から成る誘電体層５と，ＴｉＮ材料から
成る上部電極層６と，から構成される。係る本実施の形
態の半導体素子のキャパシタにあっては，上部電極層６
及び下部電極層２は，酸素を含有している。更に詳しく
は，上部電極層６及び下部電極層２は，ＴｉＯＮを含有
している。
シタ製造方法及び半導体素子のキャパシタを図１を参照
して説明する。本実施の形態に係る半導体素子のキャパ
シタは，従来の半導体素子のキャパシタと同様の構成を
備えて成る。すなわち，本実施の形態に係る半導体素子
のキャパシタは，ＴｉＮ材料から成る下部電極層２と，
Ｔａ２Ｏ５材料から成る誘電体層５と，ＴｉＮ材料から
成る上部電極層６と，から構成される。係る本実施の形
態の半導体素子のキャパシタにあっては，上部電極層６
及び下部電極層２は，酸素を含有している。更に詳しく
は，上部電極層６及び下部電極層２は，ＴｉＯＮを含有
している。
【００２９】本発明における第１の実施の形態の半導体
素子のキャパシタ製造方法を図１を参照して説明する。
半導体基板１上の絶縁膜上に，ＣＶＤ法やスパッタ法を
用いてＴｉＮ材料を堆積し，層厚１０ｎｍ〜３００ｎｍ
の下部電極層２を形成させる工程（図１（Ａ））からド
ライ又はウェットエッチング技術でレジストを除去し，
下部電極層２を形成する工程（図１（Ｃ））までは，従
来の技術の項目で記述した半導体素子のキャパシタ製造
方法と同様である。すなわち，半導体基板１上の絶縁膜
上に，ＣＶＤ法やスパッタ法を用いてＴｉＮ材料を堆積
し，層厚１０ｎｍ〜３００ｎｍの下部電極層２を形成さ
せる（図１（Ａ））。次に，レジスト塗布装置３により
後のエッチング工程に十分耐えうる材料から成るレジス
ト（図示せず）を塗布する。この上に写真乾板と同様に
白黒の下部電極のパターンが描かれているホトマスク
（図示せず）を重ね，紫外線を照射してレジスト材料に
構造変化を起させる（感光処理）（図１（Ｂ））。この
感光処理によって，レジスト中にホトマスクのパターン
像を形成する。次に，主として化学処理によって，例え
ば感光しなかった部分のみを溶かしてしまう現像処理に
よりこのパターン像を顕在化して，ホトマスクと同一パ
ターンを作り出す。その後，ドライ又はウェットエッチ
ング技術で露出している被エッチング材を除去し，下部
電極層２を形成する（図１（Ｃ））。
素子のキャパシタ製造方法を図１を参照して説明する。
半導体基板１上の絶縁膜上に，ＣＶＤ法やスパッタ法を
用いてＴｉＮ材料を堆積し，層厚１０ｎｍ〜３００ｎｍ
の下部電極層２を形成させる工程（図１（Ａ））からド
ライ又はウェットエッチング技術でレジストを除去し，
下部電極層２を形成する工程（図１（Ｃ））までは，従
来の技術の項目で記述した半導体素子のキャパシタ製造
方法と同様である。すなわち，半導体基板１上の絶縁膜
上に，ＣＶＤ法やスパッタ法を用いてＴｉＮ材料を堆積
し，層厚１０ｎｍ〜３００ｎｍの下部電極層２を形成さ
せる（図１（Ａ））。次に，レジスト塗布装置３により
後のエッチング工程に十分耐えうる材料から成るレジス
ト（図示せず）を塗布する。この上に写真乾板と同様に
白黒の下部電極のパターンが描かれているホトマスク
（図示せず）を重ね，紫外線を照射してレジスト材料に
構造変化を起させる（感光処理）（図１（Ｂ））。この
感光処理によって，レジスト中にホトマスクのパターン
像を形成する。次に，主として化学処理によって，例え
ば感光しなかった部分のみを溶かしてしまう現像処理に
よりこのパターン像を顕在化して，ホトマスクと同一パ
ターンを作り出す。その後，ドライ又はウェットエッチ
ング技術で露出している被エッチング材を除去し，下部
電極層２を形成する（図１（Ｃ））。
【００３０】次の工程は，従来の技術とは異なる工程で
あり，本発明の核心部を成す工程中の一工程である。す
なわち，露出している下部電極層２表面に，ＣＶＤ法あ
るいはＭＯＣＶＤ法あるいは反応性ＰＶＤ法の一つであ
る反応性スパッタ法等を用いて酸素が含まれているＴｉ
Ｎ層（この層はＴｉＯＮを含有している）である酸素含
有電極層４を堆積し，形成する（図１（Ｄ））。ＣＶＤ
法では，気体として供給される薄膜の構成材料のＴｉＣ
ｌ４とＮＨ３気体と酸素気体をチャンバー（図示せず）
内に充填し，４００〜７００℃で熱処理をする。これに
よって，ＴｉＮ材料から成る酸素含有電極層４が形成さ
れる。ＭＯＣＶＤ法では，気体として供給される薄膜の
構成材料のＴＤＭＡＴ（Ｔｅｔｒａｋｉｓ（ＤｉＭｅｔ
ｈｙｌＡｍｉｎｏ）Ｔｉｔａｎｉｕｍ）又はＴＤＭＡＴ
とＮＨ３の混合気体又はＴＤＥＡＴ（Ｔｅｔｒａｋｉｓ
（ＤｉＥｔｈｙｌＡｍｉｎｏ）Ｔｉｔａｎｉｕｍ）又は
ＴＤＥＡＴとＮＨ３の混合気体のいずれか一の気体と酸
素気体をチャンバー内に充填し，４００〜７００℃で熱
処理をする。これによって，ＴｉＮ材料から成る酸素含
有電極層４が形成される。反応性スパッタ法では，高エ
ネルギーの粒子（通常，Ａｒ＋イオン）をＴｉ系化合物
から成るターゲット（図示せず）に照射した時に，ター
ゲット構成原子がターゲット表面から放出され，チャン
バー内に酸素気体を充填することにより放出されたター
ゲット原子を，基板上に輸送してＴｉＮ層を堆積する。
これによって，ＴｉＮ材料から成る酸素含有電極層４が
形成される。また，上記いずれの方法でも，チャンバー
内の酸素気体の代わりにＮＯ，Ｎ２Ｏ，ＮＯ２のいずれ
か一の単体気体，あるいは酸素系の気体とＮ２，Ｈ２，
Ａｒ，ＮＨ３のいずれか一の気体の混合気体，あるいは
酸素系の気体とＡｒ，Ｎ２の混合気体を用いても，酸素
気体を用いた場合と同様の効果を得ることができる。こ
れによって，活性が高く取り扱いの困難な酸素気体を用
いることなく，酸素気体を用いた場合と同様に，電極層
に酸素を含有させることが可能になる活性が低くしかも
入手しやすい窒素酸化物気体又は不活性気体を用いるこ
とができる。
あり，本発明の核心部を成す工程中の一工程である。す
なわち，露出している下部電極層２表面に，ＣＶＤ法あ
るいはＭＯＣＶＤ法あるいは反応性ＰＶＤ法の一つであ
る反応性スパッタ法等を用いて酸素が含まれているＴｉ
Ｎ層（この層はＴｉＯＮを含有している）である酸素含
有電極層４を堆積し，形成する（図１（Ｄ））。ＣＶＤ
法では，気体として供給される薄膜の構成材料のＴｉＣ
ｌ４とＮＨ３気体と酸素気体をチャンバー（図示せず）
内に充填し，４００〜７００℃で熱処理をする。これに
よって，ＴｉＮ材料から成る酸素含有電極層４が形成さ
れる。ＭＯＣＶＤ法では，気体として供給される薄膜の
構成材料のＴＤＭＡＴ（Ｔｅｔｒａｋｉｓ（ＤｉＭｅｔ
ｈｙｌＡｍｉｎｏ）Ｔｉｔａｎｉｕｍ）又はＴＤＭＡＴ
とＮＨ３の混合気体又はＴＤＥＡＴ（Ｔｅｔｒａｋｉｓ
（ＤｉＥｔｈｙｌＡｍｉｎｏ）Ｔｉｔａｎｉｕｍ）又は
ＴＤＥＡＴとＮＨ３の混合気体のいずれか一の気体と酸
素気体をチャンバー内に充填し，４００〜７００℃で熱
処理をする。これによって，ＴｉＮ材料から成る酸素含
有電極層４が形成される。反応性スパッタ法では，高エ
ネルギーの粒子（通常，Ａｒ＋イオン）をＴｉ系化合物
から成るターゲット（図示せず）に照射した時に，ター
ゲット構成原子がターゲット表面から放出され，チャン
バー内に酸素気体を充填することにより放出されたター
ゲット原子を，基板上に輸送してＴｉＮ層を堆積する。
これによって，ＴｉＮ材料から成る酸素含有電極層４が
形成される。また，上記いずれの方法でも，チャンバー
内の酸素気体の代わりにＮＯ，Ｎ２Ｏ，ＮＯ２のいずれ
か一の単体気体，あるいは酸素系の気体とＮ２，Ｈ２，
Ａｒ，ＮＨ３のいずれか一の気体の混合気体，あるいは
酸素系の気体とＡｒ，Ｎ２の混合気体を用いても，酸素
気体を用いた場合と同様の効果を得ることができる。こ
れによって，活性が高く取り扱いの困難な酸素気体を用
いることなく，酸素気体を用いた場合と同様に，電極層
に酸素を含有させることが可能になる活性が低くしかも
入手しやすい窒素酸化物気体又は不活性気体を用いるこ
とができる。
【００３１】次の工程の酸素含有電極層４の表面にＴａ
２Ｏ５材料を堆積する工程は，上述の従来の技術の場合
と同様である。すなわち，酸素含有電極層４の表面に，
堆積層の形成が均一に行われるように反応気体の流れの
影響を除去するＣＶＤ法を行うＬＰＣＶＤ法を用いてＴ
ａ２Ｏ５層を堆積する。ＬＰＣＶＤ法はチャンバー（図
示せず）内を減圧するため，反応気体分子の平均自由行
程が長くなる。このＬＰＣＶＤ法によって，層厚５ｎｍ
〜５０ｎｍのＴａ２Ｏ５層を堆積する（図１（Ｅ））。
次の工程の誘電体層５の表面に酸素含有電極層４を堆積
し形成する工程は，本実施の形態の上述の下部電極層２
の表面に酸素含有電極層４を形成する工程と同様であ
る。すなわち，露出している誘電体層５の表面に，ＣＶ
Ｄ法あるいはＭＯＣＶＤ法あるいは反応性ＰＶＤ法の一
つである反応性スパッタ法等を用いて酸素が含まれてい
るＴｉＮ層（この層はＴｉＯＮを含有している）である
酸素含有電極層４を堆積し，形成する（図１（Ｆ））。
次の工程の下部電極層２から遠い酸素含有電極層４の表
面にＴｉＮ層を堆積し，上部電極層６を形成する工程
は，本実施の形態の上述の下部電極層２を形成する工程
と同様である。すなわち，下部電極層２から遠い酸素含
有電極層４の表面に，ＣＶＤ法やスパッタ法を用いてＴ
ｉＮ材料を堆積し，層厚１０ｎｍ〜３００ｎｍの上部電
極層６を形成させる（図１（Ｆ））。次の工程のリソグ
ラフィー技術を用いて下部電極層２と同様に上部電極層
６のパターンをレジストに形成する工程（図１（Ｇ））
から上部電極層６を形成する工程（図１（Ｈ））まで
は，本実施の形態の下部電極層２を形成する場合で記述
した半導体素子のキャパシタ製造方法と同様である。す
なわち，レジスト塗布装置３により後のエッチング工程
に十分耐えうる材料から成るレジスト（図示せず）を塗
布する。この上に写真乾板と同様に白黒の上部電極のパ
ターンが描かれているホトマスク（図示せず）を重ね，
紫外線を照射してレジスト材料に構造変化を起させる
（感光処理）（図１（Ｇ））。この感光処理によって，
レジスト中にホトマスクのパターン像を形成する。次
に，主として化学処理によって，例えば感光しなかった
部分のみを溶かしてしまう現像処理によりこのパターン
像を顕在化して，ホトマスクと同一パターンを作り出
す。その後，ドライ又はウェットエッチング技術で露出
している被エッチング材を除去し，上部電極層６を形成
する（図１（Ｈ））。
２Ｏ５材料を堆積する工程は，上述の従来の技術の場合
と同様である。すなわち，酸素含有電極層４の表面に，
堆積層の形成が均一に行われるように反応気体の流れの
影響を除去するＣＶＤ法を行うＬＰＣＶＤ法を用いてＴ
ａ２Ｏ５層を堆積する。ＬＰＣＶＤ法はチャンバー（図
示せず）内を減圧するため，反応気体分子の平均自由行
程が長くなる。このＬＰＣＶＤ法によって，層厚５ｎｍ
〜５０ｎｍのＴａ２Ｏ５層を堆積する（図１（Ｅ））。
次の工程の誘電体層５の表面に酸素含有電極層４を堆積
し形成する工程は，本実施の形態の上述の下部電極層２
の表面に酸素含有電極層４を形成する工程と同様であ
る。すなわち，露出している誘電体層５の表面に，ＣＶ
Ｄ法あるいはＭＯＣＶＤ法あるいは反応性ＰＶＤ法の一
つである反応性スパッタ法等を用いて酸素が含まれてい
るＴｉＮ層（この層はＴｉＯＮを含有している）である
酸素含有電極層４を堆積し，形成する（図１（Ｆ））。
次の工程の下部電極層２から遠い酸素含有電極層４の表
面にＴｉＮ層を堆積し，上部電極層６を形成する工程
は，本実施の形態の上述の下部電極層２を形成する工程
と同様である。すなわち，下部電極層２から遠い酸素含
有電極層４の表面に，ＣＶＤ法やスパッタ法を用いてＴ
ｉＮ材料を堆積し，層厚１０ｎｍ〜３００ｎｍの上部電
極層６を形成させる（図１（Ｆ））。次の工程のリソグ
ラフィー技術を用いて下部電極層２と同様に上部電極層
６のパターンをレジストに形成する工程（図１（Ｇ））
から上部電極層６を形成する工程（図１（Ｈ））まで
は，本実施の形態の下部電極層２を形成する場合で記述
した半導体素子のキャパシタ製造方法と同様である。す
なわち，レジスト塗布装置３により後のエッチング工程
に十分耐えうる材料から成るレジスト（図示せず）を塗
布する。この上に写真乾板と同様に白黒の上部電極のパ
ターンが描かれているホトマスク（図示せず）を重ね，
紫外線を照射してレジスト材料に構造変化を起させる
（感光処理）（図１（Ｇ））。この感光処理によって，
レジスト中にホトマスクのパターン像を形成する。次
に，主として化学処理によって，例えば感光しなかった
部分のみを溶かしてしまう現像処理によりこのパターン
像を顕在化して，ホトマスクと同一パターンを作り出
す。その後，ドライ又はウェットエッチング技術で露出
している被エッチング材を除去し，上部電極層６を形成
する（図１（Ｈ））。
【００３２】更に，上部電極層６及び下部電極層２に，
より確実に酸素を含有させるために熱処理工程，プラズ
マ処理工程，酸素原子注入工程を設けることが好まし
い。これらの工程のうち，すべての工程を実施する必要
は必ずしもなく，いずれか一の工程を実施すればよい。
好ましくは，プラズマ処理工程及び酸素原子注入工程を
設けることである。以下，上述の３種類の工程について
それぞれの方法を説明する。
より確実に酸素を含有させるために熱処理工程，プラズ
マ処理工程，酸素原子注入工程を設けることが好まし
い。これらの工程のうち，すべての工程を実施する必要
は必ずしもなく，いずれか一の工程を実施すればよい。
好ましくは，プラズマ処理工程及び酸素原子注入工程を
設けることである。以下，上述の３種類の工程について
それぞれの方法を説明する。
【００３３】熱処理工程は，熱処理をキャパシタに施す
ことにより，注入された酸素を活性化し，酸素を上部電
極層６及び下部電極層２内に拡散させる。熱処理炉（フ
ァーネス）又は急速熱処理炉（ＲＴＡ）中にキャパシタ
を入れ，１００〜１０００℃の熱処理温度範囲で加熱す
る。炉の中には，Ｏ２，オゾン，Ｎ２Ｏ，ＮＯ，ＮＯ ２
のいずれか一の単体気体，あるいは酸素系の気体と
Ｎ２，Ｈ２，Ａｒ，ＮＨ３のいずれか一の気体の混合気
体，あるいは酸素系の気体とＡｒ，Ｎ２の混合気体を充
填する。これによって，上部電極層６及び下部電極層２
内の酸素が拡散し，酸素濃度が均一な電極層（この層は
ＴｉＯＮを含有している）を形成することができる。
ことにより，注入された酸素を活性化し，酸素を上部電
極層６及び下部電極層２内に拡散させる。熱処理炉（フ
ァーネス）又は急速熱処理炉（ＲＴＡ）中にキャパシタ
を入れ，１００〜１０００℃の熱処理温度範囲で加熱す
る。炉の中には，Ｏ２，オゾン，Ｎ２Ｏ，ＮＯ，ＮＯ ２
のいずれか一の単体気体，あるいは酸素系の気体と
Ｎ２，Ｈ２，Ａｒ，ＮＨ３のいずれか一の気体の混合気
体，あるいは酸素系の気体とＡｒ，Ｎ２の混合気体を充
填する。これによって，上部電極層６及び下部電極層２
内の酸素が拡散し，酸素濃度が均一な電極層（この層は
ＴｉＯＮを含有している）を形成することができる。
【００３４】プラズマ処理工程は，チャンバー内にプラ
ズマ状態の気体雰囲気中にキャパシタを設置しておくこ
とにより，酸素を上部電極層６及び下部電極層２に拡散
させる。チャンバー中にキャパシタを入れ，１００〜６
００℃の温度範囲で処理する。チャンバー内には，
Ｏ２，オゾン，Ｎ２Ｏ，ＮＯ，ＮＯ２のいずれか一の単
体気体，あるいは酸素系の気体とＮ２，Ｈ２，Ａｒ，Ｎ
Ｈ３のいずれか一の気体の混合気体，あるいは酸素系の
気体とＡｒ，Ｎ２の混合気体を充填する。これによっ
て，上部電極層６及び下部電極層２内の酸素が拡散し，
酸素濃度が均一な電極層（この層はＴｉＯＮを含有して
いる）を形成することができる。
ズマ状態の気体雰囲気中にキャパシタを設置しておくこ
とにより，酸素を上部電極層６及び下部電極層２に拡散
させる。チャンバー中にキャパシタを入れ，１００〜６
００℃の温度範囲で処理する。チャンバー内には，
Ｏ２，オゾン，Ｎ２Ｏ，ＮＯ，ＮＯ２のいずれか一の単
体気体，あるいは酸素系の気体とＮ２，Ｈ２，Ａｒ，Ｎ
Ｈ３のいずれか一の気体の混合気体，あるいは酸素系の
気体とＡｒ，Ｎ２の混合気体を充填する。これによっ
て，上部電極層６及び下部電極層２内の酸素が拡散し，
酸素濃度が均一な電極層（この層はＴｉＯＮを含有して
いる）を形成することができる。
【００３５】酸素原子注入工程は，ＴｉＮ層を堆積した
後，チャンバー内で酸素原子をＴｉＮ層に注入する。Ｔ
ｉＮ層表面に単位面積あたりの原子数であるドーズ量が
１０ １５〜１０１６ａｔｏｍｓ／ｃｍ２の範囲であるよ
うに注入する。注入する酸素原子のエネルギーは３０〜
３００ｋｅＶの範囲の値をとる。エネルギー値のより大
きな酸素原子は，ＴｉＮ層のより奥まで注入される。こ
れによって，上部電極層６及び下部電極層２内の酸素濃
度を大きくすることができる。また，上部電極層６及び
下部電極層２はＴｉＯＮを含有している。ここに，ドー
ズ量は，注入装置のイオン電流と注入時間を調整するこ
とにより，上記の値の範囲に調整することができる。な
おイオン電流とは，注入する酸素原子の流れによってで
きる電流のことである。注入装置にはイオン量を測定す
る機器が備わっているので，これを用いればイオン電流
を測ることができる。また，注入する酸素原子のエネル
ギーは，酸素の質量等の性質と注入される物質（ここで
は，上部電極層６及び下部電極層２及び誘電体層５）の
結晶構造に依存する。本実施例でのＴａ２Ｏ５層及びＴ
ｉＮ層では，注入する酸素原子のエネルギーは３０〜３
００ｋｅＶの範囲の値が適正値である。
後，チャンバー内で酸素原子をＴｉＮ層に注入する。Ｔ
ｉＮ層表面に単位面積あたりの原子数であるドーズ量が
１０ １５〜１０１６ａｔｏｍｓ／ｃｍ２の範囲であるよ
うに注入する。注入する酸素原子のエネルギーは３０〜
３００ｋｅＶの範囲の値をとる。エネルギー値のより大
きな酸素原子は，ＴｉＮ層のより奥まで注入される。こ
れによって，上部電極層６及び下部電極層２内の酸素濃
度を大きくすることができる。また，上部電極層６及び
下部電極層２はＴｉＯＮを含有している。ここに，ドー
ズ量は，注入装置のイオン電流と注入時間を調整するこ
とにより，上記の値の範囲に調整することができる。な
おイオン電流とは，注入する酸素原子の流れによってで
きる電流のことである。注入装置にはイオン量を測定す
る機器が備わっているので，これを用いればイオン電流
を測ることができる。また，注入する酸素原子のエネル
ギーは，酸素の質量等の性質と注入される物質（ここで
は，上部電極層６及び下部電極層２及び誘電体層５）の
結晶構造に依存する。本実施例でのＴａ２Ｏ５層及びＴ
ｉＮ層では，注入する酸素原子のエネルギーは３０〜３
００ｋｅＶの範囲の値が適正値である。
【００３６】また，下部電極層２形成後その上に，酸素
含有電極層４を形成させる工程を設けず，下部電極層２
を形成する工程（図１（Ａ））で，下部電極層２内に酸
素を全体に含有させ，上部電極層６内も同様に酸素を全
体に含有させることによっても，酸素含有電極層４を形
成する場合と同様の効果を得ることができる。この際
は，最初の工程である下部電極層２形成工程（図１
（Ａ））において，上述の酸素含有電極層４を形成する
工程（図１（Ｄ））の際に行う方法を用いて下部電極層
２を形成する。この下部電極層２形成と同様に上部電極
層６も形成する。また，上述の本実施の形態のように，
更に，上部電極層６及び下部電極層２に，より確実に酸
素を含有させるために熱処理工程，プラズマ処理工程，
酸素原子注入工程を設けることが好ましい。
含有電極層４を形成させる工程を設けず，下部電極層２
を形成する工程（図１（Ａ））で，下部電極層２内に酸
素を全体に含有させ，上部電極層６内も同様に酸素を全
体に含有させることによっても，酸素含有電極層４を形
成する場合と同様の効果を得ることができる。この際
は，最初の工程である下部電極層２形成工程（図１
（Ａ））において，上述の酸素含有電極層４を形成する
工程（図１（Ｄ））の際に行う方法を用いて下部電極層
２を形成する。この下部電極層２形成と同様に上部電極
層６も形成する。また，上述の本実施の形態のように，
更に，上部電極層６及び下部電極層２に，より確実に酸
素を含有させるために熱処理工程，プラズマ処理工程，
酸素原子注入工程を設けることが好ましい。
【００３７】以上のように，上部電極層６及び下部電極
層２に酸素を含有させることにより，本発明の半導体素
子のキャパシタは，図２に示すように，従来の半導体素
子のキャパシタよりもリーク電流を減少させることがで
きる。例えば，下部電極層２に対する上部電極層６の電
圧値が−１．５〜＋１．５Ｖの範囲では，最大で約１０
０００倍もリーク電流を減少させることができる。
層２に酸素を含有させることにより，本発明の半導体素
子のキャパシタは，図２に示すように，従来の半導体素
子のキャパシタよりもリーク電流を減少させることがで
きる。例えば，下部電極層２に対する上部電極層６の電
圧値が−１．５〜＋１．５Ｖの範囲では，最大で約１０
０００倍もリーク電流を減少させることができる。
【００３８】以上の本発明の第１の実施の形態の半導体
素子のキャパシタ製造方法及び半導体素子のキャパシタ
によれば，半導体基板１上にＴｉＮ材料を堆積させて形
成する下部電極層２に酸素を含有させる工程と，誘電体
層５上にＴｉＮ材料を堆積させて形成する上部電極層６
に酸素を含有させる工程と，より成ることにより，上部
電極層６及び下部電極層２に酸素が含有され上部電極層
６及び下部電極層２の酸素濃度が大きくなり，誘電体層
５から酸素が上部及び下部電極に拡散することを防ぐこ
とができ，誘電体層５と上部電極層６及び／又は下部電
極層２との間で酸化還元反応を抑制し，誘電体層５と電
極間に発生するリーク電流を減少させることができ，ま
た，誘電体層５の酸化還元反応による物質変化が少なく
なることより，誘電体層５の高誘電率を保持し，半導体
素子のキャパシタが高容量を維持する様にする半導体素
子のキャパシタ製造方法及び半導体素子のキャパシタを
提供することが可能になる。
素子のキャパシタ製造方法及び半導体素子のキャパシタ
によれば，半導体基板１上にＴｉＮ材料を堆積させて形
成する下部電極層２に酸素を含有させる工程と，誘電体
層５上にＴｉＮ材料を堆積させて形成する上部電極層６
に酸素を含有させる工程と，より成ることにより，上部
電極層６及び下部電極層２に酸素が含有され上部電極層
６及び下部電極層２の酸素濃度が大きくなり，誘電体層
５から酸素が上部及び下部電極に拡散することを防ぐこ
とができ，誘電体層５と上部電極層６及び／又は下部電
極層２との間で酸化還元反応を抑制し，誘電体層５と電
極間に発生するリーク電流を減少させることができ，ま
た，誘電体層５の酸化還元反応による物質変化が少なく
なることより，誘電体層５の高誘電率を保持し，半導体
素子のキャパシタが高容量を維持する様にする半導体素
子のキャパシタ製造方法及び半導体素子のキャパシタを
提供することが可能になる。
【００３９】第２の実施の形態 本発明における第２の実施の形態の半導体素子のキャパ
シタ製造方法及び半導体素子のキャパシタを図３を参照
して説明する。本実施の形態に係る半導体素子のキャパ
シタは，第１の実施の形態の半導体素子のキャパシタと
同様の構成を備えて成る。
シタ製造方法及び半導体素子のキャパシタを図３を参照
して説明する。本実施の形態に係る半導体素子のキャパ
シタは，第１の実施の形態の半導体素子のキャパシタと
同様の構成を備えて成る。
【００４０】本発明における第２の実施の形態の半導体
素子のキャパシタ製造方法は，レジスト塗布装置３によ
りレジスト（図示せず）を塗布し，リソグラフィー技術
を用いてレジストにキャパシタのパターン像を形成する
工程以外は，本発明第１の実施の形態の半導体素子のキ
ャパシタ製造方法と同様である。すなわち，本発明第１
の実施の形態では，下部電極層２及び上部電極層６を形
成する時，それぞれでリソグラフィー技術を用いてレジ
ストにそれぞれの電極層のパターンを形成する（図１
（Ｂ），図１（Ｇ））工程を設けていたが，本実施の形
態では，下部電極層２及び誘電体層５及び上部電極層６
を堆積した後にレジストにキャパシタのパターンを形成
する工程を一度だけ設けている（図３（Ｅ））。このよ
うに本実施の形態では，本発明第１の実施の形態よりも
少ない工程数で本発明が実施可能になる。
素子のキャパシタ製造方法は，レジスト塗布装置３によ
りレジスト（図示せず）を塗布し，リソグラフィー技術
を用いてレジストにキャパシタのパターン像を形成する
工程以外は，本発明第１の実施の形態の半導体素子のキ
ャパシタ製造方法と同様である。すなわち，本発明第１
の実施の形態では，下部電極層２及び上部電極層６を形
成する時，それぞれでリソグラフィー技術を用いてレジ
ストにそれぞれの電極層のパターンを形成する（図１
（Ｂ），図１（Ｇ））工程を設けていたが，本実施の形
態では，下部電極層２及び誘電体層５及び上部電極層６
を堆積した後にレジストにキャパシタのパターンを形成
する工程を一度だけ設けている（図３（Ｅ））。このよ
うに本実施の形態では，本発明第１の実施の形態よりも
少ない工程数で本発明が実施可能になる。
【００４１】また，本実施の形態においても，本発明第
１の実施の形態と同様に，キャパシタ完成後に，上部電
極層６及び下部電極層２に，より確実に酸素を含有させ
るために熱処理工程，プラズマ処理工程，酸素原子注入
工程のいずれか一工程を設けることが好ましい。
１の実施の形態と同様に，キャパシタ完成後に，上部電
極層６及び下部電極層２に，より確実に酸素を含有させ
るために熱処理工程，プラズマ処理工程，酸素原子注入
工程のいずれか一工程を設けることが好ましい。
【００４２】以上の本発明の第２の実施の形態の半導体
素子のキャパシタ製造方法及び半導体素子のキャパシタ
によれば，半導体基板１上にＴｉＮ材料を堆積させて形
成する下部電極層２に酸素を含有させる工程と，誘電体
層５上にＴｉＮ材料を堆積させて形成する上部電極層６
に酸素を含有させる工程と，より成ることにより，第１
の実施の形態よりも少ない工程数で，上部電極層６及び
下部電極層２に酸素が含有され上部電極層６及び下部電
極層２の酸素濃度が大きくなり，誘電体層５から酸素が
上部及び下部電極に拡散することを防ぐことができ，誘
電体層５と上部電極層６及び／又は下部電極層２との間
で酸化還元反応を抑制し，誘電体層５と電極間に発生す
るリーク電流を減少させることができ，また，誘電体層
５の酸化還元反応による物質変化が少なくなることよ
り，誘電体層５の高誘電率を保持し，半導体素子のキャ
パシタが高容量を維持する様にする半導体素子のキャパ
シタ製造方法及び半導体素子のキャパシタを提供するこ
とが可能になる。
素子のキャパシタ製造方法及び半導体素子のキャパシタ
によれば，半導体基板１上にＴｉＮ材料を堆積させて形
成する下部電極層２に酸素を含有させる工程と，誘電体
層５上にＴｉＮ材料を堆積させて形成する上部電極層６
に酸素を含有させる工程と，より成ることにより，第１
の実施の形態よりも少ない工程数で，上部電極層６及び
下部電極層２に酸素が含有され上部電極層６及び下部電
極層２の酸素濃度が大きくなり，誘電体層５から酸素が
上部及び下部電極に拡散することを防ぐことができ，誘
電体層５と上部電極層６及び／又は下部電極層２との間
で酸化還元反応を抑制し，誘電体層５と電極間に発生す
るリーク電流を減少させることができ，また，誘電体層
５の酸化還元反応による物質変化が少なくなることよ
り，誘電体層５の高誘電率を保持し，半導体素子のキャ
パシタが高容量を維持する様にする半導体素子のキャパ
シタ製造方法及び半導体素子のキャパシタを提供するこ
とが可能になる。
【図１】 本発明における第１の実施の形態の半導体素
子のキャパシタ製造方法及び半導体素子のキャパシタを
示す工程図である。
子のキャパシタ製造方法及び半導体素子のキャパシタを
示す工程図である。
【図２】 ＴｉＮ系金属製蓄積容量電極のリーク電流値
と下部電極層に対する上部電極層の電圧値との関係を示
す電気特性図である。
と下部電極層に対する上部電極層の電圧値との関係を示
す電気特性図である。
【図３】 本発明における第２の実施の形態の半導体素
子のキャパシタ製造方法及び半導体素子のキャパシタを
示す工程図である。
子のキャパシタ製造方法及び半導体素子のキャパシタを
示す工程図である。
【図４】 従来の半導体素子のキャパシタ製造方法及び
半導体素子のキャパシタを示す工程図である。
半導体素子のキャパシタを示す工程図である。
１ 半導体基板 ２ 下部電極層 ３ レジスト塗布装置 ４ 酸素含有電極層 ５ 誘電体層 ６ 上部電極層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108
Claims (11)
- 【請求項１】 半導体基板上にＴｉＮ材料を堆積させて
形成する層厚１０〜３００ｎｍの下部電極層に酸素を含
有させる工程と，層厚５〜５０ｎｍの誘電体層上にＴｉ
Ｎ材料を堆積させて形成する層厚１０〜３００ｎｍの上
部電極層に酸素を含有させる工程と，より成ることを特
徴とする半導体素子のキャパシタ製造方法。 - 【請求項２】 半導体基板上にＴｉＮ材料を堆積させて
形成する層厚１０〜３００ｎｍの下部電極層に酸素を含
有させる工程と，層厚５〜５０ｎｍの誘電体層上にＴｉ
Ｎ材料を堆積させて形成する層厚１０〜３００ｎｍの上
部電極層に酸素を含有させる工程と，より成ることを特
徴とする半導体素子のキャパシタ製造方法により製造さ
れて成る半導体素子のキャパシタであって，前記下部電
極層に対する前記上部電極層の電圧値が−１．５〜＋
１．５Ｖである場合，前記上部電極層又は前記下部電極
層と誘電体層との間で流れるリーク電流は１０−８Ａ／
ｃｍ２以下の数値に抑制されて成ることを特徴とする半
導体素子のキャパシタ。 - 【請求項３】 前記上部電極層及び前記下部電極層にＴ
ｉＯＮが含有されていることを特徴とする請求項２に記
載の半導体素子のキャパシタ。 - 【請求項４】 ＣＶＤ（化学的気相成長）法によって上
部及び下部電極層をそれぞれ誘電体層上，半導体基板上
にＴｉＮ材料を堆積させて形成する場合，チャンバー内
に酸素気体を充填して，前記上部及び下部電極層に酸素
を含有させることを特徴とする請求項１に記載の半導体
素子のキャパシタ製造方法。 - 【請求項５】 反応性ＰＶＤ（物理的気相成長）法によ
って上部及び下部電極層をそれぞれ誘電体層上，半導体
基板上にＴｉＮ材料を堆積させて形成する場合，チャン
バー内に酸素気体を充填して，前記上部及び下部電極層
に酸素を含有させることを特徴とする請求項１に記載の
半導体素子のキャパシタ製造方法。 - 【請求項６】 スパッタターゲットはＴｉ系元素から成
る材料を用いることを特徴とする請求項５に記載の半導
体素子のキャパシタ製造方法。 - 【請求項７】 前記酸素気体の代わりにＮＯ，Ｎ２Ｏ，
ＮＯ２のいずれか一の単体気体，あるいは酸素系の気体
とＮ２，Ｈ２，Ａｒ，ＮＨ３のいずれか一の気体の混合
気体，あるいは酸素系の気体とＡｒ，Ｎ２の混合気体を
用いることを特徴とする請求項４〜請求項６のいずれか
一に記載の半導体素子のキャパシタ製造方法。 - 【請求項８】 前記誘電体層及び前記上部及び下部電極
層を形成した後，熱処理を実行することによってこれら
の電極に含有されている原子・分子をこれらの電極内に
拡散させることを特徴とする請求項１又は請求項４〜請
求項７のいずれか一に記載の半導体素子のキャパシタ製
造方法。 - 【請求項９】 前記誘電体層及び前記上部及び下部電極
層を形成した後，プラズマ処理を実行することによって
これらの電極に含有されている原子・分子をこれらの電
極内に拡散させることを特徴とする請求項１又は請求項
４〜請求項７のいずれか一に記載の半導体素子のキャパ
シタ製造方法。 - 【請求項１０】 前記誘電体層及び前記上部及び下部電
極を形成した後，この半導体素子のキャパシタに酸素原
子を注入することによって，半導体素子のキャパシタに
含有する酸素濃度を高くすることを特徴とする請求項１
又は請求項４〜請求項７のいずれか一に記載の半導体素
子のキャパシタ製造方法。 - 【請求項１１】 注入された酸素原子の単位面積あたり
の原子数は，１０１ ５〜１０１６ａｔｏｍｓ／ｃｍ２の
範囲の値であることを特徴とする請求項１０に記載の半
導体素子のキャパシタ製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06368699A JP3228262B2 (ja) | 1999-03-10 | 1999-03-10 | 半導体素子のキャパシタ製造方法及び半導体素子のキャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06368699A JP3228262B2 (ja) | 1999-03-10 | 1999-03-10 | 半導体素子のキャパシタ製造方法及び半導体素子のキャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000260943A JP2000260943A (ja) | 2000-09-22 |
| JP3228262B2 true JP3228262B2 (ja) | 2001-11-12 |
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ID=13236518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06368699A Expired - Fee Related JP3228262B2 (ja) | 1999-03-10 | 1999-03-10 | 半導体素子のキャパシタ製造方法及び半導体素子のキャパシタ |
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| Country | Link |
|---|---|
| JP (1) | JP3228262B2 (ja) |
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|---|---|---|---|---|
| TW200411923A (en) * | 2002-07-19 | 2004-07-01 | Asml Us Inc | In-situ formation of metal insulator metal capacitors |
| JP2011165683A (ja) * | 2008-04-16 | 2011-08-25 | Nec Corp | キャパシタ |
| JP6576235B2 (ja) * | 2015-12-21 | 2019-09-18 | 東京エレクトロン株式会社 | Ｄｒａｍキャパシタの下部電極およびその製造方法 |
| WO2024058520A1 (ko) * | 2022-09-15 | 2024-03-21 | 주성엔지니어링(주) | 강유전성 커패시터 및 강유전성 커패시터 제조방법 |
-
1999
- 1999-03-10 JP JP06368699A patent/JP3228262B2/ja not_active Expired - Fee Related
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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